JP2525615B2 - トランジスタ - Google Patents
トランジスタInfo
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- JP2525615B2 JP2525615B2 JP62209518A JP20951887A JP2525615B2 JP 2525615 B2 JP2525615 B2 JP 2525615B2 JP 62209518 A JP62209518 A JP 62209518A JP 20951887 A JP20951887 A JP 20951887A JP 2525615 B2 JP2525615 B2 JP 2525615B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- thin film
- drain
- source electrode
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリックス方式の液晶ディスプ
レイや、イメージセンサや３次元集積回路などに応用さ
れるトランジスタに関する。
レイや、イメージセンサや３次元集積回路などに応用さ
れるトランジスタに関する。
従来の薄膜トランジスタは、例えばJAPAN DISPLAY′8
6の1986年P196〜P199に示される様な構造であった。こ
の構造を一般化して、その概要を第２図に示す。（ａ）
図は上視図であり（ｂ）図はAA′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板201上に、
ドナーあるいはアクセプタとなる不純物を添加した、多
結晶シリコン薄膜から成るソース領域202及びドレイン
領域203が形成されている。これに接して、ソース電極2
04とドレイン電極205が設けられており、更にソース領
域202及びドレイン領域203の上側で接し両者を結ぶよう
に多結晶シリコン薄膜から成るチャネル領域206が形成
されている。これらを被覆するようにゲート絶縁膜207
が設けられている。更にこれに接しゲート電極208が設
けられている。
6の1986年P196〜P199に示される様な構造であった。こ
の構造を一般化して、その概要を第２図に示す。（ａ）
図は上視図であり（ｂ）図はAA′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板201上に、
ドナーあるいはアクセプタとなる不純物を添加した、多
結晶シリコン薄膜から成るソース領域202及びドレイン
領域203が形成されている。これに接して、ソース電極2
04とドレイン電極205が設けられており、更にソース領
域202及びドレイン領域203の上側で接し両者を結ぶよう
に多結晶シリコン薄膜から成るチャネル領域206が形成
されている。これらを被覆するようにゲート絶縁膜207
が設けられている。更にこれに接しゲート電極208が設
けられている。
しかし、従来の薄膜トランジスタは次のような問題点
を有していた。
を有していた。
第３図に薄膜トランジスタの上視図を示し、第４図に
その等価回路を示す。
その等価回路を示す。
ゲート電極304は、ゲート絶縁膜を介して、ソース電
極301と重なり、浮遊容量401を形成している。同様にゲ
ート電極304は、ゲート絶縁膜を介してドレイン電極302
と重なり浮遊容量402を形成している。浮遊容量401及び
402は、ソース電極301及びドレイン電極302とゲート電
極304が重なる面積により決定される。第３図（ｂ）に
示す様に矢印305の方向にゲート電極304の、パターンず
れが生じると、浮遊容量401は減少し、浮遊容量402は増
大する。逆に第３図（ｃ）に示す様に矢印306の方向に
ゲート電極304のパターンずれが生じると、浮遊容量401
は増大し、浮遊容量402は減少する。すなわち薄膜トラ
ンジスタの浮遊容量は、ソース電極301及びドレイン電
極302に対しての、ゲート電極304のパターンずれで大き
くばらつく。パターンずれの主な原因は、ゲート電極30
4のアライメントずれ、フォトマスク間のピッチずれ等
である。従って、同一基板内あるいは基板間で浮遊容量
がばらつき、回路定数を一定とすることが困難となり、
液晶ディスプレイへ応用した場合表示品質のばらつきと
なり、画質を低下させていた。又液晶ディスプレイが大
型化すればパターンずれは更に大きくなり、著しく表示
品質を低下させ、大型化の大きな妨げとなっていた。
極301と重なり、浮遊容量401を形成している。同様にゲ
ート電極304は、ゲート絶縁膜を介してドレイン電極302
と重なり浮遊容量402を形成している。浮遊容量401及び
402は、ソース電極301及びドレイン電極302とゲート電
極304が重なる面積により決定される。第３図（ｂ）に
示す様に矢印305の方向にゲート電極304の、パターンず
れが生じると、浮遊容量401は減少し、浮遊容量402は増
大する。逆に第３図（ｃ）に示す様に矢印306の方向に
ゲート電極304のパターンずれが生じると、浮遊容量401
は増大し、浮遊容量402は減少する。すなわち薄膜トラ
ンジスタの浮遊容量は、ソース電極301及びドレイン電
極302に対しての、ゲート電極304のパターンずれで大き
くばらつく。パターンずれの主な原因は、ゲート電極30
4のアライメントずれ、フォトマスク間のピッチずれ等
である。従って、同一基板内あるいは基板間で浮遊容量
がばらつき、回路定数を一定とすることが困難となり、
液晶ディスプレイへ応用した場合表示品質のばらつきと
なり、画質を低下させていた。又液晶ディスプレイが大
型化すればパターンずれは更に大きくなり、著しく表示
品質を低下させ、大型化の大きな妨げとなっていた。
イメージセンサや３次元集積回路へ応用した場合、回
路定数が一定とすることが困難となり、実用化への大き
な妨げとなっていた。
路定数が一定とすることが困難となり、実用化への大き
な妨げとなっていた。
本発明はこのような問題点を解決するものであり、そ
の目的とするところは、浮遊容量のばらつきの無い、ト
ランジスタを提供することにある。
の目的とするところは、浮遊容量のばらつきの無い、ト
ランジスタを提供することにある。
本発明のトランジスタは、金属、透明導電膜等からな
るソース配線及びドレイン配線と、ドナー・アクセプタ
となる不純物を含んだシリコン膜からなり一端がそれぞ
れ前記ソース配線及び前記ドレイン配線に接続されて延
在し、少なくとも一部で互いに平行になるよう配列され
たソース電極及びドレイン電極と、前記ソース電極の上
面と前記ドレイン電極の上面に接して、この両者を結ぶ
ように被覆された半導体層と、前記半導体層を被覆する
ゲート絶縁膜と、前記ソース電極及び前記ドレイン電極
と平行な突出部を有し、前記ソース電極及び前記ドレイ
ン電極に直交するよう配置され前記半導体層を前記ゲー
ト絶縁膜を介して分割するゲート電極とからなることを
特徴とする。
るソース配線及びドレイン配線と、ドナー・アクセプタ
となる不純物を含んだシリコン膜からなり一端がそれぞ
れ前記ソース配線及び前記ドレイン配線に接続されて延
在し、少なくとも一部で互いに平行になるよう配列され
たソース電極及びドレイン電極と、前記ソース電極の上
面と前記ドレイン電極の上面に接して、この両者を結ぶ
ように被覆された半導体層と、前記半導体層を被覆する
ゲート絶縁膜と、前記ソース電極及び前記ドレイン電極
と平行な突出部を有し、前記ソース電極及び前記ドレイ
ン電極に直交するよう配置され前記半導体層を前記ゲー
ト絶縁膜を介して分割するゲート電極とからなることを
特徴とする。
〔実施例１〕 以下実施例に基づいて、本発明を詳しく説明する。第
１図に本発明によるトランジスタの１例を示す。（ａ）
は、上視図であり、（ｂ）はBB′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板101上に、
ドナーあるいはアクセプタとな不純物を添加した多結晶
シリコン、非晶質シリコン等の、シリコ薄膜から成るソ
ース電極102及びドレイン電極103が形成されている。そ
の膜厚は500〜5000Åが望ましい。このソース電極の上
側と、ドレイン電極の上側に接して、この両者を結ぶよ
うに多結晶シリコン、あるいは非晶質シリコン等のシリ
コン薄膜から成る半導体層106が形成されている。その
膜厚は、2000Å以下が望ましい。また、金属、透明導電
膜等から成る、ソース配線104がソース電極102に接して
おり、同じくドレイン配線105がドレイン電極103に接し
ている。これら全体をSiO2、SiNx、SiON等のゲート絶縁
膜107が被覆している。この上に金属、透明導電膜から
成るゲート電極108がソース電極102及びドレイン電極10
3とゲート絶縁膜107を介して重なることなくソース配線
104と平行な突出部により半導体層106を分割し、更にソ
ース電極102及びドレイン電極103をゲート絶縁膜107を
介して分割する様な十字型の形状に形成する。ゲート絶
縁膜107は配線間の絶縁を保持する層間絶縁膜も兼ねて
いる。このように構成された薄膜トランジスタは、第５
図（ｂ）に示すようにゲート電極504が矢印505方向にパ
ターンずれが生じてもソース電極501及びドレイン電極5
02とゲート電極504が重なる面積は、一定で変化がな
い。又、第５図（ｃ）に示すようにゲート電極504が矢
印506方向にパターンずれが生じても同様である。従っ
て薄膜トランジスタの浮遊容量401及び402は、ゲート電
極のパターンずれに影響されることなく一定となる。す
なわち、同一基板内あるいは、基板間での浮遊容量のば
らつきを無くすことが可能となり、回路定数を一定とす
ることができる。液晶ディスプレイへ応用した場合表示
品質のばらつきがなくなり、画質を著しく向上させられ
る。又、液晶ディスプレイが大型化してもパターンずれ
の影響は全くなくなり、高画質の大型ディスプレイが実
現できる。
１図に本発明によるトランジスタの１例を示す。（ａ）
は、上視図であり、（ｂ）はBB′における断面図であ
る。ガラス、石英、サファイア等の絶縁基板101上に、
ドナーあるいはアクセプタとな不純物を添加した多結晶
シリコン、非晶質シリコン等の、シリコ薄膜から成るソ
ース電極102及びドレイン電極103が形成されている。そ
の膜厚は500〜5000Åが望ましい。このソース電極の上
側と、ドレイン電極の上側に接して、この両者を結ぶよ
うに多結晶シリコン、あるいは非晶質シリコン等のシリ
コン薄膜から成る半導体層106が形成されている。その
膜厚は、2000Å以下が望ましい。また、金属、透明導電
膜等から成る、ソース配線104がソース電極102に接して
おり、同じくドレイン配線105がドレイン電極103に接し
ている。これら全体をSiO2、SiNx、SiON等のゲート絶縁
膜107が被覆している。この上に金属、透明導電膜から
成るゲート電極108がソース電極102及びドレイン電極10
3とゲート絶縁膜107を介して重なることなくソース配線
104と平行な突出部により半導体層106を分割し、更にソ
ース電極102及びドレイン電極103をゲート絶縁膜107を
介して分割する様な十字型の形状に形成する。ゲート絶
縁膜107は配線間の絶縁を保持する層間絶縁膜も兼ねて
いる。このように構成された薄膜トランジスタは、第５
図（ｂ）に示すようにゲート電極504が矢印505方向にパ
ターンずれが生じてもソース電極501及びドレイン電極5
02とゲート電極504が重なる面積は、一定で変化がな
い。又、第５図（ｃ）に示すようにゲート電極504が矢
印506方向にパターンずれが生じても同様である。従っ
て薄膜トランジスタの浮遊容量401及び402は、ゲート電
極のパターンずれに影響されることなく一定となる。す
なわち、同一基板内あるいは、基板間での浮遊容量のば
らつきを無くすことが可能となり、回路定数を一定とす
ることができる。液晶ディスプレイへ応用した場合表示
品質のばらつきがなくなり、画質を著しく向上させられ
る。又、液晶ディスプレイが大型化してもパターンずれ
の影響は全くなくなり、高画質の大型ディスプレイが実
現できる。
イメージセンサや３次元集積回路へ応用した場合、回
路定数を一定にすることができ、実用化が可能となる。
路定数を一定にすることができ、実用化が可能となる。
本発明の薄膜トランジスタは、第６図に示すように
（ａ）、（ｂ）２つの構造のトランジスタに分割でき
る。第６図（ａ）の薄膜トランジスタの特性を第７図
に、第６図（ｂ）の薄膜トランジスタの特性を第８図に
示す。横軸はゲート電圧VGS、縦軸はドレイン電流IDの
対数値である。ドレンイン電圧VDは４（Ｖ）、チャネル
長は20μｍ、チャネル幅10μｍである。チャネル領域の
シリコン薄膜には多結晶シリコンを用い、その膜厚は20
0Åである。第６図（ａ）の構造の、薄膜トランジスタ
は、オフセットゲートとなっており、従来の薄膜トラン
ジスタに比べオン電流が小さい。第６図（ｂ）の、構造
の薄膜トランジスタは、ゲート電極604により変調され
ない部分の半導体層603のリーク電流により、従来の薄
膜トランジスタに比べオフ電流が、大きくなっている。
しかし、この２つの構造の薄膜トランジスタを組合わせ
ると第９図に示す特性となり、従来の薄膜トランジスタ
と全く同一の特性が得られる。
（ａ）、（ｂ）２つの構造のトランジスタに分割でき
る。第６図（ａ）の薄膜トランジスタの特性を第７図
に、第６図（ｂ）の薄膜トランジスタの特性を第８図に
示す。横軸はゲート電圧VGS、縦軸はドレイン電流IDの
対数値である。ドレンイン電圧VDは４（Ｖ）、チャネル
長は20μｍ、チャネル幅10μｍである。チャネル領域の
シリコン薄膜には多結晶シリコンを用い、その膜厚は20
0Åである。第６図（ａ）の構造の、薄膜トランジスタ
は、オフセットゲートとなっており、従来の薄膜トラン
ジスタに比べオン電流が小さい。第６図（ｂ）の、構造
の薄膜トランジスタは、ゲート電極604により変調され
ない部分の半導体層603のリーク電流により、従来の薄
膜トランジスタに比べオフ電流が、大きくなっている。
しかし、この２つの構造の薄膜トランジスタを組合わせ
ると第９図に示す特性となり、従来の薄膜トランジスタ
と全く同一の特性が得られる。
薄膜トランジスタを形成する絶縁基板としてガラス基
板が広く使用されている。一般にガラス基板は熱処理を
行い常温にもどすと、熱処理前のガラス寸法に比べ、熱
処理後の寸法は小さくなる。（以下基板の収縮と呼ぶ）
１例として＃7059（コーニング社製）の基板の収縮を第
11図に示す。横軸は熱処理温度、縦軸は、10cm当りの基
板の収縮量を示す。第11図から明らかな様に500℃以上
の熱処理により急激な基板の収縮が生ずる。
板が広く使用されている。一般にガラス基板は熱処理を
行い常温にもどすと、熱処理前のガラス寸法に比べ、熱
処理後の寸法は小さくなる。（以下基板の収縮と呼ぶ）
１例として＃7059（コーニング社製）の基板の収縮を第
11図に示す。横軸は熱処理温度、縦軸は、10cm当りの基
板の収縮量を示す。第11図から明らかな様に500℃以上
の熱処理により急激な基板の収縮が生ずる。
本発明の薄膜トランジスタは、半導体層106が多結晶
シリコン等の500℃以上の高温で形成する半導体を用い
た場合基板の収縮は問題とならず、特に有効となり、大
面積ガラス基板上への薄膜トランジスタの作成が可能と
なる。
シリコン等の500℃以上の高温で形成する半導体を用い
た場合基板の収縮は問題とならず、特に有効となり、大
面積ガラス基板上への薄膜トランジスタの作成が可能と
なる。
〔実施例２〕 第10図に本発明の別の実施例を示す。第10図（ａ）に
示すように、ドナーあるいはアクセプタとなる不純物を
添加した多結晶シリコン、非晶質シリコン等のシリコン
薄膜から成るソース電極1001及びドレイン電極1002が行
平に形成されている。ソース電極1001及びドレイン電極
1002は金属あるいは透明導電膜等の導電性薄膜を用いて
もよい。このソース電極1001とドレイン電極1002の両者
を結ぶように多結晶シリコン、非品質シリコン等のシリ
コン薄膜から成る半導体層1003が形成されている。これ
ら全体をSiO2、SINX、SiON等のゲート絶縁膜が被覆して
いる。この上に金属、透明導電膜等の導電性材料から成
るゲート電極1004が形成されている。この、ゲート電極
1004は、ソース電極1001及びドレイン電極1002の長手方
向と平行な２つの突出部により、半導体層1003を分割し
ている。又ゲート電極1004は、ソース電極1001、ドレイ
ン電極1002及び半導体層1003を、ソース電極1001と垂直
な方向にそれぞれ分割している。このように構成された
薄膜トランジスタは、第10図（ｂ）に示すようにゲート
電極1004が矢印1005方向にパターンずれを生じてもソー
ス電極1001及びドレイン電極1002とゲート電極1004が重
なる面積は一定であり、浮遊容量の変化は生じない。又
第10図（ｃ）に示すようにゲート電極1004が矢印1006方
向にパターンずれを生じても全く同様であり、実施例１
と同一の効果を有する。
示すように、ドナーあるいはアクセプタとなる不純物を
添加した多結晶シリコン、非晶質シリコン等のシリコン
薄膜から成るソース電極1001及びドレイン電極1002が行
平に形成されている。ソース電極1001及びドレイン電極
1002は金属あるいは透明導電膜等の導電性薄膜を用いて
もよい。このソース電極1001とドレイン電極1002の両者
を結ぶように多結晶シリコン、非品質シリコン等のシリ
コン薄膜から成る半導体層1003が形成されている。これ
ら全体をSiO2、SINX、SiON等のゲート絶縁膜が被覆して
いる。この上に金属、透明導電膜等の導電性材料から成
るゲート電極1004が形成されている。この、ゲート電極
1004は、ソース電極1001及びドレイン電極1002の長手方
向と平行な２つの突出部により、半導体層1003を分割し
ている。又ゲート電極1004は、ソース電極1001、ドレイ
ン電極1002及び半導体層1003を、ソース電極1001と垂直
な方向にそれぞれ分割している。このように構成された
薄膜トランジスタは、第10図（ｂ）に示すようにゲート
電極1004が矢印1005方向にパターンずれを生じてもソー
ス電極1001及びドレイン電極1002とゲート電極1004が重
なる面積は一定であり、浮遊容量の変化は生じない。又
第10図（ｃ）に示すようにゲート電極1004が矢印1006方
向にパターンずれを生じても全く同様であり、実施例１
と同一の効果を有する。
本発明は次のようなすぐれた効果を有する。
第１にトランジスタの浮遊容量を、パターンずれに関
係なく一定とすることができる。これにより、トランジ
スタを用いたアクティブマトリックス基板あるいはトラ
ンジスタを用いたロジック回路の回路定数を一定にする
ことが可能となる。
係なく一定とすることができる。これにより、トランジ
スタを用いたアクティブマトリックス基板あるいはトラ
ンジスタを用いたロジック回路の回路定数を一定にする
ことが可能となる。
第２に、回路定数を一定にできることにより、アクテ
ィブマトリックス基板あるいはロジック回路の設計を容
易にできる。
ィブマトリックス基板あるいはロジック回路の設計を容
易にできる。
第３に、パターンずれに対する許容度が大きく設計で
きるため、従来の様な厳しい工程管理が不用となり、歩
留りが大幅に向上する。
きるため、従来の様な厳しい工程管理が不用となり、歩
留りが大幅に向上する。
第４に、パターンずれに関係なく浮遊容量を一定とで
きるため、基板内のばらつきあるいは基板間のばらつき
を無くすことができ、大幅に品質が向上でき、更に大面
積基板上へ均一な特性をもったトランジスタの形成を実
現できる。
きるため、基板内のばらつきあるいは基板間のばらつき
を無くすことができ、大幅に品質が向上でき、更に大面
積基板上へ均一な特性をもったトランジスタの形成を実
現できる。
第５に、トランジスタ特性は従来の特性に比べ遜色な
く小さい。OFF電流と大きいON電流を両立できる。
く小さい。OFF電流と大きいON電流を両立できる。
第６にトランジスタを形成するガラス基板の熱処理に
よる基板の収縮に対し全く問題なくなる。特に多結晶シ
リコン等の高温で形成する薄膜を使用する場合特に有効
となる。
よる基板の収縮に対し全く問題なくなる。特に多結晶シ
リコン等の高温で形成する薄膜を使用する場合特に有効
となる。
以上のように、本発明の薄膜トランジスタは数多くの
優れた効果を有するものである。その応用範囲は、ディ
スプレイ様のアクティブマトリックス基板やその周辺回
路、イメージセンサ、３次元集積回路など多岐にわた
る。
優れた効果を有するものである。その応用範囲は、ディ
スプレイ様のアクティブマトリックス基板やその周辺回
路、イメージセンサ、３次元集積回路など多岐にわた
る。
第１図（ａ）、（ｂ）は本発明の薄膜トランジスタの構
造を示し、（ａ）は上視図、（ｂ）は断面図である。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示し（ａ）は上視図、（ｂ）は断面図である。 第３図（ａ）（ｂ）（ｃ）は、従来の薄膜トランジスタ
の構造を示す上視図である。 第４図は、薄膜トランジスタの等価回路図である。 第５図、（ａ）（ｂ）（ｃ）、第６図、（ａ）（ｂ）、
第10図（ａ）（ｂ）（ｃ）は、本発明の薄膜トランジス
タの構造を示す上視図である。 第７図は、第８図、第９図は、本発明の薄膜トランジス
タの特性を示すグラフである。 第11図は、ガラス基板の温度に対する収納量を示すグラ
フである。 101、201……基板 102、202、301、501、601、1001……ソース電極 103、203、302、502、602、1002……ドレイン電極 104、204……ソース配線 105、205……ドレイン配線 106、206、303、503、603、1003……半導体層 107、207……ゲート絶縁層 108、208、304、504、604、1004……ゲート電極 401、402……浮遊容量
造を示し、（ａ）は上視図、（ｂ）は断面図である。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示し（ａ）は上視図、（ｂ）は断面図である。 第３図（ａ）（ｂ）（ｃ）は、従来の薄膜トランジスタ
の構造を示す上視図である。 第４図は、薄膜トランジスタの等価回路図である。 第５図、（ａ）（ｂ）（ｃ）、第６図、（ａ）（ｂ）、
第10図（ａ）（ｂ）（ｃ）は、本発明の薄膜トランジス
タの構造を示す上視図である。 第７図は、第８図、第９図は、本発明の薄膜トランジス
タの特性を示すグラフである。 第11図は、ガラス基板の温度に対する収納量を示すグラ
フである。 101、201……基板 102、202、301、501、601、1001……ソース電極 103、203、302、502、602、1002……ドレイン電極 104、204……ソース配線 105、205……ドレイン配線 106、206、303、503、603、1003……半導体層 107、207……ゲート絶縁層 108、208、304、504、604、1004……ゲート電極 401、402……浮遊容量
Claims (1)
- 【請求項１】金属、透明導電膜等からなるソース配線及
びドレイン配線と、 ドナー・アクセプタとなる不純物を含んだシリコン膜か
らなり一端がそれぞれ前記ソース配線及び前記ドレイン
配線に接続されて延在し、少なくとも一部で互いに平行
になるよう配列されたソース電極及びドレイン電極と、 前記ソース電極の上面と前記ドレイン電極の上面とに接
して、この両者を結ぶように被覆された半導体層と、 前記半導体層を被覆するゲート絶縁膜と、 前記ソース電極及び前記ドレイン電極と平行な突出部を
有し、前記ソース電極及び前記ドレイン電極に直交する
よう配置され前記半導体層を前記ゲート絶縁膜を介して
分割するゲート電極とからなるトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62209518A JP2525615B2 (ja) | 1987-08-24 | 1987-08-24 | トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62209518A JP2525615B2 (ja) | 1987-08-24 | 1987-08-24 | トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6451663A JPS6451663A (en) | 1989-02-27 |
| JP2525615B2 true JP2525615B2 (ja) | 1996-08-21 |
Family
ID=16574118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62209518A Expired - Lifetime JP2525615B2 (ja) | 1987-08-24 | 1987-08-24 | トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525615B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2588664B2 (ja) * | 1992-02-27 | 1997-03-05 | 株式会社ジーティシー | アクティブマトリックス液晶表示装置 |
| KR100776514B1 (ko) * | 2000-12-30 | 2007-11-16 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| TWI287132B (en) * | 2001-11-23 | 2007-09-21 | Chi Mei Optoelectronics Corp | A liquid crystal display having reduced flicker |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111520B2 (ja) * | 1987-05-27 | 1995-11-29 | ホシデン株式会社 | 液晶表示素子 |
-
1987
- 1987-08-24 JP JP62209518A patent/JP2525615B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6451663A (en) | 1989-02-27 |
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