JP2586817B2 - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JP2586817B2 JP2586817B2 JP5342854A JP34285493A JP2586817B2 JP 2586817 B2 JP2586817 B2 JP 2586817B2 JP 5342854 A JP5342854 A JP 5342854A JP 34285493 A JP34285493 A JP 34285493A JP 2586817 B2 JP2586817 B2 JP 2586817B2
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/18—Printed circuits structurally associated with non-printed electric components
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- Structure Of Printed Boards (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Description
【0001】
【産業上の利用分野】本発明は混成集積回路装置に関
し、特にFETを用いて高周波回路を構成した混成集積
回路装置に関する。
し、特にFETを用いて高周波回路を構成した混成集積
回路装置に関する。
【0002】
【従来の技術】従来のこの種の混成集積回路装置の一例
を図6に示す。この回路は図7に等価回路を示すよう
に、FETキャリアを用いたUHF3段増幅器を構成し
た混成集積回路の例である。アルミナ基板21には2個
のキャリア用開口22,23が形成され、このキャリア
用開口22,23内には第1FETキャリア24と第2
FETキャリア25が搭載されている。また、アルミナ
基板21の表面には、入力回路11、第1段間回路1
2、第2段間回路13、出力回路14が膜回路にて形成
され、前記第1および第2の各FETキャリア24,2
5のリード端子に電気的に接続される。ここで、第1F
ETキャリア24には1個のGaAsFETが内装され
ており、そのゲート端子とドレイン端子がリード端子に
接続されている。また、第2FETキャリア25には2
個のGaAsFETが内装されており、それぞれのゲー
ト端子とドレイン端子がリード端子に接続されている。
なお26はチップコンデンサである。
を図6に示す。この回路は図7に等価回路を示すよう
に、FETキャリアを用いたUHF3段増幅器を構成し
た混成集積回路の例である。アルミナ基板21には2個
のキャリア用開口22,23が形成され、このキャリア
用開口22,23内には第1FETキャリア24と第2
FETキャリア25が搭載されている。また、アルミナ
基板21の表面には、入力回路11、第1段間回路1
2、第2段間回路13、出力回路14が膜回路にて形成
され、前記第1および第2の各FETキャリア24,2
5のリード端子に電気的に接続される。ここで、第1F
ETキャリア24には1個のGaAsFETが内装され
ており、そのゲート端子とドレイン端子がリード端子に
接続されている。また、第2FETキャリア25には2
個のGaAsFETが内装されており、それぞれのゲー
ト端子とドレイン端子がリード端子に接続されている。
なお26はチップコンデンサである。
【0003】しかしながら、このような混成集積回路装
置では、特に第1段間回路12と出力回路14間の回路
距離が近いことから、回路相互のアイソレーションが低
くなり、第1段間回路12と出力回路14との間の高周
波電位差によって相互間に電界が生じ易いものとなって
いる。図8はその状態を示す図であり、図6のD−D線
に沿うアルミナ基板21の断面図である。このような電
界が生じると、第1段間回路12と出力回路14の間
に、図7に破線で示すようなカップリング容量CXが等
価的に接続されることになり、これにより出力回路14
から第1段間回路12への帰還回路が生じ、所望の特性
が実現しなくなるとともに、正帰還ループを生じて発振
を起こす等の問題があった。
置では、特に第1段間回路12と出力回路14間の回路
距離が近いことから、回路相互のアイソレーションが低
くなり、第1段間回路12と出力回路14との間の高周
波電位差によって相互間に電界が生じ易いものとなって
いる。図8はその状態を示す図であり、図6のD−D線
に沿うアルミナ基板21の断面図である。このような電
界が生じると、第1段間回路12と出力回路14の間
に、図7に破線で示すようなカップリング容量CXが等
価的に接続されることになり、これにより出力回路14
から第1段間回路12への帰還回路が生じ、所望の特性
が実現しなくなるとともに、正帰還ループを生じて発振
を起こす等の問題があった。
【0004】これを防止するためには、第1段間回路1
2と出力回路14との回路間距離を大きくすればよい
が、これではアルミナ基板が大型化され、混成集積回路
装置の小型化を図る上での障害になっている。即ち、第
2FETキャリア25のように複数のFETを内蔵した
FETキャリアは、本来的には回路の小型化を目的にし
ているため、そのリード端子の間隔は例えば2.54m
mと狭い寸法に設計されている。一方、混成集積回路装
置としての性能は、例えば900MHZ の増幅器では第
2FETキャリア25において利得30dBが望まれ
る。したがって、第1段間回路12と出力回路14の距
離を10mmとして、相互の回路間アイソレーション4
0dB以上を確保するためには、アルミナ基板21の大
きさは少なくとも20×18mm以上に設計する必要が
ある。
2と出力回路14との回路間距離を大きくすればよい
が、これではアルミナ基板が大型化され、混成集積回路
装置の小型化を図る上での障害になっている。即ち、第
2FETキャリア25のように複数のFETを内蔵した
FETキャリアは、本来的には回路の小型化を目的にし
ているため、そのリード端子の間隔は例えば2.54m
mと狭い寸法に設計されている。一方、混成集積回路装
置としての性能は、例えば900MHZ の増幅器では第
2FETキャリア25において利得30dBが望まれ
る。したがって、第1段間回路12と出力回路14の距
離を10mmとして、相互の回路間アイソレーション4
0dB以上を確保するためには、アルミナ基板21の大
きさは少なくとも20×18mm以上に設計する必要が
ある。
【0005】このような問題に対処するものとして、例
えば特開昭56−13759号公報に提案されたものが
ある。この構成は、図9に示すように、アルミナ基板3
1の表面に膜回路32を構成するとともに、このアルミ
ナ基板31の表面に複数個のFET素子33A〜33D
を搭載して混成集積回路装置を構成する。そして、各F
ET素子33と膜回路32とでそれぞれ回路35を構成
し、かつ各回路間には膜回路の一部で接地導体パターン
34を配設し、この接地導体パターン34により各回路
を島状に囲った構成としている。このように構成すれ
ば、図10にE−E線の断面構造を示すように、各FE
T素子や回路間での電界を接地導体パターン34により
遮断する効果が生じ、帰還等の問題を緩和することがで
きる。
えば特開昭56−13759号公報に提案されたものが
ある。この構成は、図9に示すように、アルミナ基板3
1の表面に膜回路32を構成するとともに、このアルミ
ナ基板31の表面に複数個のFET素子33A〜33D
を搭載して混成集積回路装置を構成する。そして、各F
ET素子33と膜回路32とでそれぞれ回路35を構成
し、かつ各回路間には膜回路の一部で接地導体パターン
34を配設し、この接地導体パターン34により各回路
を島状に囲った構成としている。このように構成すれ
ば、図10にE−E線の断面構造を示すように、各FE
T素子や回路間での電界を接地導体パターン34により
遮断する効果が生じ、帰還等の問題を緩和することがで
きる。
【0006】
【発明が解決しようとする課題】しかしながら、このよ
うな構成でも、各FET素子や回路と接地導体パターン
34との間の寸法が小さい場合や、各FET素子や回路
の相互間寸法が小さい場合には、接地導体パターン34
による電界の遮断効果に充分なものを得ることは難し
い。このため、各FET素子や回路間の寸法や接地導体
パターンとの間隔を所定寸法以上に保つ必要があり、結
果として混成集積回路装置の小型化に制限を受けること
になる。
うな構成でも、各FET素子や回路と接地導体パターン
34との間の寸法が小さい場合や、各FET素子や回路
の相互間寸法が小さい場合には、接地導体パターン34
による電界の遮断効果に充分なものを得ることは難し
い。このため、各FET素子や回路間の寸法や接地導体
パターンとの間隔を所定寸法以上に保つ必要があり、結
果として混成集積回路装置の小型化に制限を受けること
になる。
【0007】したがって、特に図8で示したような複数
のFETを一体的に内装したFETキャリアを用いた混
成集積回路装置では、各FETのゲート端子やドレイン
端子が近接配置されて各回路間の相互寸法を大きくとる
ことが難しいため、このような装置に前記した公報記載
の技術をそのまま適用することは困難である。本発明の
目的は、回路間相互の電界の影響を防止する一方で小型
化を図った混成集積回路装置を提供することにある。
のFETを一体的に内装したFETキャリアを用いた混
成集積回路装置では、各FETのゲート端子やドレイン
端子が近接配置されて各回路間の相互寸法を大きくとる
ことが難しいため、このような装置に前記した公報記載
の技術をそのまま適用することは困難である。本発明の
目的は、回路間相互の電界の影響を防止する一方で小型
化を図った混成集積回路装置を提供することにある。
【0008】
【課題を解決するための手段】本発明の混成集積回路装
置は、1個のパッケージ内に複数個のFETを内装した
FETキャリアを搭載する誘電体回路基板には、その全
厚さにわたってキャリア用開口が設けられ、FETキャ
リアはこのキャリア用開口に内装されるとともに、前記
誘電体回路基板に構成される複数の回路の間に、前記キ
ャリア用開口から連なりかつ前記FETキャリアに内装
された前記複数個のFETにそれぞれ接続されるリード
端子を分離させる分離溝を誘電体基板の全厚さにわたっ
て形成し、この分離溝により回路間に生じる電界を遮断
するように構成する。あるいは、分離溝はFETキャリ
アで構成される入力側回路と出力側回路との間に形成さ
れる。
置は、1個のパッケージ内に複数個のFETを内装した
FETキャリアを搭載する誘電体回路基板には、その全
厚さにわたってキャリア用開口が設けられ、FETキャ
リアはこのキャリア用開口に内装されるとともに、前記
誘電体回路基板に構成される複数の回路の間に、前記キ
ャリア用開口から連なりかつ前記FETキャリアに内装
された前記複数個のFETにそれぞれ接続されるリード
端子を分離させる分離溝を誘電体基板の全厚さにわたっ
て形成し、この分離溝により回路間に生じる電界を遮断
するように構成する。あるいは、分離溝はFETキャリ
アで構成される入力側回路と出力側回路との間に形成さ
れる。
【0009】
【作用】誘電体回路基板に形成された分離溝により回路
間の電界を遮断し、回路相互間における電界の影響を防
止するため、出力側回路から入力側回路への帰還等によ
り異常発振等を防止し、混成集積回路装置の動作を安定
化する。また、回路間の間隔を低減しても回路相互間で
の電界の影響を回避でき、装置の小型化が可能となる。
間の電界を遮断し、回路相互間における電界の影響を防
止するため、出力側回路から入力側回路への帰還等によ
り異常発振等を防止し、混成集積回路装置の動作を安定
化する。また、回路間の間隔を低減しても回路相互間で
の電界の影響を回避でき、装置の小型化が可能となる。
【0010】
【実施例】次に、本発明を図面を参照して説明する。図
1は本発明の第1実施例の混成集積回路の平面図、図2
(a)および(b)はそれぞれ図1のA−A線およびB
−B線に沿う断面図である。これらの図において、例え
ば、縦横寸法が20×14mm2で、厚さが0.5mm
の銅板によりベースメタル1が形成され、その表面上に
同じ縦横寸法で厚さが0.8mmのアルミナ基板2が錫
鉛半田により一体に接続されている。このアルミナ基板
2の表面には、例えば銅ペーストの厚膜印刷法により膜
回路パターン3が形成されている。また、アルミナ基板
2の所要箇所、ここでは2か所には第1および第2の各
キャリア用開口4,5が形成されており、各キャリア用
開口4,5内にはそれぞれFETキャリア6,7が内装
されている。
1は本発明の第1実施例の混成集積回路の平面図、図2
(a)および(b)はそれぞれ図1のA−A線およびB
−B線に沿う断面図である。これらの図において、例え
ば、縦横寸法が20×14mm2で、厚さが0.5mm
の銅板によりベースメタル1が形成され、その表面上に
同じ縦横寸法で厚さが0.8mmのアルミナ基板2が錫
鉛半田により一体に接続されている。このアルミナ基板
2の表面には、例えば銅ペーストの厚膜印刷法により膜
回路パターン3が形成されている。また、アルミナ基板
2の所要箇所、ここでは2か所には第1および第2の各
キャリア用開口4,5が形成されており、各キャリア用
開口4,5内にはそれぞれFETキャリア6,7が内装
されている。
【0011】ここで、前記各キャリア用開口4,5はア
ルミナ基板2の全板厚にわたって開口されており、前記
FETキャリア6,7はこれらの開口4,5内に露呈さ
れたベースメタル1の表面に直接搭載されている。ま
た、前記各キャリア用開口4,5間のアルミナ基板2に
は、両キャリア用開口4,5を連通する分離溝8が形成
されており、この分離溝8もアルミナ基板2の全板厚に
わたって形成されている。これらのキャリア用開口4,
5と分離溝8は、例えばアルミナ基板2の製造工程にお
いて、焼成前にキャリア用開口4,5と分離溝8を共に
型で抜いて焼成することで容易に形成することができ
る。分離溝8の幅は0.8mm程度とする。
ルミナ基板2の全板厚にわたって開口されており、前記
FETキャリア6,7はこれらの開口4,5内に露呈さ
れたベースメタル1の表面に直接搭載されている。ま
た、前記各キャリア用開口4,5間のアルミナ基板2に
は、両キャリア用開口4,5を連通する分離溝8が形成
されており、この分離溝8もアルミナ基板2の全板厚に
わたって形成されている。これらのキャリア用開口4,
5と分離溝8は、例えばアルミナ基板2の製造工程にお
いて、焼成前にキャリア用開口4,5と分離溝8を共に
型で抜いて焼成することで容易に形成することができ
る。分離溝8の幅は0.8mm程度とする。
【0012】前記FETキャリア6,7のうち、第1の
FETキャリア6は1つのキャリア内に1つのGaAs
FETを内装しており、そのソース端子をキャリアの接
地面に接続し、ゲート端子とドレイン端子をそれぞれF
ETキャリア6のパッケージの反対側から突出されてい
るリード端子に接続している。また、第2のFETキャ
リア7は、図3に概念構成図を示すように、左右にそれ
ぞれ2本のリード端子7a〜7dを突出した構成とさ
れ、かつキャリア内に第1および第2の2個のGaAs
FET Q1,Q2を有している。これらのFET Q
1,Q2は、例えば縦横寸法が0.8×1.2mm2で
厚さが0.14mmのガリウムヒ素基板に形成されてい
る。そして、各FETのソース端子をキャリアの接地面
に接続し、ゲート端子とドレイン端子をそれぞれ前記リ
ード端子7a〜7dに接続している。このとき、外部回
路交差が必要とされないように、一方のFETのゲート
端子と他方のFETのドレイン端子とがキャリアの同じ
側のリード端子に接続されるようにキャリア内部の配線
を行っている。
FETキャリア6は1つのキャリア内に1つのGaAs
FETを内装しており、そのソース端子をキャリアの接
地面に接続し、ゲート端子とドレイン端子をそれぞれF
ETキャリア6のパッケージの反対側から突出されてい
るリード端子に接続している。また、第2のFETキャ
リア7は、図3に概念構成図を示すように、左右にそれ
ぞれ2本のリード端子7a〜7dを突出した構成とさ
れ、かつキャリア内に第1および第2の2個のGaAs
FET Q1,Q2を有している。これらのFET Q
1,Q2は、例えば縦横寸法が0.8×1.2mm2で
厚さが0.14mmのガリウムヒ素基板に形成されてい
る。そして、各FETのソース端子をキャリアの接地面
に接続し、ゲート端子とドレイン端子をそれぞれ前記リ
ード端子7a〜7dに接続している。このとき、外部回
路交差が必要とされないように、一方のFETのゲート
端子と他方のFETのドレイン端子とがキャリアの同じ
側のリード端子に接続されるようにキャリア内部の配線
を行っている。
【0013】また、前記膜回路パターン3は、それぞれ
所定位置にチップコンデンサ等のチップ部品9を搭載し
ており、これにより入力回路11、第1段間回路12、
第2段間回路13、出力回路14を構成している。この
場合、第2のFETキャリア7に接続される第1段間回
路11と出力回路14とは、前記した分離溝8により離
間された領域に形成されている。そして、前記第1のF
ETキャリア6は第1のキャリア用開口4内に搭載さ
れ、そのリード端子を入力回路11と第1段間回路12
の一端部に接続する。また、第2のFETキリア7は、
第1のFET Q1のゲート端子を第1段間回路12の
他端部に接続し、ドレイン端子を第2段間回路13の一
端部に接続している。また、第2のFET Q2のゲー
ト端子を第2段間回路13の他端部に接続し、ドレイン
端子を出力回路14に接続している。なお、ソース端子
はそれぞれFETキャリア6,7の接地面を介してベー
スメタル1に接地されている。
所定位置にチップコンデンサ等のチップ部品9を搭載し
ており、これにより入力回路11、第1段間回路12、
第2段間回路13、出力回路14を構成している。この
場合、第2のFETキャリア7に接続される第1段間回
路11と出力回路14とは、前記した分離溝8により離
間された領域に形成されている。そして、前記第1のF
ETキャリア6は第1のキャリア用開口4内に搭載さ
れ、そのリード端子を入力回路11と第1段間回路12
の一端部に接続する。また、第2のFETキリア7は、
第1のFET Q1のゲート端子を第1段間回路12の
他端部に接続し、ドレイン端子を第2段間回路13の一
端部に接続している。また、第2のFET Q2のゲー
ト端子を第2段間回路13の他端部に接続し、ドレイン
端子を出力回路14に接続している。なお、ソース端子
はそれぞれFETキャリア6,7の接地面を介してベー
スメタル1に接地されている。
【0014】したがって、この構成によれば、第2FE
Tキャリア7内に一体的に内装された第1および第2の
FETのうち、第1のFET Q1のゲート端子が接続
される第1段間回路12と、第2のFET Q2のドレ
イン端子が接続される出力回路14とは、同一アルミナ
基板2に形成されているものの、分離溝8を介して分離
された状態にある。このため、図4に図1のC−C線に
おける電界状態を示すように、各回路12,14におけ
る電界がアルミナ基板の内部に生じても、それぞれは分
離溝8によって分離され、相互に干渉することが防止さ
れる。例えばアルミナ基板2の比誘電率εr =10に対
し分離溝8のそれは空気のεr =1であることから、分
離溝8を通過する電界は少ない。したがって、第1段間
回路12と出力回路14との間に、図8に示したような
電界によるカップリング容量が生じることはなく、出力
回路14から第1段間回路12への帰還回路が生じるこ
とはない。これにより、発振等の問題を防止することが
できる。
Tキャリア7内に一体的に内装された第1および第2の
FETのうち、第1のFET Q1のゲート端子が接続
される第1段間回路12と、第2のFET Q2のドレ
イン端子が接続される出力回路14とは、同一アルミナ
基板2に形成されているものの、分離溝8を介して分離
された状態にある。このため、図4に図1のC−C線に
おける電界状態を示すように、各回路12,14におけ
る電界がアルミナ基板の内部に生じても、それぞれは分
離溝8によって分離され、相互に干渉することが防止さ
れる。例えばアルミナ基板2の比誘電率εr =10に対
し分離溝8のそれは空気のεr =1であることから、分
離溝8を通過する電界は少ない。したがって、第1段間
回路12と出力回路14との間に、図8に示したような
電界によるカップリング容量が生じることはなく、出力
回路14から第1段間回路12への帰還回路が生じるこ
とはない。これにより、発振等の問題を防止することが
できる。
【0015】また、この分離溝の幅は、図9に示したよ
うな接地回路パターンを用いる場合よりも細幅に形成で
きるため、集積回路装置の小型化に有効である。因み
に、回路の相互間の間隔を従来と同じとした場合には、
本実施例ではアイソレーション8dB低減することがで
きる。また、板厚0.8mmのアルミナ基板2にて90
0MHZ で40dBのアイソレーションを得る場合に
は、回路の相互間隔が従来の10mmから4mmに低減
でき、小型化が可能となる。
うな接地回路パターンを用いる場合よりも細幅に形成で
きるため、集積回路装置の小型化に有効である。因み
に、回路の相互間の間隔を従来と同じとした場合には、
本実施例ではアイソレーション8dB低減することがで
きる。また、板厚0.8mmのアルミナ基板2にて90
0MHZ で40dBのアイソレーションを得る場合に
は、回路の相互間隔が従来の10mmから4mmに低減
でき、小型化が可能となる。
【0016】図5は本発明の第2の実施例の混成集積回
路の平面図である。この実施例では、アルミナ基板2に
設けた1個のキャリア用開口5A内に前記実施例の第2
FETキャリアと同じFETキャリア7Aが搭載されて
いる。また、キャリア用開口5Aの周囲には、入力回路
11A、段間回路12A、出力回路14Aが形成され、
FETキャリア7A内の第1FETのゲート端子とドレ
イン端子がそれぞれ入力回路11Aと段間回路12Aに
接続され、第2FETのゲート端子とドレイン端子がそ
れぞれ段間回路12Aと出力回路14Aに接続される。
そして、キャリア用開口5Aの対向辺でFETキャリア
の同一側のリード端子間には、例えば幅0.8mmで長
さが3mm程度に突出された分離溝8Aがアルミナ基板
2の全板厚にわたって形成され、この分離溝8Aにより
同一側の各リード端子が分離されている。この分離溝8
Aの長さの3mmは、各リード端子の長さ(約1.5m
m)の2倍以上の長さである。なお、9はチップ部品で
ある。
路の平面図である。この実施例では、アルミナ基板2に
設けた1個のキャリア用開口5A内に前記実施例の第2
FETキャリアと同じFETキャリア7Aが搭載されて
いる。また、キャリア用開口5Aの周囲には、入力回路
11A、段間回路12A、出力回路14Aが形成され、
FETキャリア7A内の第1FETのゲート端子とドレ
イン端子がそれぞれ入力回路11Aと段間回路12Aに
接続され、第2FETのゲート端子とドレイン端子がそ
れぞれ段間回路12Aと出力回路14Aに接続される。
そして、キャリア用開口5Aの対向辺でFETキャリア
の同一側のリード端子間には、例えば幅0.8mmで長
さが3mm程度に突出された分離溝8Aがアルミナ基板
2の全板厚にわたって形成され、この分離溝8Aにより
同一側の各リード端子が分離されている。この分離溝8
Aの長さの3mmは、各リード端子の長さ(約1.5m
m)の2倍以上の長さである。なお、9はチップ部品で
ある。
【0017】したがって、この構成においても、分離溝
8AによりFETキャリア7A内の第1および第2の各
FETのゲート端子とドレイン端子が分離され、かつこ
れらの端子に接続された入力回路11A、段間回路12
A、出力回路14Aの相互の間が分離される。これによ
り、アルミナ基板2を介して相互回路間で電界が形成さ
れることが防止でき、出力回路14Aから入力回路11
Aへの帰還が防止できる。
8AによりFETキャリア7A内の第1および第2の各
FETのゲート端子とドレイン端子が分離され、かつこ
れらの端子に接続された入力回路11A、段間回路12
A、出力回路14Aの相互の間が分離される。これによ
り、アルミナ基板2を介して相互回路間で電界が形成さ
れることが防止でき、出力回路14Aから入力回路11
Aへの帰還が防止できる。
【0018】なお、本発明は前記した回路構成の混成集
積回路装置に限定されるものではなく、他の回路構成の
ものにも適用できることは言うまでもない。また、分離
溝の幅や長さも生じる電界の強さ等により適宜設計でき
るものである。
積回路装置に限定されるものではなく、他の回路構成の
ものにも適用できることは言うまでもない。また、分離
溝の幅や長さも生じる電界の強さ等により適宜設計でき
るものである。
【0019】
【発明の効果】以上説明したように本発明は、FETキ
ャリアで構成される複数の回路間の誘電体回路基板にキ
ャリア開口を設けてFETキャリアを内装するととも
に、複数の回路の間にはこのキャリア開口に連なりかつ
FETキャリアに内装されている複数個のFETにそれ
ぞれ接続されるリード端子を分離させる分離溝を誘電体
回路基板の全厚さにわたって形成し、この分離溝により
回路間に生じる電界を遮断しているので、同一のFET
キャリア内の複数個のFETで構成される複数の回路相
互間における電界の影響を防止して出力側回路から入力
側回路への帰還等により異常発振等を防止し、混成集積
回路装置の動作を安定化することができる。また、回路
間の間隔を低減しても回路相互間での電界の影響を回避
でき、装置の小型化が可能となる効果がある。
ャリアで構成される複数の回路間の誘電体回路基板にキ
ャリア開口を設けてFETキャリアを内装するととも
に、複数の回路の間にはこのキャリア開口に連なりかつ
FETキャリアに内装されている複数個のFETにそれ
ぞれ接続されるリード端子を分離させる分離溝を誘電体
回路基板の全厚さにわたって形成し、この分離溝により
回路間に生じる電界を遮断しているので、同一のFET
キャリア内の複数個のFETで構成される複数の回路相
互間における電界の影響を防止して出力側回路から入力
側回路への帰還等により異常発振等を防止し、混成集積
回路装置の動作を安定化することができる。また、回路
間の間隔を低減しても回路相互間での電界の影響を回避
でき、装置の小型化が可能となる効果がある。
【図面の簡単な説明】
【図1】本発明の混成集積回路装置の一実施例の平面図
である。
である。
【図2】図1のA−A線、B−B線に沿う断面図であ
る。
る。
【図3】FETキャリアの内部構造を示す図である。
【図4】図1の混成集積回路装置におけるC−C線箇所
における電界状態を示す図である。
における電界状態を示す図である。
【図5】本発明の混成集積回路装置の第2の実施例の平
面図である。
面図である。
【図6】従来の混成集積回路装置の一例の平面図であ
る。
る。
【図7】図6の回路装置の等価回路図である。
【図8】図6のD−D線箇所における電界状態を示す図
である。
である。
【図9】回路間の遮断効果を施した従来の混成集積回路
装置の平面図である。
装置の平面図である。
【図10】図9のE−E線箇所における電界状態を示す
図である。
図である。
1 ベースメタル 2 アルミナ基板 3 膜回路パターン 4,5 キャリア用開口 6,7 FETキャリア 8,8A 分離溝 11,11A 入力回路 12,13,12A 段間回路 14,14A 出力回路
Claims (2)
- 【請求項1】 1個のパッケージ内に複数個のFETを
内装したFETキャリアを有し、このFETキャリアを
誘電体回路基板に搭載して前記各FETのそれぞれで複
数の回路を構成した混成集積回路装置において、前記誘
電体基板には、その全厚さにわたってキャリア用開口が
設けられ、前記FETキャリアはこのキャリア用開口に
内装されるとともに、前記複数の回路の間には前記キャ
リア用開口から連なりかつ前記FETキャリアに内装さ
れた前記複数個のFETにそれぞれ接続されるリード端
子を分離させる分離溝を前記誘電体基板の全厚さにわた
って形成し、この分離溝により前記回路間に生じる電界
を遮断するように構成したことを特徴とする混成集積回
路装置。 - 【請求項2】 分離溝はFETキャリアで構成される入
力側回路と出力側回路との間に形成される請求項1の混
成集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5342854A JP2586817B2 (ja) | 1993-12-15 | 1993-12-15 | 混成集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5342854A JP2586817B2 (ja) | 1993-12-15 | 1993-12-15 | 混成集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07170090A JPH07170090A (ja) | 1995-07-04 |
JP2586817B2 true JP2586817B2 (ja) | 1997-03-05 |
Family
ID=18357014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5342854A Expired - Fee Related JP2586817B2 (ja) | 1993-12-15 | 1993-12-15 | 混成集積回路装置 |
Country Status (1)
Country | Link |
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JP5613572B2 (ja) * | 2011-01-19 | 2014-10-22 | 株式会社東芝 | 高周波半導体モジュール |
FR3004057B1 (fr) * | 2013-03-26 | 2017-02-17 | Valeo Systemes Thermiques | Module de commande d'un appareil electrique |
JP6550738B2 (ja) * | 2013-12-18 | 2019-07-31 | Tdk株式会社 | 高周波増幅器 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS6260099U (ja) * | 1985-10-03 | 1987-04-14 | ||
JPS6380873U (ja) * | 1986-11-14 | 1988-05-27 |
-
1993
- 1993-12-15 JP JP5342854A patent/JP2586817B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPH07170090A (ja) | 1995-07-04 |
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