JP2586421Y2 - デバッグ機能付cpuボード - Google Patents
デバッグ機能付cpuボードInfo
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- JP2586421Y2 JP2586421Y2 JP5638292U JP5638292U JP2586421Y2 JP 2586421 Y2 JP2586421 Y2 JP 2586421Y2 JP 5638292 U JP5638292 U JP 5638292U JP 5638292 U JP5638292 U JP 5638292U JP 2586421 Y2 JP2586421 Y2 JP 2586421Y2
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- signal
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Description
【0001】
【0002】
【産業上の利用分野】本考案は、デバッグ機能付CPU
ボードに関し、特に、デバッグ作業用のモニタプログラ
ムを実行するに際しユーザプログラムの実行に関与する
回路から隔離して利用できる回路をCPUボードにデバ
ッグ作業のために予め組み込むことによりユーザプログ
ラム中への割込命令の挿入あるいはユーザプログラムの
一部の割込命令への一時的な書換ないしはインサーキッ
トエミュレータの使用を排除してなるデバッグ機能付C
PUボードに関するものである。
ボードに関し、特に、デバッグ作業用のモニタプログラ
ムを実行するに際しユーザプログラムの実行に関与する
回路から隔離して利用できる回路をCPUボードにデバ
ッグ作業のために予め組み込むことによりユーザプログ
ラム中への割込命令の挿入あるいはユーザプログラムの
一部の割込命令への一時的な書換ないしはインサーキッ
トエミュレータの使用を排除してなるデバッグ機能付C
PUボードに関するものである。
【0003】
【従来の技術】従来、この種のCPUボードとしては、
デバッグ作業を実行するために所要の回路が搭載された
ものが全く提案されていなかった。
デバッグ作業を実行するために所要の回路が搭載された
ものが全く提案されていなかった。
【0004】それ故、従来のCPUボードでは、ユーザ
プログラム中に組み込まれたデバッグ作業用のモニタプ
ログラムを利用し、あるいはインサーキットエミュレー
タを利用することによって、デバッグ作業を実行しなけ
ればならなかった。
プログラム中に組み込まれたデバッグ作業用のモニタプ
ログラムを利用し、あるいはインサーキットエミュレー
タを利用することによって、デバッグ作業を実行しなけ
ればならなかった。
【0005】デバッグ作業用のモニタプログラムを利用
する場合、従来のCPUボードでは、ユーザプログラム
の実行中に周期的に割込命令を実行し、あるいはユーザ
プログラムの実行中にユーザプログラムの一部を一時的
に割込命令に書き換えて実行することにより、デバッグ
作業用のモニタプログラムを起動せしめてデバッグ作業
を実行していた。
する場合、従来のCPUボードでは、ユーザプログラム
の実行中に周期的に割込命令を実行し、あるいはユーザ
プログラムの実行中にユーザプログラムの一部を一時的
に割込命令に書き換えて実行することにより、デバッグ
作業用のモニタプログラムを起動せしめてデバッグ作業
を実行していた。
【0006】これに対し、インサーキットエミュレータ
を利用する場合、従来のCPUボードでは、CPUボー
ドの所定箇所に対しインサーキットエミュレータを直接
に接続することにより、デバッグ作業を実行していた。
を利用する場合、従来のCPUボードでは、CPUボー
ドの所定箇所に対しインサーキットエミュレータを直接
に接続することにより、デバッグ作業を実行していた。
【0007】
【解決すべき問題点】しかしながら、従来のCPUボー
ドには、デバッグ作業用のモニタプログラムを利用する
場合、(i) デバッグ作業用のモニタプログラムを起動せ
しめるに際し、ユーザプログラムの実行中に周期的に割
込命令を実行し、もしくはユーザプログラムの実行中に
ユーザプログラムの一部を一時的に割込命令に書き換え
て実行しなければならない欠点があり、ひいては(ii)デ
バッグ作業用のモニタプログラムがユーザプログラムと
同居せしめられていたので、ユーザがデバッグ作業用の
モニタプログラムを意識しつつユーザプログラムを作成
して実行しなければならない欠点があり、(iii) ユーザ
プログラムの実行中に周期的に割込命令を実行するもの
にあっては、ユーザプログラムの実行中にデバッグ作業
を周期的に実行しなければならず、ユーザプログラムの
実行能率を改善できない欠点があり、(iv)ユーザプログ
ラムの実行中にユーザプログラムの一部を割込命令に書
き換えて実行しデバッグ作業用のモニタプログラムを起
動せしめるものにあっては、ユーザプログラムをランダ
ムアクセスメモリに保持せしめておかなければならない
欠点があった。
ドには、デバッグ作業用のモニタプログラムを利用する
場合、(i) デバッグ作業用のモニタプログラムを起動せ
しめるに際し、ユーザプログラムの実行中に周期的に割
込命令を実行し、もしくはユーザプログラムの実行中に
ユーザプログラムの一部を一時的に割込命令に書き換え
て実行しなければならない欠点があり、ひいては(ii)デ
バッグ作業用のモニタプログラムがユーザプログラムと
同居せしめられていたので、ユーザがデバッグ作業用の
モニタプログラムを意識しつつユーザプログラムを作成
して実行しなければならない欠点があり、(iii) ユーザ
プログラムの実行中に周期的に割込命令を実行するもの
にあっては、ユーザプログラムの実行中にデバッグ作業
を周期的に実行しなければならず、ユーザプログラムの
実行能率を改善できない欠点があり、(iv)ユーザプログ
ラムの実行中にユーザプログラムの一部を割込命令に書
き換えて実行しデバッグ作業用のモニタプログラムを起
動せしめるものにあっては、ユーザプログラムをランダ
ムアクセスメモリに保持せしめておかなければならない
欠点があった。
【0008】また、従来のCPUボードには、インサー
キットエミュレータを利用する場合、(v) 高価なインサ
ーキットエミュレータを必要とする欠点があり、ひいて
は(vi)価格が高騰してしまう欠点があった。
キットエミュレータを利用する場合、(v) 高価なインサ
ーキットエミュレータを必要とする欠点があり、ひいて
は(vi)価格が高騰してしまう欠点があった。
【0009】そこで、本考案は、これらの欠点を除去す
る目的で、デバッグ作業用のモニタプログラムを実行す
るに際しユーザプログラムの実行に関与する回路から隔
離して利用できる回路をCPUボードにデバッグ作業の
ために予め組み込むことによりユーザプログラム中への
割込命令の挿入あるいはユーザプログラムの一部の割込
命令への一時的な書換ないしはインサーキットエミュレ
ータの使用を排除してなるデバッグ機能付CPUボード
を提供せんとするものである。
る目的で、デバッグ作業用のモニタプログラムを実行す
るに際しユーザプログラムの実行に関与する回路から隔
離して利用できる回路をCPUボードにデバッグ作業の
ために予め組み込むことによりユーザプログラム中への
割込命令の挿入あるいはユーザプログラムの一部の割込
命令への一時的な書換ないしはインサーキットエミュレ
ータの使用を排除してなるデバッグ機能付CPUボード
を提供せんとするものである。
【0010】
【0011】
【問題点の解決手段】本考案により提供される問題点の
解決手段は、「基板ボードにCPUならびに記憶回路な
どの所要回路が搭載されておりユーザプログラムを実行
してなるCPUボードにおいて、 (a) CPUを外部のモニタ装置に接続しており、CPU
がデバッグ作業用のモニタプログラムを実行するに際し
て所要のコマンドおよびデータならびに信号をCPUと
モニタ装置との間で仲介するためのインタフェース回路
(13)と、 (b) CPUと記憶回路およびインタフェース回路(13)と
を連絡するバス中に配置されており、CPUがデバッグ
作業用のモニタプログラムを実行するに際してバスを切
り換えCPUを記憶回路のデバッグ記憶領域およびユー
ザ記憶領域とインタフェース回路(13)とに接続し、かつ
CPUがユーザプログラムを実行するに際してバスを切
り換えCPUを記憶回路のユーザ記憶領域に接続するた
めのバス切換スイッチ(14)と、 (c) CPUとインタフェース回路(13)とバス切換スイッ
チ(14)の制御入力端とに接続されており、バス切換スイ
ッチ(14)に対しバス切換を実行するよう指令するバス切
換信号BSWとCPUに対しデバッグ作業用のモニタプ
ログラムを実行するよう指令する特権割込信号とを発生
して出力するための動作切換信号発生手段(20)と、 (d) バス切換スイッチ(14)と記憶回路および動作切換信
号発生手段(20)との間に配置されており、CPUがデバ
ッグ作業用のモニタプログラムを実行するに際しバス切
換スイッチ(14)を介して記憶回路のデバッグ記憶領域お
よびユーザ記憶領域をCPUに対しバンク切換で接続す
るよう指令し、かつCPUがデバッグ作業用のモニタプ
ログラムを実行するに際して所要の動作切換条件を設定
し動作切換信号発生手段(20)に与えるためのデバッグ動
作設定回路(12)とを備えてなることを特徴とするデバッ
グ機能付CPUボード」である。
解決手段は、「基板ボードにCPUならびに記憶回路な
どの所要回路が搭載されておりユーザプログラムを実行
してなるCPUボードにおいて、 (a) CPUを外部のモニタ装置に接続しており、CPU
がデバッグ作業用のモニタプログラムを実行するに際し
て所要のコマンドおよびデータならびに信号をCPUと
モニタ装置との間で仲介するためのインタフェース回路
(13)と、 (b) CPUと記憶回路およびインタフェース回路(13)と
を連絡するバス中に配置されており、CPUがデバッグ
作業用のモニタプログラムを実行するに際してバスを切
り換えCPUを記憶回路のデバッグ記憶領域およびユー
ザ記憶領域とインタフェース回路(13)とに接続し、かつ
CPUがユーザプログラムを実行するに際してバスを切
り換えCPUを記憶回路のユーザ記憶領域に接続するた
めのバス切換スイッチ(14)と、 (c) CPUとインタフェース回路(13)とバス切換スイッ
チ(14)の制御入力端とに接続されており、バス切換スイ
ッチ(14)に対しバス切換を実行するよう指令するバス切
換信号BSWとCPUに対しデバッグ作業用のモニタプ
ログラムを実行するよう指令する特権割込信号とを発生
して出力するための動作切換信号発生手段(20)と、 (d) バス切換スイッチ(14)と記憶回路および動作切換信
号発生手段(20)との間に配置されており、CPUがデバ
ッグ作業用のモニタプログラムを実行するに際しバス切
換スイッチ(14)を介して記憶回路のデバッグ記憶領域お
よびユーザ記憶領域をCPUに対しバンク切換で接続す
るよう指令し、かつCPUがデバッグ作業用のモニタプ
ログラムを実行するに際して所要の動作切換条件を設定
し動作切換信号発生手段(20)に与えるためのデバッグ動
作設定回路(12)とを備えてなることを特徴とするデバッ
グ機能付CPUボード」である。
【0012】
【作用】本考案にかかるデバッグ機能付CPUボード
は、基板ボードにCPUならびに記憶回路などの所要回
路が搭載されておりユーザプログラムを実行してなるC
PUボードであって、上述の[問題点の解決手段]の欄
に明示したごとく構成されており、(i) CPUがデバッ
グ作業用のモニタプログラムを実行するに際してバス切
換スイッチによってバスを切り換えCPUを記憶回路の
デバッグ記憶領域およびユーザ記憶領域とインタフェー
ス回路とに接続し、かつCPUがユーザプログラムを実
行するに際してバス切換スイッチによってバスを切り換
えCPUを記憶回路のユーザ記憶領域に接続し、かつ(i
i)バス切換スイッチの切換を指令するバス切換信号BS
WとCPUに対しデバッグ作業用のモニタプログラムを
実行するよう指令する特権割込信号を動作切換信号発生
手段が発生し、かつ(iii) CPUがデバッグ作業用のモ
ニタプログラムを実行するに際して記憶回路のデバッグ
記憶領域およびユーザ記憶領域をバス切換スイッチを介
してCPUに対しバンク切換で接続するようデバッグ動
作設定回路が指令し、かつCPUがデバッグ作業用のモ
ニタプログラムを実行するに際して動作切換信号発生手
段に対し所要の動作切換条件をデバッグ動作設定回路が
設定して与えているので、 (i) ユーザプログラムの実行に際しデバッグ作業ない
しはデバッグ作業用のモニタプログラムを格別に意識す
る必要を除去する作用をなし、また (ii) インサーキットエミュレータを不要とする作用を
なし、ひいては (iii) ユーザプログラムの実行能率を改善し、かつ価
格の高騰を抑制する作用をなす。
は、基板ボードにCPUならびに記憶回路などの所要回
路が搭載されておりユーザプログラムを実行してなるC
PUボードであって、上述の[問題点の解決手段]の欄
に明示したごとく構成されており、(i) CPUがデバッ
グ作業用のモニタプログラムを実行するに際してバス切
換スイッチによってバスを切り換えCPUを記憶回路の
デバッグ記憶領域およびユーザ記憶領域とインタフェー
ス回路とに接続し、かつCPUがユーザプログラムを実
行するに際してバス切換スイッチによってバスを切り換
えCPUを記憶回路のユーザ記憶領域に接続し、かつ(i
i)バス切換スイッチの切換を指令するバス切換信号BS
WとCPUに対しデバッグ作業用のモニタプログラムを
実行するよう指令する特権割込信号を動作切換信号発生
手段が発生し、かつ(iii) CPUがデバッグ作業用のモ
ニタプログラムを実行するに際して記憶回路のデバッグ
記憶領域およびユーザ記憶領域をバス切換スイッチを介
してCPUに対しバンク切換で接続するようデバッグ動
作設定回路が指令し、かつCPUがデバッグ作業用のモ
ニタプログラムを実行するに際して動作切換信号発生手
段に対し所要の動作切換条件をデバッグ動作設定回路が
設定して与えているので、 (i) ユーザプログラムの実行に際しデバッグ作業ない
しはデバッグ作業用のモニタプログラムを格別に意識す
る必要を除去する作用をなし、また (ii) インサーキットエミュレータを不要とする作用を
なし、ひいては (iii) ユーザプログラムの実行能率を改善し、かつ価
格の高騰を抑制する作用をなす。
【0013】
【実施例】次に、本考案にかかるデバッグ機能付CPU
ボードについて、その好ましい実施例を挙げ、添付図面
を参照しつつ、具体的に説明する。
ボードについて、その好ましい実施例を挙げ、添付図面
を参照しつつ、具体的に説明する。
【0014】しかしながら、以下に説明する実施例は、
本考案の理解を容易化ないし促進化するために記載され
るものであって、本考案を限定するために記載されるも
のではない。
本考案の理解を容易化ないし促進化するために記載され
るものであって、本考案を限定するために記載されるも
のではない。
【0015】換言すれば、以下に説明する実施例におい
て開示される各要素は、本考案の精神ならびに技術的範
囲に属する全ての設計変更ならびに均等物置換を含むも
のである。
て開示される各要素は、本考案の精神ならびに技術的範
囲に属する全ての設計変更ならびに均等物置換を含むも
のである。
【0016】(添付図面の説明)
【0017】図1は、本考案にかかるデバッグ機能付C
PUボードの一実施例に対するデバッグ作業のためのモ
ニタ装置の接続要領を説明するための斜視図であって、
特に、デバッグ作業のためのモニタ装置300 が小型コン
ピュータ (いわゆる“パーソナルコンピュータ”など)
である場合を示している。
PUボードの一実施例に対するデバッグ作業のためのモ
ニタ装置の接続要領を説明するための斜視図であって、
特に、デバッグ作業のためのモニタ装置300 が小型コン
ピュータ (いわゆる“パーソナルコンピュータ”など)
である場合を示している。
【0018】図2は、本考案にかかるデバッグ機能付C
PUボードの一実施例の構成および一の動作状態を説明
するための回路図であって、特に、バス切換スイッチ14
が図3に示した状態からバス切換信号BSWに応じてデ
バッグ作業用のモニタプログラムを実行するために切り
換えられた状態を示している。
PUボードの一実施例の構成および一の動作状態を説明
するための回路図であって、特に、バス切換スイッチ14
が図3に示した状態からバス切換信号BSWに応じてデ
バッグ作業用のモニタプログラムを実行するために切り
換えられた状態を示している。
【0019】図3は、本考案にかかるデバッグ機能付C
PUボードの一実施例の構成および他の動作状態を説明
するための回路図であって、特に、バス切換スイッチ14
が図2に示した状態からバス切換信号BSWに応じてユ
ーザプログラムを実行するために切り換えられた状態を
示している。
PUボードの一実施例の構成および他の動作状態を説明
するための回路図であって、特に、バス切換スイッチ14
が図2に示した状態からバス切換信号BSWに応じてユ
ーザプログラムを実行するために切り換えられた状態を
示している。
【0020】図4は、本考案にかかるデバッグ機能付C
PUボードの一実施例の動作を説明するためのフローチ
ャート図であって、特に、デバッグ作業用のモニタプロ
グラムおよびユーザプログラムの一連の実行手順を全体
的に示している。
PUボードの一実施例の動作を説明するためのフローチ
ャート図であって、特に、デバッグ作業用のモニタプロ
グラムおよびユーザプログラムの一連の実行手順を全体
的に示している。
【0021】図5は、本考案にかかるデバッグ機能付C
PUボードの一実施例の動作を説明するためのフローチ
ャート図であって、特に、デバッグ作業用のモニタプロ
グラムの実行手順を全体的に示している。
PUボードの一実施例の動作を説明するためのフローチ
ャート図であって、特に、デバッグ作業用のモニタプロ
グラムの実行手順を全体的に示している。
【0022】図6ないし図15は、それぞれ、本考案に
かかるデバッグ機能付CPUボードの一実施例の動作を
説明するためのフローチャート図であって、特に、図5
に示したデバッグ作業用のモニタプログラムの実行手順
を示したフローチャート図における各種コマンドの実行
手順を具体的に示している。
かかるデバッグ機能付CPUボードの一実施例の動作を
説明するためのフローチャート図であって、特に、図5
に示したデバッグ作業用のモニタプログラムの実行手順
を示したフローチャート図における各種コマンドの実行
手順を具体的に示している。
【0023】(実施例の構成)
【0024】まず、図1,図2および図3を参照しつ
つ、本考案にかかるデバッグ機能付CPUボードの一実
施例について、その構成を詳細に説明する。
つ、本考案にかかるデバッグ機能付CPUボードの一実
施例について、その構成を詳細に説明する。
【0025】100 は、本考案にかかるデバッグ機能付C
PUボードであって、一般にユーザ機器200 の内部に実
装されており、デバッグ作業に際しインタフェースコネ
クタ110 にケーブルコネクタ310 を接続することによっ
てケーブル311 を介しデバッグ作業のためのモニタ装置
300 に接続されている。モニタ装置300 は、たとえば、
小型コンピュータ (いわゆる“パーソナルコンピュー
タ”など) などによって形成されており、本考案にかか
るデバッグ機能付CPUボード100 のデバッグ作業に際
しキーボード320 からケーブル321 を介してコンピュー
タ本体330 中に各種のデバッグ作業用のコマンド (たと
えばダウンロードコマンド,イニシャルコマンド,レジ
スタ要求コマンド,レジスタ書換コマンド,記憶データ
要求コマンド,ブレークアドレス設定コマンド,アドレ
スブレーク許可コマンド,アドレスブレーク禁止コマン
ド,ランコマンドあるいはステップコマンド) ならびに
所要のデータを与えている。モニタ装置300 は、(i) キ
ーボード320 からケーブル321 を介してコンピュータ本
体330 に対し各種のデバッグ作業用のコマンドならびに
所要のデータが与えられると、本考案にかかるデバッグ
機能付CPUボード10 0 からの送信要求信号に応じ
て、コンピュータ本体330 からケーブル311 およびケー
ブルコネクタ310 を介して各種のデバッグ作業用のコマ
ンドならびに所要のデータを本考案にかかるデバッグ機
能付CPUボード100 へ送信し、また(ii)本考案にかか
るデバッグ機能付CPUボード100 によるデバッグ作業
用のモニタプログラムの実行結果を本考案にかかるデバ
ッグ機能付CPUボード100 からケーブルコネクタ310
およびケーブルコネクタ311 を介してコンピュータ本体
330 に受信して表示部材340 に表示する。
PUボードであって、一般にユーザ機器200 の内部に実
装されており、デバッグ作業に際しインタフェースコネ
クタ110 にケーブルコネクタ310 を接続することによっ
てケーブル311 を介しデバッグ作業のためのモニタ装置
300 に接続されている。モニタ装置300 は、たとえば、
小型コンピュータ (いわゆる“パーソナルコンピュー
タ”など) などによって形成されており、本考案にかか
るデバッグ機能付CPUボード100 のデバッグ作業に際
しキーボード320 からケーブル321 を介してコンピュー
タ本体330 中に各種のデバッグ作業用のコマンド (たと
えばダウンロードコマンド,イニシャルコマンド,レジ
スタ要求コマンド,レジスタ書換コマンド,記憶データ
要求コマンド,ブレークアドレス設定コマンド,アドレ
スブレーク許可コマンド,アドレスブレーク禁止コマン
ド,ランコマンドあるいはステップコマンド) ならびに
所要のデータを与えている。モニタ装置300 は、(i) キ
ーボード320 からケーブル321 を介してコンピュータ本
体330 に対し各種のデバッグ作業用のコマンドならびに
所要のデータが与えられると、本考案にかかるデバッグ
機能付CPUボード10 0 からの送信要求信号に応じ
て、コンピュータ本体330 からケーブル311 およびケー
ブルコネクタ310 を介して各種のデバッグ作業用のコマ
ンドならびに所要のデータを本考案にかかるデバッグ機
能付CPUボード100 へ送信し、また(ii)本考案にかか
るデバッグ機能付CPUボード100 によるデバッグ作業
用のモニタプログラムの実行結果を本考案にかかるデバ
ッグ機能付CPUボード100 からケーブルコネクタ310
およびケーブルコネクタ311 を介してコンピュータ本体
330 に受信して表示部材340 に表示する。
【0026】本考案にかかるデバッグ機能付CPUボー
ド100 は、インターフェースコネクタ110 の取り付けら
れた基板ボード120 上に搭載されておりデバッグ作業用
のモニタプログラムならびにユーザプログラムを実行す
るためのCPU10と、デバッグ作業時に利用されるデバ
ッグ記憶領域としての読出専用メモリROMおよびラン
ダムアクセスメモリRAMとデバッグ作業時ならびにユ
ーザプログラムの実行時に利用されるユーザ記憶領域と
しての記憶領域MEM1,MEM2 とを包有しておりデバ
ッグ作業用のモニタプログラムを格納して保持しかつデ
バッグ作業に際しCPU10の内部レジスタの保持内容を
退避 (すなわち転送して保持) しまたユーザプログラム
を格納して保持しかつユーザプログラムの実行に際し記
憶回路として機能するための記憶回路11とを、備えてい
る。ちなみに、記憶回路11の読出専用メモリROMに
は、デバッグ作業用のモニタプログラムが予め格納され
ており、デバッグ作業に際しCPU10によって読み出さ
れて利用される。記憶回路11のランダムアクセスメモリ
RAMには、デバッグ作業に際してCPU10の内部レジ
スタの保持内容が破壊ないしは消失されることを回避す
る目的で退避される。記憶回路11の記憶領域MEM1
は、読出専用メモリROMあるいはランダムアクセスメ
モリRAM (ここでは説明の都合上、ランダムアクセス
メモリRAM) によって形成されており、デバッグ作業
に際しユーザプログラムなどを格納して保持するために
利用される。記憶回路11の記憶領域MEM1 に保持され
たユーザプログラムは、ユーザプログラムの実行に際し
CPU10によって読み出されて利用される。記憶回路11
の記憶領域MEM2 は、ランダムアクセスメモリRAM
によって形成されており、デバッグ作業に際し各種デー
タを保持しかつユーザプログラムの実行に際し各種デー
タを保持するために利用される。
ド100 は、インターフェースコネクタ110 の取り付けら
れた基板ボード120 上に搭載されておりデバッグ作業用
のモニタプログラムならびにユーザプログラムを実行す
るためのCPU10と、デバッグ作業時に利用されるデバ
ッグ記憶領域としての読出専用メモリROMおよびラン
ダムアクセスメモリRAMとデバッグ作業時ならびにユ
ーザプログラムの実行時に利用されるユーザ記憶領域と
しての記憶領域MEM1,MEM2 とを包有しておりデバ
ッグ作業用のモニタプログラムを格納して保持しかつデ
バッグ作業に際しCPU10の内部レジスタの保持内容を
退避 (すなわち転送して保持) しまたユーザプログラム
を格納して保持しかつユーザプログラムの実行に際し記
憶回路として機能するための記憶回路11とを、備えてい
る。ちなみに、記憶回路11の読出専用メモリROMに
は、デバッグ作業用のモニタプログラムが予め格納され
ており、デバッグ作業に際しCPU10によって読み出さ
れて利用される。記憶回路11のランダムアクセスメモリ
RAMには、デバッグ作業に際してCPU10の内部レジ
スタの保持内容が破壊ないしは消失されることを回避す
る目的で退避される。記憶回路11の記憶領域MEM1
は、読出専用メモリROMあるいはランダムアクセスメ
モリRAM (ここでは説明の都合上、ランダムアクセス
メモリRAM) によって形成されており、デバッグ作業
に際しユーザプログラムなどを格納して保持するために
利用される。記憶回路11の記憶領域MEM1 に保持され
たユーザプログラムは、ユーザプログラムの実行に際し
CPU10によって読み出されて利用される。記憶回路11
の記憶領域MEM2 は、ランダムアクセスメモリRAM
によって形成されており、デバッグ作業に際し各種デー
タを保持しかつユーザプログラムの実行に際し各種デー
タを保持するために利用される。
【0027】本考案にかかるデバッグ機能付CPUボー
ド100 は、また、CPU10がデバッグ作業用のモニタプ
ログラムを実行するに際し内部のレジスタR1 〜R6 に
各種データを設定して保持するためのデバッグ動作設定
回路12と、CPU10とインタフェースコネクタ110 との
間に配設されCPU10とインタフェースコネクタ110ひ
いてはモニタ装置300 との間を互いに連絡しておりアド
レスバスB11およびデータバスB21をインタフェースコ
ネクタ110 ひいてはモニタ装置300 に接続しかつモニタ
装置300 からインタフェースコネクタ110 を介して各種
のコマンドもしくは所要のデータが送信されてきたとき
データ受信信号出力端からデータ受信信号DRSを出力
するためのインタフェース回路13と、CPU10とデバッ
グ動作設定回路12およびインタフェース回路13との間な
らびにCPU10と記憶回路11との間に共通に配設されて
おりデバッグ作業の実行に際してCPU10と記憶回路11
との間の接続をCPU10と記憶回路11,デバッグ動作設
定回路12およびインタフェース回路13との間の接続に切
り換えかつユーザプログラムの実行に際しCPU10と記
憶回路11,デバッグ動作設定回路12およびインタフェー
ス回路13との間の接続をCPU10と記憶回路11との間の
接続に切り換えるためのバス切換スイッチ14と、CPU
10およびバス切換スイッチ14の制御入力端に接続されて
おりバス切換スイッチ14に対しバス切換を実行するよう
指令するバス切換信号BSWとCPU10に対しデバッグ
作業用のモニタプログラムを実行するよう指令する特権
割込信号とを発生して出力するための動作切換信号発生
手段20とを、備えている。ちなみに、デバッグ動作設定
回路12のレジスタR1 〜R3 は、それぞれ、記憶回路11
のランダムアクセスメモリRAMおよび記憶回路MEM
1,MEM2 のバンク切換制御端に接続されており、CP
U10によるデバッグ作業用のモニタプログラムの実行に
際し記憶回路11のランダムアクセスメモリRAMおよび
記憶回路MEM1,MEM2 のいずれか1つをアドレスバ
スB11およびデータバスB21に接続せしめている。ま
た、デバッグ動作設定回路12のレジスタR5 は、CPU
10によって設定されるアドレスの全てを所望に応じて指
定できるよう、複数のレジスタによって形成されてい
る。
ド100 は、また、CPU10がデバッグ作業用のモニタプ
ログラムを実行するに際し内部のレジスタR1 〜R6 に
各種データを設定して保持するためのデバッグ動作設定
回路12と、CPU10とインタフェースコネクタ110 との
間に配設されCPU10とインタフェースコネクタ110ひ
いてはモニタ装置300 との間を互いに連絡しておりアド
レスバスB11およびデータバスB21をインタフェースコ
ネクタ110 ひいてはモニタ装置300 に接続しかつモニタ
装置300 からインタフェースコネクタ110 を介して各種
のコマンドもしくは所要のデータが送信されてきたとき
データ受信信号出力端からデータ受信信号DRSを出力
するためのインタフェース回路13と、CPU10とデバッ
グ動作設定回路12およびインタフェース回路13との間な
らびにCPU10と記憶回路11との間に共通に配設されて
おりデバッグ作業の実行に際してCPU10と記憶回路11
との間の接続をCPU10と記憶回路11,デバッグ動作設
定回路12およびインタフェース回路13との間の接続に切
り換えかつユーザプログラムの実行に際しCPU10と記
憶回路11,デバッグ動作設定回路12およびインタフェー
ス回路13との間の接続をCPU10と記憶回路11との間の
接続に切り換えるためのバス切換スイッチ14と、CPU
10およびバス切換スイッチ14の制御入力端に接続されて
おりバス切換スイッチ14に対しバス切換を実行するよう
指令するバス切換信号BSWとCPU10に対しデバッグ
作業用のモニタプログラムを実行するよう指令する特権
割込信号とを発生して出力するための動作切換信号発生
手段20とを、備えている。ちなみに、デバッグ動作設定
回路12のレジスタR1 〜R3 は、それぞれ、記憶回路11
のランダムアクセスメモリRAMおよび記憶回路MEM
1,MEM2 のバンク切換制御端に接続されており、CP
U10によるデバッグ作業用のモニタプログラムの実行に
際し記憶回路11のランダムアクセスメモリRAMおよび
記憶回路MEM1,MEM2 のいずれか1つをアドレスバ
スB11およびデータバスB21に接続せしめている。ま
た、デバッグ動作設定回路12のレジスタR5 は、CPU
10によって設定されるアドレスの全てを所望に応じて指
定できるよう、複数のレジスタによって形成されてい
る。
【0028】バス切換スイッチ14は、CPU10のアドレ
ス入出力端に接続されたアドレスバスB10を、CPU10
がデバッグ作業用のモニタプログラムを実行するに際し
後述のバス切換信号BSWに応じて記憶回路11のアドレ
ス入力端とデバッグ動作設定回路12のアドレス入力端と
インタフェース回路13のアドレス入出力端とに接続され
たアドレスバスB11に接続し、かつCPU10がユーザプ
ログラムを実行するに際し後述のバス切換信号BSWに
応じて記憶回路11のアドレス入力端に接続されたアドレ
スバスB12に接続する。また、バス切換スイッチ14は、
CPU10のデータ入出力端に接続されたデータバスB20
を、CPU10がデバッグ作業用のモニタプログラムを実
行するに際し後述のバス切換信号BSWに応じて記憶回
路11のデータ入出力端とデバッグ動作設定回路12のデー
タ入力端とインタフェース回路13のデータ入出力端とに
接続されたデータバスB21に接続し、かつCPU10がユ
ーザプログラムを実行するに際し後述のバス切換信号B
SWに応じて記憶回路11のデータ入出力端に接続された
データバスB22に接続する。
ス入出力端に接続されたアドレスバスB10を、CPU10
がデバッグ作業用のモニタプログラムを実行するに際し
後述のバス切換信号BSWに応じて記憶回路11のアドレ
ス入力端とデバッグ動作設定回路12のアドレス入力端と
インタフェース回路13のアドレス入出力端とに接続され
たアドレスバスB11に接続し、かつCPU10がユーザプ
ログラムを実行するに際し後述のバス切換信号BSWに
応じて記憶回路11のアドレス入力端に接続されたアドレ
スバスB12に接続する。また、バス切換スイッチ14は、
CPU10のデータ入出力端に接続されたデータバスB20
を、CPU10がデバッグ作業用のモニタプログラムを実
行するに際し後述のバス切換信号BSWに応じて記憶回
路11のデータ入出力端とデバッグ動作設定回路12のデー
タ入力端とインタフェース回路13のデータ入出力端とに
接続されたデータバスB21に接続し、かつCPU10がユ
ーザプログラムを実行するに際し後述のバス切換信号B
SWに応じて記憶回路11のデータ入出力端に接続された
データバスB22に接続する。
【0029】動作切換信号発生手段20は、基板ボード12
0 に搭載されたCPU10を含む各種回路に対し電力を与
える目的で電源を投入するに際して電源投入検出信号P
ONを発生するための電源投入検出信号発生回路15と、
CPU10のデータ入出力端に入力端が接続されておりC
PU10が復帰命令を実行するに先き立ち復帰命令が実行
されることを検知して復帰命令実行検知信号PRTNを
発生するための復帰命令デコーダ18と、デバッグ動作設
定回路12およびインタフェース回路13に入力端が接続さ
れておりデバッグ動作設定回路12の出力端 (すなわちレ
ジスタR4)からステップ動作許可信号SLAWが与えら
れている場合にCPU10によるユーザプログラムに含ま
れた命令のいずれか1つの実行が終了したことを検出し
たときあるいはデバッグ動作設定回路12の出力端 (すな
わちレジスタR6)からアドレスブレーク許可信号ABR
KAが与えられている場合にCPU10によって指定され
たアドレスがデバッグ動作設定回路12 (具体的にはレジ
スタR5)によって設定されたアドレスと一致したときあ
るいはインタフェース回路13が外部のモニタ装置300 か
ら所要のコマンドあるいはデータを受信するに際して発
生したデータ受信信号DRSをインタフェース回路13か
ら受け取ったときにバス切換信号BSWがバス切換スイ
ッチ14に対しCPU10を記憶回路11のユーザ記憶領域す
なわち記憶領域MEM1,MEM2 のみに接続するよう切
り換え指令していることを条件にブレーク要求信号BR
Kを発生して出力するためのブレーク要求信号発生回路
30と、アンド回路AND3 の出力端に同期セット入力端
Sが接続されかつ同期リセット入力端Rが復帰命令デコ
ーダ18の出力端に接続されかつクロック入力端CKがC
PU10の操作コードフェッチ信号出力端に接続されかつ
非同期セット入力端DSが電源投入検出信号発生回路15
の出力端に接続されかつ出力端がバス切換スイッチ14の
制御入力端およびアンド回路AND3 の他方の入力端に
接続されており非同期セット入力端DSに電源投入検出
信号発生回路11から電源投入検出信号PONが与えられ
たとき内部状態が一状態 (いわゆる“セット状態”) と
され出力端Qから“1”をバス切換信号BSWとして出
力しかつ同期セット入力端Sにブレーク要求信号BRK
が与えられかつCPU10の操作コードフェッチ信号出力
端から操作コードフェッチ信号OPFがクロック入力端
CKに与えられたときに内部状態が他状態 (いわゆる
“リセット状態”) から一状態 (すなわち“セット状
態”) に反転され出力端Qから“1”をバス切換信号B
SWとして出力しかつ同期リセット入力端Rに復帰命令
実行検知信号PRTNが与えられかつCPU10の操作コ
ードフェッチ信号出力端から操作コードフェッチ信号O
PFがクロック入力端CKに与えられたときに内部状態
が一状態 (すなわち“セット状態”) から他状態 (すな
わち“リセット状態”) に反転され出力端Qから“0”
をバス切換信号BSWとして出力するためのフリップフ
ロップ回路FFと、フリップフロップFFの出力端に一
方の入力端が接続されかつ他方の入力端がブレーク要求
信号発生回路30の出力端に接続されかつ出力端がCPU
10の割込信号入力端に接続されておりフリップフロップ
FFの出力端Qから与えられたバス切換信号BSWとブ
レーク要求信号発生回路30から与えられたブレーク要求
信号BRKとに応じて特権割込信号を発生しCPU10に
与えるための特権割込信号発生回路40とを、包有してい
る。
0 に搭載されたCPU10を含む各種回路に対し電力を与
える目的で電源を投入するに際して電源投入検出信号P
ONを発生するための電源投入検出信号発生回路15と、
CPU10のデータ入出力端に入力端が接続されておりC
PU10が復帰命令を実行するに先き立ち復帰命令が実行
されることを検知して復帰命令実行検知信号PRTNを
発生するための復帰命令デコーダ18と、デバッグ動作設
定回路12およびインタフェース回路13に入力端が接続さ
れておりデバッグ動作設定回路12の出力端 (すなわちレ
ジスタR4)からステップ動作許可信号SLAWが与えら
れている場合にCPU10によるユーザプログラムに含ま
れた命令のいずれか1つの実行が終了したことを検出し
たときあるいはデバッグ動作設定回路12の出力端 (すな
わちレジスタR6)からアドレスブレーク許可信号ABR
KAが与えられている場合にCPU10によって指定され
たアドレスがデバッグ動作設定回路12 (具体的にはレジ
スタR5)によって設定されたアドレスと一致したときあ
るいはインタフェース回路13が外部のモニタ装置300 か
ら所要のコマンドあるいはデータを受信するに際して発
生したデータ受信信号DRSをインタフェース回路13か
ら受け取ったときにバス切換信号BSWがバス切換スイ
ッチ14に対しCPU10を記憶回路11のユーザ記憶領域す
なわち記憶領域MEM1,MEM2 のみに接続するよう切
り換え指令していることを条件にブレーク要求信号BR
Kを発生して出力するためのブレーク要求信号発生回路
30と、アンド回路AND3 の出力端に同期セット入力端
Sが接続されかつ同期リセット入力端Rが復帰命令デコ
ーダ18の出力端に接続されかつクロック入力端CKがC
PU10の操作コードフェッチ信号出力端に接続されかつ
非同期セット入力端DSが電源投入検出信号発生回路15
の出力端に接続されかつ出力端がバス切換スイッチ14の
制御入力端およびアンド回路AND3 の他方の入力端に
接続されており非同期セット入力端DSに電源投入検出
信号発生回路11から電源投入検出信号PONが与えられ
たとき内部状態が一状態 (いわゆる“セット状態”) と
され出力端Qから“1”をバス切換信号BSWとして出
力しかつ同期セット入力端Sにブレーク要求信号BRK
が与えられかつCPU10の操作コードフェッチ信号出力
端から操作コードフェッチ信号OPFがクロック入力端
CKに与えられたときに内部状態が他状態 (いわゆる
“リセット状態”) から一状態 (すなわち“セット状
態”) に反転され出力端Qから“1”をバス切換信号B
SWとして出力しかつ同期リセット入力端Rに復帰命令
実行検知信号PRTNが与えられかつCPU10の操作コ
ードフェッチ信号出力端から操作コードフェッチ信号O
PFがクロック入力端CKに与えられたときに内部状態
が一状態 (すなわち“セット状態”) から他状態 (すな
わち“リセット状態”) に反転され出力端Qから“0”
をバス切換信号BSWとして出力するためのフリップフ
ロップ回路FFと、フリップフロップFFの出力端に一
方の入力端が接続されかつ他方の入力端がブレーク要求
信号発生回路30の出力端に接続されかつ出力端がCPU
10の割込信号入力端に接続されておりフリップフロップ
FFの出力端Qから与えられたバス切換信号BSWとブ
レーク要求信号発生回路30から与えられたブレーク要求
信号BRKとに応じて特権割込信号を発生しCPU10に
与えるための特権割込信号発生回路40とを、包有してい
る。
【0030】ブレーク要求信号発生回路30は、プログラ
ムに含まれた命令のCPU10による処理状況を監視して
おりCPU10によってプログラムに含まれた命令のいず
れか1つの実行が終了したことを検出したとき検出結果
をワンステップ動作終了検出信号OSCPとして出力す
るためのワンステップ動作終了検出回路16と、ワンステ
ップ動作終了検出回路16の出力端に一方の入力端が接続
されかつ他方の入力端がデバッグ動作設定回路12の出力
端 (すなわちレジスタR4)に接続されておりデバッグ動
作設定回路12からステップ動作許可信号SLAWが与え
られている場合にワンステップ動作終了検出回路16から
ワンステップ動作終了検出信号OSCPが与えられたと
きステップ動作終了信号SCMPを発生して出力するた
めのアンド回路AND1 と、CPU10とバス切換スイッ
チ14とを連絡するアドレスバスB10に一方の入力端が接
続されかつ他方の入力端がデバッグ動作設定回路12の出
力端 (すなわちレジスタR5)に他のアドレスバスB13を
介して接続されておりCPU10によって指定されたアド
レスADRがデバッグ動作設定回路12によって設定され
たアドレスADR0 と一致したときにアドレス一致信号
ADR* を発生して出力するためのアドレス比較回路17
と、アドレス比較回路17の出力端に一方の入力端が接続
されかつ他方の入力端がデバッグ動作設定回路12の出力
端 (すなわちレジスタR6)に接続されておりデバッグ動
作設定回路12からアドレスブレーク許可信号ABRKA
が与えられている場合にアドレス比較回路17からアドレ
ス一致信号ADR* が与えられたときアドレスブレーク
信号ABRKを発生して出力するためのアンド回路AN
D2 と、アンド回路AND1 の出力端に第1の入力端が
接続されかつ第2の入力端がアンド回路AND2 の出力
端に接続されかつ第3の入力端がインタフェース回路13
のデータ受信信号出力端に接続されておりアンド回路A
ND1 から与えられたステップ動作終了信号SCMPと
アンド回路AND2 から与えられたアドレスブレーク信
号ABRKとインタフェース回路13から与えられたデー
タ受信信号DRSとを通過せしめるためのオア回路OR
1 と、オア回路OR1 の出力端に一方の入力端が接続さ
れかつ他方の入力端がフリップフロップFFの出力端Q
に接続されかつ出力端がフリップフロップFFの同期セ
ット入力端Sと特権割込信号発生回路40の他方の入力端
とに接続されておりフリップフロップFFの出力端Qか
ら他方の入力端にCPU10がデバッグ作業用のモニタプ
ログラムを実行可能となるようバス切換スイッチ14を切
り換えるバス切換信号BSWが与えられているときにブ
レーク要求信号BRKの発生を阻止しかつフリップフロ
ップFFの出力端Qから他方の入力端にCPU10がユー
ザプログラムを実行可能となるようバス切換スイッチ14
を切り換えるバス切換信号BSWが与えられているとき
にブレーク要求信号BRKの発生を許容するためのアン
ド回路AND3 とを、包有している。
ムに含まれた命令のCPU10による処理状況を監視して
おりCPU10によってプログラムに含まれた命令のいず
れか1つの実行が終了したことを検出したとき検出結果
をワンステップ動作終了検出信号OSCPとして出力す
るためのワンステップ動作終了検出回路16と、ワンステ
ップ動作終了検出回路16の出力端に一方の入力端が接続
されかつ他方の入力端がデバッグ動作設定回路12の出力
端 (すなわちレジスタR4)に接続されておりデバッグ動
作設定回路12からステップ動作許可信号SLAWが与え
られている場合にワンステップ動作終了検出回路16から
ワンステップ動作終了検出信号OSCPが与えられたと
きステップ動作終了信号SCMPを発生して出力するた
めのアンド回路AND1 と、CPU10とバス切換スイッ
チ14とを連絡するアドレスバスB10に一方の入力端が接
続されかつ他方の入力端がデバッグ動作設定回路12の出
力端 (すなわちレジスタR5)に他のアドレスバスB13を
介して接続されておりCPU10によって指定されたアド
レスADRがデバッグ動作設定回路12によって設定され
たアドレスADR0 と一致したときにアドレス一致信号
ADR* を発生して出力するためのアドレス比較回路17
と、アドレス比較回路17の出力端に一方の入力端が接続
されかつ他方の入力端がデバッグ動作設定回路12の出力
端 (すなわちレジスタR6)に接続されておりデバッグ動
作設定回路12からアドレスブレーク許可信号ABRKA
が与えられている場合にアドレス比較回路17からアドレ
ス一致信号ADR* が与えられたときアドレスブレーク
信号ABRKを発生して出力するためのアンド回路AN
D2 と、アンド回路AND1 の出力端に第1の入力端が
接続されかつ第2の入力端がアンド回路AND2 の出力
端に接続されかつ第3の入力端がインタフェース回路13
のデータ受信信号出力端に接続されておりアンド回路A
ND1 から与えられたステップ動作終了信号SCMPと
アンド回路AND2 から与えられたアドレスブレーク信
号ABRKとインタフェース回路13から与えられたデー
タ受信信号DRSとを通過せしめるためのオア回路OR
1 と、オア回路OR1 の出力端に一方の入力端が接続さ
れかつ他方の入力端がフリップフロップFFの出力端Q
に接続されかつ出力端がフリップフロップFFの同期セ
ット入力端Sと特権割込信号発生回路40の他方の入力端
とに接続されておりフリップフロップFFの出力端Qか
ら他方の入力端にCPU10がデバッグ作業用のモニタプ
ログラムを実行可能となるようバス切換スイッチ14を切
り換えるバス切換信号BSWが与えられているときにブ
レーク要求信号BRKの発生を阻止しかつフリップフロ
ップFFの出力端Qから他方の入力端にCPU10がユー
ザプログラムを実行可能となるようバス切換スイッチ14
を切り換えるバス切換信号BSWが与えられているとき
にブレーク要求信号BRKの発生を許容するためのアン
ド回路AND3 とを、包有している。
【0031】特権割込信号発生回路40は、フリップフロ
ップFFの出力端Qに一方の入力端が接続されかつ他方
の入力端がブレーク要求信号発生回路30の出力端 (すな
わちアンド回路AND3 の出力端) に接続されておりブ
レーク要求信号発生回路30からブレーク要求信号BRK
が与えられていないときにフリップフロップFFの出力
端Qから与えられたバス切換信号BSWを割込信号IN
TRとして通過せしめかつブレーク要求信号発生回路30
からブレーク要求信号BRKが与えられているときにフ
リップフロップFFの出力端Qから与えられたバス切換
信号BSWを遮断せしめるためのアンド回路AND4
と、アンド回路AND4 の出力端に一方の入力端が接続
されかつ他方の入力端がブレーク要求信号発生回路30の
出力端に接続されかつ出力端がCPU10の割込信号入力
端に接続されておりアンド回路AND4 から与えられた
割込信号INTRとブレーク要求信号発生回路30から与
えられたブレーク要求信号BRKとをCPU10の割込信
号入力端に対し特権割込信号として与えるためのオア回
路OR2 とを、包有している。
ップFFの出力端Qに一方の入力端が接続されかつ他方
の入力端がブレーク要求信号発生回路30の出力端 (すな
わちアンド回路AND3 の出力端) に接続されておりブ
レーク要求信号発生回路30からブレーク要求信号BRK
が与えられていないときにフリップフロップFFの出力
端Qから与えられたバス切換信号BSWを割込信号IN
TRとして通過せしめかつブレーク要求信号発生回路30
からブレーク要求信号BRKが与えられているときにフ
リップフロップFFの出力端Qから与えられたバス切換
信号BSWを遮断せしめるためのアンド回路AND4
と、アンド回路AND4 の出力端に一方の入力端が接続
されかつ他方の入力端がブレーク要求信号発生回路30の
出力端に接続されかつ出力端がCPU10の割込信号入力
端に接続されておりアンド回路AND4 から与えられた
割込信号INTRとブレーク要求信号発生回路30から与
えられたブレーク要求信号BRKとをCPU10の割込信
号入力端に対し特権割込信号として与えるためのオア回
路OR2 とを、包有している。
【0032】(実施例の作用)
【0033】また、図1ないし図15を参照しつつ、本
考案にかかるデバッグ機能付CPUボードの一実施例に
ついて、その作用を詳細に説明する。
考案にかかるデバッグ機能付CPUボードの一実施例に
ついて、その作用を詳細に説明する。
【0034】電源投入に伴なう動作
【0035】本考案にかかるデバッグ機能付CPUボー
ド100 では、使用開始に際して電源が投入されると、電
源投入検出信号発生回路15によって電源投入検出信号P
ONが発生される。
ド100 では、使用開始に際して電源が投入されると、電
源投入検出信号発生回路15によって電源投入検出信号P
ONが発生される。
【0036】電源投入検出信号発生回路15によって発生
された電源投入検出信号PONは、まず、CPU10のリ
セット入力端とデバッグ動作設定回路12のリセット入力
端とに与えられる。CPU10では、リセット入力端に電
源投入検出信号PONが与えられると、内部レジスタ
(図示せず) がリセットされて所定の状態 (“初期状
態”という) とされる。デバッグ動作設定回路12では、
リセット入力端に電源投入検出信号PONが与えられる
と、同様に、レジスタR1 〜R6 がそれぞれリセットさ
れて所定の状態 (“初期状態”という) とされる。
された電源投入検出信号PONは、まず、CPU10のリ
セット入力端とデバッグ動作設定回路12のリセット入力
端とに与えられる。CPU10では、リセット入力端に電
源投入検出信号PONが与えられると、内部レジスタ
(図示せず) がリセットされて所定の状態 (“初期状
態”という) とされる。デバッグ動作設定回路12では、
リセット入力端に電源投入検出信号PONが与えられる
と、同様に、レジスタR1 〜R6 がそれぞれリセットさ
れて所定の状態 (“初期状態”という) とされる。
【0037】電源投入検出信号発生回路15によって発生
された電源投入検出信号PONは、また、フリップフロ
ップFFの非同期セット入力端DSに与えられる。フリ
ップフロップFFは、非同期セット入力端DSに電源投
入検出信号発生回路15から電源投入検出信号PONが与
えられると、内部状態が一状態 (すなわちセット状態)
とされる。これに伴ない、フリップフロップFFが出力
端Qから“1”を出力し始めるので、フリップフロップ
FFの出力端Qからバス切換スイッチ14の制御入力端お
よびアンド回路AND3 の他方の入力端に与えられてい
るバス切換信号BSWが“1”となる。このとき、ブレ
ーク要求信号発生回路30がブレーク要求信号BRKを発
生していないので、特権割込信号発生回路40のアンド回
路AND4 は、フリップフロップFFの出力端Qから与
えられたバス切換信号BSWを通過せしめ割込信号IN
TRとして出力する。特権割込信号発生回路40およびオ
ア回路OR2 は、アンド回路AND4 から与えられた割
込信号INTRを特権割込信号としてCPU10の割込信
号入力端に与える。
された電源投入検出信号PONは、また、フリップフロ
ップFFの非同期セット入力端DSに与えられる。フリ
ップフロップFFは、非同期セット入力端DSに電源投
入検出信号発生回路15から電源投入検出信号PONが与
えられると、内部状態が一状態 (すなわちセット状態)
とされる。これに伴ない、フリップフロップFFが出力
端Qから“1”を出力し始めるので、フリップフロップ
FFの出力端Qからバス切換スイッチ14の制御入力端お
よびアンド回路AND3 の他方の入力端に与えられてい
るバス切換信号BSWが“1”となる。このとき、ブレ
ーク要求信号発生回路30がブレーク要求信号BRKを発
生していないので、特権割込信号発生回路40のアンド回
路AND4 は、フリップフロップFFの出力端Qから与
えられたバス切換信号BSWを通過せしめ割込信号IN
TRとして出力する。特権割込信号発生回路40およびオ
ア回路OR2 は、アンド回路AND4 から与えられた割
込信号INTRを特権割込信号としてCPU10の割込信
号入力端に与える。
【0038】バス切換スイッチ14は、制御入力端に与え
られているバス切換信号BSWが“1”となるので、図
3に示したユーザプログラムの実行可能状態から図2に
示したデバッグ作業用のモニタプログラムの実行可能状
態に切り換えられ、CPU10のアドレス出力端をデバッ
グ動作設定回路12のアドレス入力端とインタフェース回
路13のアドレス入力端と記憶回路11の読出専用メモリR
OM,ランダムアクセスメモリRAMおよび記憶領域M
EM1,MEM2 のアドレス入力端とに接続し、かつCP
U10のデータ入出力端をデバッグ動作設定回路12のデー
タ入出力端とインタフェース回路13のデータ入出力端と
記憶回路11の読出専用メモリROMのデータ出力端とラ
ンダムアクセスメモリRAMおよび記憶領域MEM1,M
EM2 のデータ入出力端とに接続せしめる。
られているバス切換信号BSWが“1”となるので、図
3に示したユーザプログラムの実行可能状態から図2に
示したデバッグ作業用のモニタプログラムの実行可能状
態に切り換えられ、CPU10のアドレス出力端をデバッ
グ動作設定回路12のアドレス入力端とインタフェース回
路13のアドレス入力端と記憶回路11の読出専用メモリR
OM,ランダムアクセスメモリRAMおよび記憶領域M
EM1,MEM2 のアドレス入力端とに接続し、かつCP
U10のデータ入出力端をデバッグ動作設定回路12のデー
タ入出力端とインタフェース回路13のデータ入出力端と
記憶回路11の読出専用メモリROMのデータ出力端とラ
ンダムアクセスメモリRAMおよび記憶領域MEM1,M
EM2 のデータ入出力端とに接続せしめる。
【0039】CPU10は、割込信号入力端に割込信号I
NTRが特権割込信号として与えられることとなるの
で、実行中の処理 (電源投入時であるので、ここでは具
体的には何らの処理も実行していない) を中断し、デバ
ッグ作業用のモニタプログラムを実行し始める。
NTRが特権割込信号として与えられることとなるの
で、実行中の処理 (電源投入時であるので、ここでは具
体的には何らの処理も実行していない) を中断し、デバ
ッグ作業用のモニタプログラムを実行し始める。
【0040】デバッグ作業用のモニタプログラムの実行
【0041】デバッグ動作設定回路12に含まれたレジ
スタR1 〜R6 の初期化
スタR1 〜R6 の初期化
【0042】CPU10は、特権割込信号発生回路40から
割込信号INTRが特権割込信号として与えられると、
アドレス出力端からアドレス信号を出力しアドレスバス
B10,バス切換スイッチ14およびアドレスバスB11を介
して記憶回路11に含まれた読出専用メモリROMのアド
レス入力端に与え、そのデータ出力端から自己のデータ
入出力端にデバッグ作業用のモニタプログラムの第1の
命令をデータ信号としてデータバスB21,バス切換スイ
ッチ14およびデータバスB20を介して読み出す。
割込信号INTRが特権割込信号として与えられると、
アドレス出力端からアドレス信号を出力しアドレスバス
B10,バス切換スイッチ14およびアドレスバスB11を介
して記憶回路11に含まれた読出専用メモリROMのアド
レス入力端に与え、そのデータ出力端から自己のデータ
入出力端にデバッグ作業用のモニタプログラムの第1の
命令をデータ信号としてデータバスB21,バス切換スイ
ッチ14およびデータバスB20を介して読み出す。
【0043】CPU10は、記憶回路11に含まれた読出専
用メモリROMから読み出したデバッグ作業用のモニタ
プログラムの第1の命令にしたがい、アドレス出力端か
らアドレス信号を出力してアドレスバスB10,バス切換
スイッチ14およびアドレスバスB11を介してデバッグ動
作設定回路12のアドレス入力端に与え、かつデータ出力
端からデータ信号を出力してデータバスB20,バス切換
スイッチ14およびデータバスB21を介してデバッグ動作
設定回路12のデータ入力端に与えることにより、デバッ
グ動作設定回路12に含まれたレジスタR1 〜R6 を初期
化する。すなわち、デバッグ動作設定回路12では、レジ
スタR1 〜R6 が、CPU10から与えられたアドレス信
号によって順次指定されつつ、CPU10から同様に与え
られたデータ信号の内容を保持する。
用メモリROMから読み出したデバッグ作業用のモニタ
プログラムの第1の命令にしたがい、アドレス出力端か
らアドレス信号を出力してアドレスバスB10,バス切換
スイッチ14およびアドレスバスB11を介してデバッグ動
作設定回路12のアドレス入力端に与え、かつデータ出力
端からデータ信号を出力してデータバスB20,バス切換
スイッチ14およびデータバスB21を介してデバッグ動作
設定回路12のデータ入力端に与えることにより、デバッ
グ動作設定回路12に含まれたレジスタR1 〜R6 を初期
化する。すなわち、デバッグ動作設定回路12では、レジ
スタR1 〜R6 が、CPU10から与えられたアドレス信
号によって順次指定されつつ、CPU10から同様に与え
られたデータ信号の内容を保持する。
【0044】CPU10の内部レジスタの保持内容の退
避
避
【0045】CPU10は、デバッグ動作設定回路12のレ
ジスタR1 〜R6 の初期化が終了すると、アドレス出力
端からアドレス信号を出力しアドレスバスB10,バス切
換スイッチ14およびアドレスバスB11を介して記憶回路
11の読出専用メモリROMのアドレス入力端に与え、そ
のデータ出力端から自己のデータ入出力端にデバッグ作
業用のモニタプログラムの第2の命令をデータ信号とし
てデータバスB21,バス切換スイッチ14およびデータバ
スB20を介して読み出す。
ジスタR1 〜R6 の初期化が終了すると、アドレス出力
端からアドレス信号を出力しアドレスバスB10,バス切
換スイッチ14およびアドレスバスB11を介して記憶回路
11の読出専用メモリROMのアドレス入力端に与え、そ
のデータ出力端から自己のデータ入出力端にデバッグ作
業用のモニタプログラムの第2の命令をデータ信号とし
てデータバスB21,バス切換スイッチ14およびデータバ
スB20を介して読み出す。
【0046】CPU10は、記憶回路11の読出専用メモリ
ROMから読み出したデバッグ作業用のモニタプログラ
ムの第2の命令にしたがい、自己の内部レジスタの保持
内容がデバッグ作業用のモニタプログラムの実行に際し
て破壊ないしは消失されることを防止する目的で、その
内部レジスタの保持内容を、記憶回路11に含まれたラン
ダムアクセスメモリRAMに退避せしめる。すなわち、
CPU10は、(i) アドレス出力端からアドレス信号を出
力しアドレスバスB10,バス切換スイッチ14およびアド
レスバスB11を介してデバッグ動作設定回路12のアドレ
ス入力端に与えつつ、データ入出力端からデータ信号を
出力しデータバスB20,バス切換スイッチ14およびデー
タバスB21を介してデバッグ動作設定回路12のデータ入
力端に与えることにより、デバッグ動作設定回路12のレ
ジスタR1 から記憶回路11に含まれたランダムアクセス
メモリRAMを指定するバルク切換指定信号を出力し、
そののち(ii)自己の内部レジスタのアドレスをアドレス
出力端からアドレス信号として出力しアドレスバス
B10,バス切換スイッチ14およびアドレスバスB11を介
して記憶回路11のランダムアクセスメモリRAMのアド
レス入力端に与えつつ、自己の内部レジスタの保持内容
をデータ入出力端からデータ信号として出力しデータバ
スB20,バス切換スイッチ14およびデータバスB21を介
して記憶回路11のランダムアクセスメモリRAMのデー
タ入出力端に与えて記憶せしめることにより、自己の内
部レジスタの保持内容を記憶回路11のランダムアクセス
メモリRAMに退避 (すなわち転送して保持) せしめ
る。ちなみに、ここでは、CPU10の内部レジスタが電
源投入検出信号PONに応じて初期化されたばかりであ
るので、この退避操作は、重要な意味をもたない。
ROMから読み出したデバッグ作業用のモニタプログラ
ムの第2の命令にしたがい、自己の内部レジスタの保持
内容がデバッグ作業用のモニタプログラムの実行に際し
て破壊ないしは消失されることを防止する目的で、その
内部レジスタの保持内容を、記憶回路11に含まれたラン
ダムアクセスメモリRAMに退避せしめる。すなわち、
CPU10は、(i) アドレス出力端からアドレス信号を出
力しアドレスバスB10,バス切換スイッチ14およびアド
レスバスB11を介してデバッグ動作設定回路12のアドレ
ス入力端に与えつつ、データ入出力端からデータ信号を
出力しデータバスB20,バス切換スイッチ14およびデー
タバスB21を介してデバッグ動作設定回路12のデータ入
力端に与えることにより、デバッグ動作設定回路12のレ
ジスタR1 から記憶回路11に含まれたランダムアクセス
メモリRAMを指定するバルク切換指定信号を出力し、
そののち(ii)自己の内部レジスタのアドレスをアドレス
出力端からアドレス信号として出力しアドレスバス
B10,バス切換スイッチ14およびアドレスバスB11を介
して記憶回路11のランダムアクセスメモリRAMのアド
レス入力端に与えつつ、自己の内部レジスタの保持内容
をデータ入出力端からデータ信号として出力しデータバ
スB20,バス切換スイッチ14およびデータバスB21を介
して記憶回路11のランダムアクセスメモリRAMのデー
タ入出力端に与えて記憶せしめることにより、自己の内
部レジスタの保持内容を記憶回路11のランダムアクセス
メモリRAMに退避 (すなわち転送して保持) せしめ
る。ちなみに、ここでは、CPU10の内部レジスタが電
源投入検出信号PONに応じて初期化されたばかりであ
るので、この退避操作は、重要な意味をもたない。
【0047】ステップ動作許可信号SALWの除去
【0048】CPU10は、内部レジスタの保持内容の退
避処理が終了すると、アドレス出力端からアドレス信号
を出力しアドレスバスB10,バス切換スイッチ14および
アドレスバスB11を介して記憶回路11の読出専用メモリ
ROMのアドレス入力端に与え、そのデータ出力端から
自己のデータ入出力端にデバッグ作業用のモニタプログ
ラムの第3の命令をデータ信号としてデータバスB21,
バス切換スイッチ14およびデータバスB20を介して読み
出す。
避処理が終了すると、アドレス出力端からアドレス信号
を出力しアドレスバスB10,バス切換スイッチ14および
アドレスバスB11を介して記憶回路11の読出専用メモリ
ROMのアドレス入力端に与え、そのデータ出力端から
自己のデータ入出力端にデバッグ作業用のモニタプログ
ラムの第3の命令をデータ信号としてデータバスB21,
バス切換スイッチ14およびデータバスB20を介して読み
出す。
【0049】CPU10は、記憶回路11の読出専用メモリ
ROMから読み出したデバッグ作業用のモニタプログラ
ムの第3の命令にしたがい、アドレス出力端からアドレ
ス信号を出力しアドレスバスB10,バス切換スイッチ14
およびアドレスバスB11を介してデバッグ動作設定回路
12のアドレス入力端に与えることによってレジスタR4
を指定し、かつデータ入出力端からデータ信号を出力し
てデータバスB20,バス切換スイッチ14およびデータバ
スB21を介しデバッグ動作設定回路12のデータ入力端に
与えることによってレジスタR4 の内容を“0”とす
る。これに伴なって、デバッグ動作設定回路12のレジス
タR4 から出力されていたステップ動作許可信号SAL
Wが、除去 (すなわち無効と) され、ひいてはアンド回
路AND1の出力すなわちステップ動作終了信号SCM
Pが、“0”すなわち無効とされる。
ROMから読み出したデバッグ作業用のモニタプログラ
ムの第3の命令にしたがい、アドレス出力端からアドレ
ス信号を出力しアドレスバスB10,バス切換スイッチ14
およびアドレスバスB11を介してデバッグ動作設定回路
12のアドレス入力端に与えることによってレジスタR4
を指定し、かつデータ入出力端からデータ信号を出力し
てデータバスB20,バス切換スイッチ14およびデータバ
スB21を介しデバッグ動作設定回路12のデータ入力端に
与えることによってレジスタR4 の内容を“0”とす
る。これに伴なって、デバッグ動作設定回路12のレジス
タR4 から出力されていたステップ動作許可信号SAL
Wが、除去 (すなわち無効と) され、ひいてはアンド回
路AND1の出力すなわちステップ動作終了信号SCM
Pが、“0”すなわち無効とされる。
【0050】ステップ動作許可信号SALWが除去 (す
なわち無効と) されると、アンド回路AND1 の出力
(すなわちステップ動作終了信号SCMP) は、“0”
すなわち無効となるので、ワンステップ動作終了検出回
路16がCPU10によるデバッグ作業用のモニタプログラ
ムもしくはユーザプログラムに含まれたいずれか1つの
命令の実行動作の終了を検出してもオア回路OR1 を介
してアンド回路AND3の一方の入力端に“1”が与え
られることはない。したがって、この場合には、CPU
10が復帰命令を実行してユーザプログラムの実行を開始
するとき (すなわち後述のランコマンドを実行すると
き) 、ワンステップ動作終了検出回路16がCPU10によ
るユーザプログラムに含まれたいずれか1つの実行動作
の終了を検出してもアンド回路AND3 からブレーク要
求信号BRKが出力されることを阻止できる。
なわち無効と) されると、アンド回路AND1 の出力
(すなわちステップ動作終了信号SCMP) は、“0”
すなわち無効となるので、ワンステップ動作終了検出回
路16がCPU10によるデバッグ作業用のモニタプログラ
ムもしくはユーザプログラムに含まれたいずれか1つの
命令の実行動作の終了を検出してもオア回路OR1 を介
してアンド回路AND3の一方の入力端に“1”が与え
られることはない。したがって、この場合には、CPU
10が復帰命令を実行してユーザプログラムの実行を開始
するとき (すなわち後述のランコマンドを実行すると
き) 、ワンステップ動作終了検出回路16がCPU10によ
るユーザプログラムに含まれたいずれか1つの実行動作
の終了を検出してもアンド回路AND3 からブレーク要
求信号BRKが出力されることを阻止できる。
【0051】レディ状態信号REDYのモニタ装置30
0 への送信
0 への送信
【0052】CPU10は、ステップ動作許可信号SAL
Wを除去し終えると、アドレス出力端からアドレス信号
を出力しアドレスバスB10,バス切換スイッチ14および
アドレスバスB11を介して記憶回路11の読出専用メモリ
ROMのアドレス入力端に与え、そのデータ出力端から
自己のデータ入出力端にデバッグ作業用のモニタプログ
ラムの第4の命令をデータ信号としてデータバスB21,
バス切換スイッチ14およびデータバスB20を介して読み
出す。
Wを除去し終えると、アドレス出力端からアドレス信号
を出力しアドレスバスB10,バス切換スイッチ14および
アドレスバスB11を介して記憶回路11の読出専用メモリ
ROMのアドレス入力端に与え、そのデータ出力端から
自己のデータ入出力端にデバッグ作業用のモニタプログ
ラムの第4の命令をデータ信号としてデータバスB21,
バス切換スイッチ14およびデータバスB20を介して読み
出す。
【0053】CPU10は、記憶回路11の読出専用メモリ
ROMから読み出したデバッグ作業用のモニタプログラ
ムの第4の命令にしたがい、電源投入検出信号発生回路
15から電源投入検出信号PONがリセット入力端に与え
られた時刻から所定の時間が経過したときに、レディ状
態 (すなわち各種コマンドの受信可能状態) になったこ
とを示すレディ状態信号REDYをモニタ装置300 に向
けて送信し、アドレス出力端およびデータ入出力端から
アドレスバスB10およびデータバスB20とバス切換スイ
ッチ14とアドレスバスB11およびデータバスB21とイン
タフェース回路13とインタフェースコネクタ110 とコネ
クタ310 とケーブル311 とを介してモニタ装置300 に与
える。
ROMから読み出したデバッグ作業用のモニタプログラ
ムの第4の命令にしたがい、電源投入検出信号発生回路
15から電源投入検出信号PONがリセット入力端に与え
られた時刻から所定の時間が経過したときに、レディ状
態 (すなわち各種コマンドの受信可能状態) になったこ
とを示すレディ状態信号REDYをモニタ装置300 に向
けて送信し、アドレス出力端およびデータ入出力端から
アドレスバスB10およびデータバスB20とバス切換スイ
ッチ14とアドレスバスB11およびデータバスB21とイン
タフェース回路13とインタフェースコネクタ110 とコネ
クタ310 とケーブル311 とを介してモニタ装置300 に与
える。
【0054】各種コマンドの受信
【0055】CPU10は、レディ状態信号REDYを送
信し終えると、アドレス出力端からアドレス信号を出力
しアドレスバスB10,バス切換スイッチ14およびアドレ
スバスB11を介して記憶回路11の読出専用メモリROM
のアドレス入力端に与え、そのデータ出力端から自己の
データ入出力端にデバッグ作業用のモニタプログラムの
第5の命令をデータ信号としてデータバスB21,バス切
換スイッチ14およびデータバスB20を介して読み出す。
信し終えると、アドレス出力端からアドレス信号を出力
しアドレスバスB10,バス切換スイッチ14およびアドレ
スバスB11を介して記憶回路11の読出専用メモリROM
のアドレス入力端に与え、そのデータ出力端から自己の
データ入出力端にデバッグ作業用のモニタプログラムの
第5の命令をデータ信号としてデータバスB21,バス切
換スイッチ14およびデータバスB20を介して読み出す。
【0056】CPU10は、記憶回路11の読出専用メモリ
ROMから読み出したデバッグ作業用のモニタプログラ
ムの第5の命令にしたがい、モニタ装置300 からコマン
ドが送信されてくるのを待つ。
ROMから読み出したデバッグ作業用のモニタプログラ
ムの第5の命令にしたがい、モニタ装置300 からコマン
ドが送信されてくるのを待つ。
【0057】これに対し、モニタ装置300 は、レディ状
態信号REDYをCPU10から受信すると、たとえば、
キーボード320 からケーブル321 を介してコンピュータ
本体330 に入力された各種コマンド (すなわちダウンロ
ードコマンド,イニシャルコマンド,レジスタ要求コマ
ンド,レジスタ書換コマンド,記憶データ要求コマン
ド,ブレークアドレス設定コマンド,アドレスブレーク
許可コマンド,アドレスブレーク禁止コマンド,ランコ
マンドあるいはステップコマンドなど) のいずれか1つ
をCPU10に向けて送信し、コンピュータ本体330 から
ケーブル311 とコネクタ310 とインタフェースコネクタ
110 とインタフェース回路13とアドレスバスB11および
データバスB21とバス切換スイッチ14とアドレスバスB
10およびデータバスB20とを介してCPU10に与える。
態信号REDYをCPU10から受信すると、たとえば、
キーボード320 からケーブル321 を介してコンピュータ
本体330 に入力された各種コマンド (すなわちダウンロ
ードコマンド,イニシャルコマンド,レジスタ要求コマ
ンド,レジスタ書換コマンド,記憶データ要求コマン
ド,ブレークアドレス設定コマンド,アドレスブレーク
許可コマンド,アドレスブレーク禁止コマンド,ランコ
マンドあるいはステップコマンドなど) のいずれか1つ
をCPU10に向けて送信し、コンピュータ本体330 から
ケーブル311 とコネクタ310 とインタフェースコネクタ
110 とインタフェース回路13とアドレスバスB11および
データバスB21とバス切換スイッチ14とアドレスバスB
10およびデータバスB20とを介してCPU10に与える。
【0058】CPU10は、モニタ装置300 から各種コマ
ンドのいずれか1つが与えられると、記憶回路11の読出
専用メモリROMから読み出したデバッグ作業用のモニ
タプログラムの第5の命令にしたがい、そのコマンドを
判別する。
ンドのいずれか1つが与えられると、記憶回路11の読出
専用メモリROMから読み出したデバッグ作業用のモニ
タプログラムの第5の命令にしたがい、そのコマンドを
判別する。
【0059】また、インタフェース回路13は、モニタ装
置300 から各種コマンドのいずれか1つが送信されてく
ると、データ受信信号出力端からデータ受信信号DRS
を発生しオア回路OR1 を介してアンド回路AND3 の
一方の入力端に与える。
置300 から各種コマンドのいずれか1つが送信されてく
ると、データ受信信号出力端からデータ受信信号DRS
を発生しオア回路OR1 を介してアンド回路AND3 の
一方の入力端に与える。
【0060】アンド回路AND3 は、このとき、他方の
入力端に与えられているバス切換信号BSWが“1”で
あるので、ブレーク要求信号BRKを発生することがな
い。このため、フリップフロップFFは、内部状態が反
転されることがなく、出力端Qから“1”のバス切換信
号BSWを出力し続ける。
入力端に与えられているバス切換信号BSWが“1”で
あるので、ブレーク要求信号BRKを発生することがな
い。このため、フリップフロップFFは、内部状態が反
転されることがなく、出力端Qから“1”のバス切換信
号BSWを出力し続ける。
【0061】以下、説明を簡潔とする目的で、CPU10
による記憶回路11の読出専用メモリROMからのモニタ
プログラムの命令の読出動作に関する説明を省略する
が、実際上は、上述と同様に実行されている。
による記憶回路11の読出専用メモリROMからのモニタ
プログラムの命令の読出動作に関する説明を省略する
が、実際上は、上述と同様に実行されている。
【0062】また、モニタ装置300 から各種コマンドあ
るいはデータが送信されて来たとき、インタフェース回
路13は、データ受信信号DRSを発生してオア回路OR
1 を介しアンド回路AND3 の一方の入力端に与える
が、アンド回路AND3 の他方の入力端に与えられてい
るバス切換信号BSWが“1”であるので、アンド回路
AND3 からブレーク要求信号BRKが発生されること
はない。
るいはデータが送信されて来たとき、インタフェース回
路13は、データ受信信号DRSを発生してオア回路OR
1 を介しアンド回路AND3 の一方の入力端に与える
が、アンド回路AND3 の他方の入力端に与えられてい
るバス切換信号BSWが“1”であるので、アンド回路
AND3 からブレーク要求信号BRKが発生されること
はない。
【0063】(a) ダウンロードコマンドの実行 (図6参
照)
照)
【0064】CPU10は、モニタ装置300 から受信した
コマンドがダウンロードコマンドであるものと判別する
と、それを以下のごとく実行する。
コマンドがダウンロードコマンドであるものと判別する
と、それを以下のごとく実行する。
【0065】CPU10は、アドレス出力端およびデータ
入出力端からアドレスバスB10およびデータバスB20と
バス切換スイッチ14とアドレスバスB11およびデータバ
スB21とインタフェース回路13とインタフェースコネク
タ110 とケーブルコネクタ310 とケーブル311 とを介し
てデータ要求信号をモニタ装置300 に与え、所要のデー
タ (たとえばユーザプログラムの各命令) を上述と同様
にモニタ装置300 から順次受信する。
入出力端からアドレスバスB10およびデータバスB20と
バス切換スイッチ14とアドレスバスB11およびデータバ
スB21とインタフェース回路13とインタフェースコネク
タ110 とケーブルコネクタ310 とケーブル311 とを介し
てデータ要求信号をモニタ装置300 に与え、所要のデー
タ (たとえばユーザプログラムの各命令) を上述と同様
にモニタ装置300 から順次受信する。
【0066】CPU10は、モニタ装置300 から所要のデ
ータを受信するごとにそれを記憶回路11の記憶領域ME
M1 に順次格納する。すなわち、CPU10は、モニタ装
置300 から所要のデータを受信するごとに、(i) アドレ
ス出力端からアドレス信号を出力しアドレスバスB10,
バス切換スイッチ14およびアドレスバスB11を介してデ
バッグ動作設定回路12のアドレス入力端に与えつつ、デ
ータ入出力端からデータ信号を出力しデータバスB20,
バス切換スイッチ14およびデータバスB21を介してデバ
ッグ動作設定回路12のデータ入力端に与えることによ
り、デバッグ動作設定回路12のレジスタR2 から記憶回
路11に含まれた記憶回路MEM1 を指定するバルク切換
指定信号を出力し、そののち(ii)アドレス出力端からア
ドレス信号を出力しアドレスバスB10,バス切換スイッ
チ14およびアドレスバスB11を介して記憶回路11の記憶
領域MEM1 のアドレス入力端に与えつつ、そのデータ
をデータ入出力端からデータ信号として出力しデータバ
スB20,バス切換スイッチ14およびデータバスB21を介
して記憶回路11の記憶領域MEM1 のデータ入出力端に
与えることにより、記憶回路11の記憶領域MEM1 に格
納する。
ータを受信するごとにそれを記憶回路11の記憶領域ME
M1 に順次格納する。すなわち、CPU10は、モニタ装
置300 から所要のデータを受信するごとに、(i) アドレ
ス出力端からアドレス信号を出力しアドレスバスB10,
バス切換スイッチ14およびアドレスバスB11を介してデ
バッグ動作設定回路12のアドレス入力端に与えつつ、デ
ータ入出力端からデータ信号を出力しデータバスB20,
バス切換スイッチ14およびデータバスB21を介してデバ
ッグ動作設定回路12のデータ入力端に与えることによ
り、デバッグ動作設定回路12のレジスタR2 から記憶回
路11に含まれた記憶回路MEM1 を指定するバルク切換
指定信号を出力し、そののち(ii)アドレス出力端からア
ドレス信号を出力しアドレスバスB10,バス切換スイッ
チ14およびアドレスバスB11を介して記憶回路11の記憶
領域MEM1 のアドレス入力端に与えつつ、そのデータ
をデータ入出力端からデータ信号として出力しデータバ
スB20,バス切換スイッチ14およびデータバスB21を介
して記憶回路11の記憶領域MEM1 のデータ入出力端に
与えることにより、記憶回路11の記憶領域MEM1 に格
納する。
【0067】CPU10は、モニタ装置300 からデータが
送信され続ける限り、上述の動作を反復する。
送信され続ける限り、上述の動作を反復する。
【0068】CPU10は、モニタ装置300 から与えられ
たデータ送信終了信号などによってモニタ装置300 から
のデータ送信が終了したことを知ると、ダウンロードコ
マンドの実行を終了し、レディ状態信号REDYを上述
のごとくモニタ装置300 へ送信する。
たデータ送信終了信号などによってモニタ装置300 から
のデータ送信が終了したことを知ると、ダウンロードコ
マンドの実行を終了し、レディ状態信号REDYを上述
のごとくモニタ装置300 へ送信する。
【0069】モニタ装置300 は、レディ状態信号RED
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
【0070】(b) イニシャルコマンドの実行 (図7参
照)
照)
【0071】CPU10は、モニタ装置300 から受信した
コマンドがイニシャルコマンドであるものと判別する
と、それを以下のごとく実行する。
コマンドがイニシャルコマンドであるものと判別する
と、それを以下のごとく実行する。
【0072】CPU10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR1 から記憶回路11に含まれたラン
ダムアクセスメモリRAMを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス出力端からアドレス
バスB10,バス切換スイッチ14およびアドレスバスB11
を介して記憶回路11のランダムアクセスメモリRAMの
アドレス入力端にアドレス信号を与えつつ、記憶回路11
のランダムアクセスメモリRAMのデータ入出力端から
データバスB21,バス切換スイッチ14およびデータバス
B20を介して自己のデータ入出力端にデータ信号を受け
取ることにより、予め記憶回路11のランダムアクセスメ
モリRAMに退避せしめられていた内部レジスタの保持
内容を当初の内部レジスタに復帰せしめる。
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR1 から記憶回路11に含まれたラン
ダムアクセスメモリRAMを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス出力端からアドレス
バスB10,バス切換スイッチ14およびアドレスバスB11
を介して記憶回路11のランダムアクセスメモリRAMの
アドレス入力端にアドレス信号を与えつつ、記憶回路11
のランダムアクセスメモリRAMのデータ入出力端から
データバスB21,バス切換スイッチ14およびデータバス
B20を介して自己のデータ入出力端にデータ信号を受け
取ることにより、予め記憶回路11のランダムアクセスメ
モリRAMに退避せしめられていた内部レジスタの保持
内容を当初の内部レジスタに復帰せしめる。
【0073】CPU10は、記憶回路11のランダムアクセ
スメモリRAMから内部レジスタに保持内容が復帰され
たのち、所定の状態すなわち初期状態に順次書き換え
る。
スメモリRAMから内部レジスタに保持内容が復帰され
たのち、所定の状態すなわち初期状態に順次書き換え
る。
【0074】CPU10は、内部レジスタの書き換えられ
た保持内容がデバッグ作業用のモニタプログラムの実行
に際して破壊ないしは消失されることを防止する目的
で、内部レジスタの書き換えられた保持内容を、上述と
同様に、記憶回路11に含まれたランダムアクセスメモリ
RAMに再び退避せしめる。
た保持内容がデバッグ作業用のモニタプログラムの実行
に際して破壊ないしは消失されることを防止する目的
で、内部レジスタの書き換えられた保持内容を、上述と
同様に、記憶回路11に含まれたランダムアクセスメモリ
RAMに再び退避せしめる。
【0075】CPU10は、内部レジスタの保持内容を記
憶回路11のランダムアクセスメモリRAMに退避し終え
ると、レディ状態信号REDYを上述のごとくモニタ装
置300 へ送信する。
憶回路11のランダムアクセスメモリRAMに退避し終え
ると、レディ状態信号REDYを上述のごとくモニタ装
置300 へ送信する。
【0076】モニタ装置300 は、レディ状態信号RED
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
【0077】(c) レジスタ要求コマンドの実行 (図8参
照)
照)
【0078】CPU10は、モニタ装置300 から受信した
コマンドがレジスタ要求コマンドであるものと判別する
と、それを以下のごとく実行する。
コマンドがレジスタ要求コマンドであるものと判別する
と、それを以下のごとく実行する。
【0079】CPU10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR1 から記憶回路11に含まれたラン
ダムアクセスメモリRAMを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス出力端からアドレス
バスB10,バス切換スイッチ14およびアドレスバスB11
を介して記憶回路11のランダムアクセスメモリRAMの
アドレス入力端にアドレス信号を与えて指定しつつ、記
憶回路11のランダムアクセスメモリRAMのデータ入出
力端からデータバスB21,バス切換スイッチ14およびデ
ータバスB20を介して自己のデータ出力端にデータ信号
を受け取ることにより、予め記憶回路11のランダムアク
セスメモリRAMに退避せしめられた内部レジスタの保
持内容を所望の内部レジスタに読み出す。
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR1 から記憶回路11に含まれたラン
ダムアクセスメモリRAMを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス出力端からアドレス
バスB10,バス切換スイッチ14およびアドレスバスB11
を介して記憶回路11のランダムアクセスメモリRAMの
アドレス入力端にアドレス信号を与えて指定しつつ、記
憶回路11のランダムアクセスメモリRAMのデータ入出
力端からデータバスB21,バス切換スイッチ14およびデ
ータバスB20を介して自己のデータ出力端にデータ信号
を受け取ることにより、予め記憶回路11のランダムアク
セスメモリRAMに退避せしめられた内部レジスタの保
持内容を所望の内部レジスタに読み出す。
【0080】CPU10は、予め記憶回路11のランダムア
クセスメモリRAMに退避せしめられていた自己の内部
レジスタの保持内容が読み出されたのち、アドレス出力
端からアドレスバスB10,バス切換スイッチ14,アドレ
スバスB11,インタフェース回路13,インタフェースコ
ネクタ110,ケーブルコネクタ310 およびケーブル311を
介してモニタ装置300 へアドレス信号を送信しつつ、デ
ータ入出力端からデータバスB20,バス切換スイッチ1
4,データバスB21,インタフェース回路13,インタフ
ェースコネクタ110,ケーブルコネクタ310 およびケーブ
ル311 を介してモニタ装置300 へデータ信号を送信する
ことにより、予め記憶回路11のランダムアクセスメモリ
RAMに退避せしめられていた自己の内部レジスタの保
持内容をモニタ装置300 に向けて送信する。
クセスメモリRAMに退避せしめられていた自己の内部
レジスタの保持内容が読み出されたのち、アドレス出力
端からアドレスバスB10,バス切換スイッチ14,アドレ
スバスB11,インタフェース回路13,インタフェースコ
ネクタ110,ケーブルコネクタ310 およびケーブル311を
介してモニタ装置300 へアドレス信号を送信しつつ、デ
ータ入出力端からデータバスB20,バス切換スイッチ1
4,データバスB21,インタフェース回路13,インタフ
ェースコネクタ110,ケーブルコネクタ310 およびケーブ
ル311 を介してモニタ装置300 へデータ信号を送信する
ことにより、予め記憶回路11のランダムアクセスメモリ
RAMに退避せしめられていた自己の内部レジスタの保
持内容をモニタ装置300 に向けて送信する。
【0081】CPU10は、予め記憶回路11のランダムア
クセスメモリRAMに退避せしめられていた自己の内部
レジスタの保持内容をモニタ装置300 に向けて送信し終
えると、レディ状態信号REDYを上述のごとくモニタ
装置300 へ送信する。
クセスメモリRAMに退避せしめられていた自己の内部
レジスタの保持内容をモニタ装置300 に向けて送信し終
えると、レディ状態信号REDYを上述のごとくモニタ
装置300 へ送信する。
【0082】モニタ装置300 は、レディ状態信号RED
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
【0083】(d) レジスタ書換コマンドの実行 (図9参
照)
照)
【0084】CPU10は、モニタ装置300 から受信した
コマンドがレジスタ書換コマンドであるものと判別する
と、それを以下のごとく実行する。
コマンドがレジスタ書換コマンドであるものと判別する
と、それを以下のごとく実行する。
【0085】CPU10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR1 から記憶回路11に含まれたラン
ダムアクセスメモリRAMを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス出力端からアドレス
バスB10,バス切換スイッチ14およびアドレスバスB11
を介して記憶回路11のランダムアクセスメモリRAMの
アドレス入力端にアドレス信号を与えつつ、記憶回路11
のランダムアクセスメモリRAMのデータ入出力端から
データバスB21,バス切換スイッチ14およびデータバス
B20を介して、自己のデータ入出力端にデータ信号を受
け取ることにより、予め記憶回路11のランダムアクセス
メモリRAMに退避せしめられていた内部レジスタの保
持内容を当初の内部レジスタに復帰せしめる。
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR1 から記憶回路11に含まれたラン
ダムアクセスメモリRAMを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス出力端からアドレス
バスB10,バス切換スイッチ14およびアドレスバスB11
を介して記憶回路11のランダムアクセスメモリRAMの
アドレス入力端にアドレス信号を与えつつ、記憶回路11
のランダムアクセスメモリRAMのデータ入出力端から
データバスB21,バス切換スイッチ14およびデータバス
B20を介して、自己のデータ入出力端にデータ信号を受
け取ることにより、予め記憶回路11のランダムアクセス
メモリRAMに退避せしめられていた内部レジスタの保
持内容を当初の内部レジスタに復帰せしめる。
【0086】CPU10は、内部レジスタの保持内容が復
帰されたのち、レジスタ書換コマンドに応じて順次書き
換える。
帰されたのち、レジスタ書換コマンドに応じて順次書き
換える。
【0087】CPU10は、そののち、上述によって書き
換えられた自己の内部レジスタの保持内容がデバッグ作
業用のモニタプログラムの実行に際して破壊ないしは消
失されることを防止する目的で、内部レジスタの書き換
えられた保持内容を、上述と同様に、記憶回路11に含ま
れたランダムアクセスメモリRAMに再び退避せしめ
る。
換えられた自己の内部レジスタの保持内容がデバッグ作
業用のモニタプログラムの実行に際して破壊ないしは消
失されることを防止する目的で、内部レジスタの書き換
えられた保持内容を、上述と同様に、記憶回路11に含ま
れたランダムアクセスメモリRAMに再び退避せしめ
る。
【0088】CPU10は、内部レジスタの書き換えられ
た保持内容を記憶回路11のランダムアクセスメモリRA
Mに退避し終えると、レディ状態信号REDYを上述の
ごとくモニタ装置300 へ送信する。
た保持内容を記憶回路11のランダムアクセスメモリRA
Mに退避し終えると、レディ状態信号REDYを上述の
ごとくモニタ装置300 へ送信する。
【0089】モニタ装置300 は、レディ状態信号RED
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
【0090】(e) 記憶データ要求コマンドの実行 (図1
0参照)
0参照)
【0091】CPU10は、モニタ装置300 から受信した
コマンドが記憶データ要求コマンドであるものと判別す
ると、それを以下のごとく実行する。
コマンドが記憶データ要求コマンドであるものと判別す
ると、それを以下のごとく実行する。
【0092】CPU10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR2,R3 から記憶回路11に含まれた
記憶回路MEM1,MEM2 を指定するバルク切換指定信
号を順次出力し、そののち(ii)アドレス出力端からアド
レスバスB10,バス切換スイッチ14およびアドレスバス
B11を介して記憶回路11の記憶領域MEM1,MEM2 の
アドレス入力端にアドレス信号を与えて指定しつつ、記
憶回路11の記憶領域MEM1,MEM2 のデータ入出力端
からデータバスB21,バス切換スイッチ14およびデータ
バスB20を介して自己のデータ入出力端へ記憶回路11の
記憶領域MEM1,MEM2 の保持内容を順次読み出すこ
とにより、所望の内部レジスタに保持する。
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR2,R3 から記憶回路11に含まれた
記憶回路MEM1,MEM2 を指定するバルク切換指定信
号を順次出力し、そののち(ii)アドレス出力端からアド
レスバスB10,バス切換スイッチ14およびアドレスバス
B11を介して記憶回路11の記憶領域MEM1,MEM2 の
アドレス入力端にアドレス信号を与えて指定しつつ、記
憶回路11の記憶領域MEM1,MEM2 のデータ入出力端
からデータバスB21,バス切換スイッチ14およびデータ
バスB20を介して自己のデータ入出力端へ記憶回路11の
記憶領域MEM1,MEM2 の保持内容を順次読み出すこ
とにより、所望の内部レジスタに保持する。
【0093】CPU10は、アドレス出力端からアドレス
バスB10,バス切換スイッチ14,アドレスバスB11,イ
ンタフェース回路13,インタフェースコネクタ110,ケー
ブルコネクタ310 およびケーブル311 を介してモニタ装
置300 へアドレス信号を送信しつつ、データ入出力端か
らデータバスB20,バス切換スイッチ14,データバスB
21,インタフェース回路13,インタフェースコネクタ11
0,ケーブルコネクタ310 およびケーブル311 を介してモ
ニタ装置300 へデータ信号を送信することにより、記憶
回路11の記憶領域MEM1,MEM2 の保持内容をモニタ
装置300 に向けて送信する。
バスB10,バス切換スイッチ14,アドレスバスB11,イ
ンタフェース回路13,インタフェースコネクタ110,ケー
ブルコネクタ310 およびケーブル311 を介してモニタ装
置300 へアドレス信号を送信しつつ、データ入出力端か
らデータバスB20,バス切換スイッチ14,データバスB
21,インタフェース回路13,インタフェースコネクタ11
0,ケーブルコネクタ310 およびケーブル311 を介してモ
ニタ装置300 へデータ信号を送信することにより、記憶
回路11の記憶領域MEM1,MEM2 の保持内容をモニタ
装置300 に向けて送信する。
【0094】CPU10は、記憶回路11の記憶領域MEM
1,MEM2 の保持内容をモニタ装置300 に向けて送信し
終えると、レディ状態信号REDYを上述のごとくモニ
タ装置300 へ送信する。
1,MEM2 の保持内容をモニタ装置300 に向けて送信し
終えると、レディ状態信号REDYを上述のごとくモニ
タ装置300 へ送信する。
【0095】モニタ装置300 は、レディ状態信号RED
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路14
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路14
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
【0096】(f) ブレークアドレス設定コマンドの実行
(図11参照)
(図11参照)
【0097】CPU10は、モニタ装置300 から受信した
コマンドがブレークアドレス設定コマンドであるものと
判別すると、それを以下のごとく実行する。
コマンドがブレークアドレス設定コマンドであるものと
判別すると、それを以下のごとく実行する。
【0098】CPU10は、アドレス出力端からアドレス
バスB10,バス切換スイッチ14およびアドレスバスB11
を介してデバッグ動作設定回路12のアドレス入力端に対
しアドレス信号を与えてレジスタR5 に含まれたレジス
タを指定しつつ、データ入出力端からデータバスB20,
バス切換スイッチ14およびデータバスB21を介してデバ
ッグ動作設定回路12のデータ入出力端にデータ信号を与
えることにより、そのレジスタR5 に含まれたレジスタ
にブレークアドレスを保持せしめて設定する。
バスB10,バス切換スイッチ14およびアドレスバスB11
を介してデバッグ動作設定回路12のアドレス入力端に対
しアドレス信号を与えてレジスタR5 に含まれたレジス
タを指定しつつ、データ入出力端からデータバスB20,
バス切換スイッチ14およびデータバスB21を介してデバ
ッグ動作設定回路12のデータ入出力端にデータ信号を与
えることにより、そのレジスタR5 に含まれたレジスタ
にブレークアドレスを保持せしめて設定する。
【0099】CPU10は、デバッグ動作設定回路12のレ
ジスタR5 に含まれたレジスタにブレークアドレスを設
定し終えると、レディ状態信号REDYを上述のごとく
モニタ装置300 へ送信する。
ジスタR5 に含まれたレジスタにブレークアドレスを設
定し終えると、レディ状態信号REDYを上述のごとく
モニタ装置300 へ送信する。
【0100】モニタ装置300 は、レディ状態信号RED
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
【0101】(g) アドレスブレーク許可コマンドの実行
(図12参照)
(図12参照)
【0102】CPU10は、モニタ装置300 から受信した
コマンドがアドレスブレーク許可コマンドであるものと
判別すると、それを以下のごとく実行する。
コマンドがアドレスブレーク許可コマンドであるものと
判別すると、それを以下のごとく実行する。
【0103】CPU10は、アドレス出力端からアドレス
バスB10,バス切換スイッチ14およびアドレスバスB11
を介してデバッグ動作設定回路12のアドレス入力端に対
しアドレス信号を与えてレジスタR6 を指定しつつ、デ
ータ入出力端からデータバスB20,バス切換スイッチ14
およびデータバスB21を介してデバッグ動作設定回路12
のデータ入出力端にデータ信号“1”を与えることによ
り、レジスタR6 に“1”を保持せしめる。デバッグ動
作設定回路12は、これにより、レジスタR6 に対応する
出力端からアドレスブレーク許可信号ABRKAを出力
し始める。
バスB10,バス切換スイッチ14およびアドレスバスB11
を介してデバッグ動作設定回路12のアドレス入力端に対
しアドレス信号を与えてレジスタR6 を指定しつつ、デ
ータ入出力端からデータバスB20,バス切換スイッチ14
およびデータバスB21を介してデバッグ動作設定回路12
のデータ入出力端にデータ信号“1”を与えることによ
り、レジスタR6 に“1”を保持せしめる。デバッグ動
作設定回路12は、これにより、レジスタR6 に対応する
出力端からアドレスブレーク許可信号ABRKAを出力
し始める。
【0104】CPU10は、デバッグ動作設定回路12のレ
ジスタR6 に“1”を保持せしめてアドレスブレーク許
可信号ABRKAを出力するよう設定し終えると、レデ
ィ状態信号REDYを上述のごとくモニタ装置300 へ送
信する。
ジスタR6 に“1”を保持せしめてアドレスブレーク許
可信号ABRKAを出力するよう設定し終えると、レデ
ィ状態信号REDYを上述のごとくモニタ装置300 へ送
信する。
【0105】モニタ装置300 は、レディ状態信号RED
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
【0106】(h) アドレスブレーク禁止コマンドの実行
(図13参照)
(図13参照)
【0107】CPU10は、モニタ装置300 から受信した
コマンドがアドレスブレーク禁止コマンドであるものと
判別すると、それを以下のごとく実行する。
コマンドがアドレスブレーク禁止コマンドであるものと
判別すると、それを以下のごとく実行する。
【0108】CPU10は、アドレス出力端からアドレス
バスB10,バス切換スイッチ14およびアドレスバスB11
を介してデバッグ動作設定回路12のアドレス入力端に対
しアドレス信号を与えてレジスタR6 を指定しつつ、デ
ータ入出力端からデータバスB20,バス切換スイッチ14
およびデータバスB21を介してデバッグ動作設定回路12
のデータ入出力端にデータ信号“0”を与えることによ
り、レジスタR6 に“0”を保持せしめる。デバッグ動
作設定回路12は、これにより、レジスタR6 に対応する
出力端からアドレスブレーク禁止信号ABRKBを出力
し始める。
バスB10,バス切換スイッチ14およびアドレスバスB11
を介してデバッグ動作設定回路12のアドレス入力端に対
しアドレス信号を与えてレジスタR6 を指定しつつ、デ
ータ入出力端からデータバスB20,バス切換スイッチ14
およびデータバスB21を介してデバッグ動作設定回路12
のデータ入出力端にデータ信号“0”を与えることによ
り、レジスタR6 に“0”を保持せしめる。デバッグ動
作設定回路12は、これにより、レジスタR6 に対応する
出力端からアドレスブレーク禁止信号ABRKBを出力
し始める。
【0109】CPU10は、デバッグ動作設定回路12のレ
ジスタR6 に“0”を保持せしめてアドレスブレーク禁
止信号ABRKBを出力するよう設定し終えると、レデ
ィ状態信号REDYを上述のごとくモニタ装置300 へ送
信する。
ジスタR6 に“0”を保持せしめてアドレスブレーク禁
止信号ABRKBを出力するよう設定し終えると、レデ
ィ状態信号REDYを上述のごとくモニタ装置300 へ送
信する。
【0110】モニタ装置300 は、レディ状態信号RED
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
Yを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド,イニシャル
コマンド,レジスタ要求コマンド,レジスタ書換コマン
ド,記憶データ要求コマンド,ブレークアドレス設定コ
マンド,アドレスブレーク許可コマンド,アドレスブレ
ーク禁止コマンド,ランコマンドあるいはステップコマ
ンドなど) のいずれか1つをCPU10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスB11およびデータバスB21とバス切換ス
イッチ14とアドレスバスB10およびデータバスB20とを
介してCPU10に与える。
【0111】(i) ランコマンドの実行 (図14参照)
【0112】CPU10は、モニタ装置300 から受信した
コマンドがランコマンドであるものと判別すると、それ
を以下のごとく実行する。
コマンドがランコマンドであるものと判別すると、それ
を以下のごとく実行する。
【0113】CPU10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR1 から記憶回路11に含まれたラン
ダムアクセスメモリRAMを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス入出力端からアドレ
スバスB10,バス切換スイッチ14およびアドレスバスB
11を介して記憶回路11のランダムアクセスメモリRAM
のアドレス入力端にアドレス信号を与えつつ、記憶回路
11のランダムアクセスメモリRAMのデータ入出力端か
らデータバスB21,バス切換スイッチ14およびデータバ
スB20を介してデータ入出力端に対しデータ信号を受け
取ることにより、予め記憶回路11のランダムアクセスメ
モリRAMに退避せしめられていた内部レジスタの保持
内容を当初の内部レジスタに復帰せしめる。
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR1 から記憶回路11に含まれたラン
ダムアクセスメモリRAMを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス入出力端からアドレ
スバスB10,バス切換スイッチ14およびアドレスバスB
11を介して記憶回路11のランダムアクセスメモリRAM
のアドレス入力端にアドレス信号を与えつつ、記憶回路
11のランダムアクセスメモリRAMのデータ入出力端か
らデータバスB21,バス切換スイッチ14およびデータバ
スB20を介してデータ入出力端に対しデータ信号を受け
取ることにより、予め記憶回路11のランダムアクセスメ
モリRAMに退避せしめられていた内部レジスタの保持
内容を当初の内部レジスタに復帰せしめる。
【0114】CPU10は、これでデバッグ作業用のモニ
タプログラムの実行を終了し、復帰命令を実行し始め
る。
タプログラムの実行を終了し、復帰命令を実行し始め
る。
【0115】(j) ステップコマンドの実行 (図15参
照)
照)
【0116】CPU10は、モニタ装置300 から受信した
コマンドがステップコマンドであるものと判別すると、
それを以下のごとく実行する。
コマンドがステップコマンドであるものと判別すると、
それを以下のごとく実行する。
【0117】CPU10は、アドレス出力端からアドレス
信号を出力しアドレスバスB10,バス切換スイッチ14お
よびアドレスバスB11を介してデバッグ動作設定回路12
のアドレス入力端に与えることによってレジスタR4 を
指定し、かつデータ入出力端からデータ信号を出力して
データバスB20,バス切換スイッチ14およびデータバス
B21を介しデバッグ動作設定回路12のデータ入力端に与
えることによってレジスタR4 の内容を“1”とする。
これに伴なって、デバッグ動作設定回路12のレジスタR
4 に対応する出力端から出力されていたステップ動作許
可信号SALWが、復活 (すなわち有効と) され、ひい
てはアンド回路AND1 の出力すなわちステップ動作終
了信号SCMPが、ワンステップ動作終了検出回路16か
らワンステップ動作終了検出信号OSCPが出力された
とき、“1”すなわち有効とされる。
信号を出力しアドレスバスB10,バス切換スイッチ14お
よびアドレスバスB11を介してデバッグ動作設定回路12
のアドレス入力端に与えることによってレジスタR4 を
指定し、かつデータ入出力端からデータ信号を出力して
データバスB20,バス切換スイッチ14およびデータバス
B21を介しデバッグ動作設定回路12のデータ入力端に与
えることによってレジスタR4 の内容を“1”とする。
これに伴なって、デバッグ動作設定回路12のレジスタR
4 に対応する出力端から出力されていたステップ動作許
可信号SALWが、復活 (すなわち有効と) され、ひい
てはアンド回路AND1 の出力すなわちステップ動作終
了信号SCMPが、ワンステップ動作終了検出回路16か
らワンステップ動作終了検出信号OSCPが出力された
とき、“1”すなわち有効とされる。
【0118】ステップ動作許可信号SALWが復活 (す
なわち有効と) されると、アンド回路AND1 の出力
(すなわちステップ動作終了信号SCMP) は、ワンス
テップ動作終了検出回路16からワンステップ動作終了検
出信号OSCPが出力されたとき、“1”すなわち有効
となるので、ワンステップ動作終了検出回路16がCPU
10の動作の終了を検出するごとにオア回路OR1 を介し
てアンド回路AND3 の一方の入力端に“1”が与えら
れる。したがって、CPU10が復帰命令を実行してユー
ザプログラムの実行を開始する場合に、ワンステップ動
作終了検出回路16がCPU10による1つの処理動作の終
了を検出してもアンド回路AND3 からブレーク要求信
号BRKが出力される。
なわち有効と) されると、アンド回路AND1 の出力
(すなわちステップ動作終了信号SCMP) は、ワンス
テップ動作終了検出回路16からワンステップ動作終了検
出信号OSCPが出力されたとき、“1”すなわち有効
となるので、ワンステップ動作終了検出回路16がCPU
10の動作の終了を検出するごとにオア回路OR1 を介し
てアンド回路AND3 の一方の入力端に“1”が与えら
れる。したがって、CPU10が復帰命令を実行してユー
ザプログラムの実行を開始する場合に、ワンステップ動
作終了検出回路16がCPU10による1つの処理動作の終
了を検出してもアンド回路AND3 からブレーク要求信
号BRKが出力される。
【0119】CPU10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR1 から記憶回路11に含まれたラン
ダムアクセスメモリRAMを指定するバルク切換指定信
号を出力し、そののち(ii)ステップ動作許可信号SAL
Wが復活されたのち、アドレス入出力端からアドレスバ
スB10,バス切換スイッチ14およびアドレスバスB11を
介して記憶回路11のランダムアクセスメモリRAMのア
ドレス入力端にアドレス信号を与えつつ、記憶回路11の
ランダムアクセスメモリRAMのデータ入出力端からデ
ータバスB21,バス切換スイッチ14およびデータバスB
20を介してデータ入出力端に対しデータ信号を受け取る
ことにより、予め記憶回路11のランダムアクセスメモリ
RAMに退避せしめられていた内部レジスタの保持内容
を当初の内部レジスタに復帰せしめる。
レス信号を出力しアドレスバスB10,バス切換スイッチ
14およびアドレスバスB11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスB20,バス切換スイッチ
14およびデータバスB21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタR1 から記憶回路11に含まれたラン
ダムアクセスメモリRAMを指定するバルク切換指定信
号を出力し、そののち(ii)ステップ動作許可信号SAL
Wが復活されたのち、アドレス入出力端からアドレスバ
スB10,バス切換スイッチ14およびアドレスバスB11を
介して記憶回路11のランダムアクセスメモリRAMのア
ドレス入力端にアドレス信号を与えつつ、記憶回路11の
ランダムアクセスメモリRAMのデータ入出力端からデ
ータバスB21,バス切換スイッチ14およびデータバスB
20を介してデータ入出力端に対しデータ信号を受け取る
ことにより、予め記憶回路11のランダムアクセスメモリ
RAMに退避せしめられていた内部レジスタの保持内容
を当初の内部レジスタに復帰せしめる。
【0120】CPU10は、これでデバッグ作業用のモニ
タプログラムの実行を終了し、復帰命令を実行し始め
る。
タプログラムの実行を終了し、復帰命令を実行し始め
る。
【0121】復帰命令の実行
【0122】CPU10が記憶回路11の読出専用メモリR
OMから復帰命令を読み出すと、復帰命令デコーダ18
は、読み出された復帰命令を検出して復帰命令検出信号
PRNTを発生し、フリップフロップFFの同期リセッ
ト入力端Rに与える。
OMから復帰命令を読み出すと、復帰命令デコーダ18
は、読み出された復帰命令を検出して復帰命令検出信号
PRNTを発生し、フリップフロップFFの同期リセッ
ト入力端Rに与える。
【0123】フリップフロップFFは、同期リセット入
力端Rに復帰命令検出信号PRNTが与えられると、C
PU10から操作コードフェッチ信号OPFが与えられた
とき、一状態から他状態へ状態が反転され、出力端Qか
ら“0”を出力し始める。これに伴なって、バス切換信
号BSWが“0”となる。
力端Rに復帰命令検出信号PRNTが与えられると、C
PU10から操作コードフェッチ信号OPFが与えられた
とき、一状態から他状態へ状態が反転され、出力端Qか
ら“0”を出力し始める。これに伴なって、バス切換信
号BSWが“0”となる。
【0124】バス切換信号BSWが“0”とされるに伴
なって、バス切換スイッチ14は、図2に示したデバッグ
作業用のモニタプログラムの実行可能状態から図3に示
したユーザプログラムの実行可能状態に切り換えられ、
また、デバッグ作業のためにアドレスバスおよびデータ
バスを介して構築されていたCPU10と記憶回路11,デ
バッグ動作設定回路12およびインタフェース回路13との
間の接続関係を遮断する。アンド回路AND3 は、オア
回路OR1 からの出力を通過可能とされる。
なって、バス切換スイッチ14は、図2に示したデバッグ
作業用のモニタプログラムの実行可能状態から図3に示
したユーザプログラムの実行可能状態に切り換えられ、
また、デバッグ作業のためにアドレスバスおよびデータ
バスを介して構築されていたCPU10と記憶回路11,デ
バッグ動作設定回路12およびインタフェース回路13との
間の接続関係を遮断する。アンド回路AND3 は、オア
回路OR1 からの出力を通過可能とされる。
【0125】バス切換信号BSWが“0”とされるに伴
なって、CPU10は、ブレーク要求信号発生回路30から
ブレーク要求信号BSWが発生されておらず割込信号入
力端に特権割込信号が与えられないので、割込状態すな
わちデバッグ作業用のモニタプログラムの実行可能状態
からユーザプログラムの実行可能状態へ復帰する。
なって、CPU10は、ブレーク要求信号発生回路30から
ブレーク要求信号BSWが発生されておらず割込信号入
力端に特権割込信号が与えられないので、割込状態すな
わちデバッグ作業用のモニタプログラムの実行可能状態
からユーザプログラムの実行可能状態へ復帰する。
【0126】ユーザプログラムの実行
【0127】CPU10は、ユーザプログラムの実行可能
状態に復帰すると、記憶回路11の記憶領域MEM1 から
ユーザプログラムの命令を読み出しつつ実行し始める
状態に復帰すると、記憶回路11の記憶領域MEM1 から
ユーザプログラムの命令を読み出しつつ実行し始める
【0128】CPU10は、アドレス出力端がアドレスバ
スB10,バス切換スイッチ14およびアドレスバスB12を
介して記憶回路11のユーザ記憶領域すなわち記憶領域M
EM1,MEM2 のアドレス入力端に接続されかつデータ
入出力端がデータバスB20,バス切換スイッチ14および
データバスB22を介して記憶回路11のユーザ記憶領域す
なわち記憶領域MEM1,MEM2 のデータ入力端に接続
されているので、記憶回路11の記憶領域MEM1,MEM
2 との間でアドレス信号およびデータ信号を交換しつ
つ、ユーザプログラムを実行する。CPU10は、アンド
回路AND3 からブレーク要求信号BRKが発生されな
い限り、ユーザプログラムを実行し続け、アンド回路A
ND3 からブレーク要求信号BRKが発生されたとき以
下のごとくブレーク要求信号BRKが特権割込信号とし
て与えられるのでユーザプログラムの実行を中断してデ
バッグ作業用のモニタプログラムを実行する。
スB10,バス切換スイッチ14およびアドレスバスB12を
介して記憶回路11のユーザ記憶領域すなわち記憶領域M
EM1,MEM2 のアドレス入力端に接続されかつデータ
入出力端がデータバスB20,バス切換スイッチ14および
データバスB22を介して記憶回路11のユーザ記憶領域す
なわち記憶領域MEM1,MEM2 のデータ入力端に接続
されているので、記憶回路11の記憶領域MEM1,MEM
2 との間でアドレス信号およびデータ信号を交換しつ
つ、ユーザプログラムを実行する。CPU10は、アンド
回路AND3 からブレーク要求信号BRKが発生されな
い限り、ユーザプログラムを実行し続け、アンド回路A
ND3 からブレーク要求信号BRKが発生されたとき以
下のごとくブレーク要求信号BRKが特権割込信号とし
て与えられるのでユーザプログラムの実行を中断してデ
バッグ作業用のモニタプログラムを実行する。
【0129】特権割込信号の発生
【0130】CPU10がユーザプログラムを実行してい
る際に、(i) ステップ動作許可信号SALWが有効とさ
れている状態でワンステップ動作終了検出回路16がワン
ステップ動作終了信号OSCPを発生するに伴ないステ
ップ動作終了信号SCMPが発生され、あるいは(ii)ア
ドレスブレーク許可信号ABRKAが発生されている状
態でアドレス比較回路17からアドレス一致信号ADR*
が発生されるに伴ないアドレスブレーク信号ABRKが
発生され、あるいは(iii) インタフェース回路13からデ
ータ受信信号DRSが発生されると、それらがオア回路
OR1 を介してアンド回路AND3 の一方の入力端に与
えられかつその他方の入力端に与えられているバス切換
信号BSWが“0”であるので、アンド回路AND3 が
ブレーク要求信号BRKを発生する。
る際に、(i) ステップ動作許可信号SALWが有効とさ
れている状態でワンステップ動作終了検出回路16がワン
ステップ動作終了信号OSCPを発生するに伴ないステ
ップ動作終了信号SCMPが発生され、あるいは(ii)ア
ドレスブレーク許可信号ABRKAが発生されている状
態でアドレス比較回路17からアドレス一致信号ADR*
が発生されるに伴ないアドレスブレーク信号ABRKが
発生され、あるいは(iii) インタフェース回路13からデ
ータ受信信号DRSが発生されると、それらがオア回路
OR1 を介してアンド回路AND3 の一方の入力端に与
えられかつその他方の入力端に与えられているバス切換
信号BSWが“0”であるので、アンド回路AND3 が
ブレーク要求信号BRKを発生する。
【0131】ブレーク要求信号BRKは、フリップフロ
ップFFの同期セット入力端Sに与えられ、かつアンド
回路AND4 の他方の入力端に与えられてフリップフロ
ップFFから与えられたバス切換信号BSWを遮断し、
かつオア回路OR2 を介してCPU10の割込信号入力端
に特権割込信号として与えられる。
ップFFの同期セット入力端Sに与えられ、かつアンド
回路AND4 の他方の入力端に与えられてフリップフロ
ップFFから与えられたバス切換信号BSWを遮断し、
かつオア回路OR2 を介してCPU10の割込信号入力端
に特権割込信号として与えられる。
【0132】CPU10は、割込信号入力端にオア回路O
R2 を介してブレーク要求信号BRKが特権割込信号と
して与えられるので、上述と同様にデバッグ作業用のモ
ニタプログラムの実行を開始する。
R2 を介してブレーク要求信号BRKが特権割込信号と
して与えられるので、上述と同様にデバッグ作業用のモ
ニタプログラムの実行を開始する。
【0133】フリップフロップFFは、同期セット入力
端Sにブレーク要求信号BRKが与えられているので、
他状態から一状態へ反転され、出力端Qから“1”を出
力し始める。これに伴なって、バス切換信号BSWは、
“1”となり、バス切換スイッチ14を図3に示したユー
ザプログラムの実行可能状態から図2に示したデバッグ
作業用のモニタプログラムの実行可能状態へ切り換え、
かつアンド回路AND3 を閉鎖状態すなわちオア回路O
R1 から与えられたステップ動作終了信号SCMP,ア
ドレスブレーク信号ABRKあるいはデータ受信信号D
RSを通過せしめない状態とする。
端Sにブレーク要求信号BRKが与えられているので、
他状態から一状態へ反転され、出力端Qから“1”を出
力し始める。これに伴なって、バス切換信号BSWは、
“1”となり、バス切換スイッチ14を図3に示したユー
ザプログラムの実行可能状態から図2に示したデバッグ
作業用のモニタプログラムの実行可能状態へ切り換え、
かつアンド回路AND3 を閉鎖状態すなわちオア回路O
R1 から与えられたステップ動作終了信号SCMP,ア
ドレスブレーク信号ABRKあるいはデータ受信信号D
RSを通過せしめない状態とする。
【0134】アンド回路AND4 は、アンド回路AND
3 から他方の入力端にブレーク要求信号BRKが与えら
れているので、フリップフロップFFから一方の入力端
に与えられたバス切換信号BSWを通過せしめることが
なく、ひいてはこれがオア回路OR2 を介してCPU10
の割込信号入力端に特権割込信号として与えられること
を阻止する。これにより、CPU10は、一旦開始したデ
バッグ作業を中断することを阻止できる。
3 から他方の入力端にブレーク要求信号BRKが与えら
れているので、フリップフロップFFから一方の入力端
に与えられたバス切換信号BSWを通過せしめることが
なく、ひいてはこれがオア回路OR2 を介してCPU10
の割込信号入力端に特権割込信号として与えられること
を阻止する。これにより、CPU10は、一旦開始したデ
バッグ作業を中断することを阻止できる。
【0135】
【考案の効果】上述より明らかなように、本考案にかか
るデバッグ機能付CPUボードは、基板ボードにCPU
ならびに記憶回路などの所要回路が搭載されておりユー
ザプログラムを実行してなるCPUボードであって、
[問題点の解決手段]の欄に明示したごとく構成されて
おり、(i) CPUがデバッグ作業用のモニタプログラム
を実行するに際してバス切換スイッチによってバスを切
り換えCPUを記憶回路のデバッグ記憶領域およびユー
ザ記憶領域とインタフェース回路とに接続し、かつCP
Uがユーザプログラムを実行するに際してバス切換スイ
ッチによってバスを切り換えCPUを記憶回路のユーザ
記憶領域に接続し、かつ(ii)バス切換スイッチの切換を
指令するバス切換信号BSWとCPUに対しデバッグ作
業用のモニタプログラムを実行するよう指令する特権割
込信号を動作切換信号発生手段が発生し、かつ(iii) C
PUがデバッグ作業用のモニタプログラムを実行するに
際して記憶回路のデバッグ記憶領域およびユーザ記憶領
域をバス切換スイッチを介してCPUに対しバンク切換
で接続するようデバッグ動作設定回路が指令し、かつC
PUがデバッグ作業用のモニタプログラムを実行するに
際して動作切換信号発生手段に対し所要の動作切換条件
をデバッグ動作設定回路が設定して与えているので、 (i) ユーザプログラムの実行に際しデバッグ作業ない
しはデバッグ作業用のモニタプログラムを格別に意識す
る必要を除去できる効果を有し、また (ii) インサーキットエミュレータを不要とできる効果
を有し、ひいては (iii) ユーザプログラムの実行能率を改善し、かつ価
格の高騰を抑制できる効果を有する。
るデバッグ機能付CPUボードは、基板ボードにCPU
ならびに記憶回路などの所要回路が搭載されておりユー
ザプログラムを実行してなるCPUボードであって、
[問題点の解決手段]の欄に明示したごとく構成されて
おり、(i) CPUがデバッグ作業用のモニタプログラム
を実行するに際してバス切換スイッチによってバスを切
り換えCPUを記憶回路のデバッグ記憶領域およびユー
ザ記憶領域とインタフェース回路とに接続し、かつCP
Uがユーザプログラムを実行するに際してバス切換スイ
ッチによってバスを切り換えCPUを記憶回路のユーザ
記憶領域に接続し、かつ(ii)バス切換スイッチの切換を
指令するバス切換信号BSWとCPUに対しデバッグ作
業用のモニタプログラムを実行するよう指令する特権割
込信号を動作切換信号発生手段が発生し、かつ(iii) C
PUがデバッグ作業用のモニタプログラムを実行するに
際して記憶回路のデバッグ記憶領域およびユーザ記憶領
域をバス切換スイッチを介してCPUに対しバンク切換
で接続するようデバッグ動作設定回路が指令し、かつC
PUがデバッグ作業用のモニタプログラムを実行するに
際して動作切換信号発生手段に対し所要の動作切換条件
をデバッグ動作設定回路が設定して与えているので、 (i) ユーザプログラムの実行に際しデバッグ作業ない
しはデバッグ作業用のモニタプログラムを格別に意識す
る必要を除去できる効果を有し、また (ii) インサーキットエミュレータを不要とできる効果
を有し、ひいては (iii) ユーザプログラムの実行能率を改善し、かつ価
格の高騰を抑制できる効果を有する。
【図1】本考案にかかるデバッグ機能付CPUボードの
一実施例に対するデバッグ作業のためのモニタ装置の接
続要領を説明するための斜視図である。
一実施例に対するデバッグ作業のためのモニタ装置の接
続要領を説明するための斜視図である。
【図2】本考案にかかるデバッグ機能付CPUボードの
一実施例の構成および一の動作状態を説明するための回
路図である。
一実施例の構成および一の動作状態を説明するための回
路図である。
【図3】本考案にかかるデバッグ機能付CPUボードの
一実施例の構成および他の動作状態を説明するための回
路図である。
一実施例の構成および他の動作状態を説明するための回
路図である。
【図4】本考案にかかるデバッグ機能付CPUボードの
一実施例の動作を説明するためのフローチャート図であ
る。
一実施例の動作を説明するためのフローチャート図であ
る。
【図5】本考案にかかるデバッグ機能付CPUボードの
一実施例の動作を説明するためのフローチャート図であ
る。
一実施例の動作を説明するためのフローチャート図であ
る。
【図6】本考案にかかるデバッグ機能付CPUボードの
一実施例の動作を説明するためのフローチャート図であ
る。
一実施例の動作を説明するためのフローチャート図であ
る。
【図7】本考案にかかるデバッグ機能付CPUボードの
一実施例の動作を説明するためのフローチャート図であ
る。
一実施例の動作を説明するためのフローチャート図であ
る。
【図8】本考案にかかるデバッグ機能付CPUボードの
一実施例の動作を説明するためのフローチャート図であ
る。
一実施例の動作を説明するためのフローチャート図であ
る。
【図9】本考案にかかるデバッグ機能付CPUボードの
一実施例の動作を説明するためのフローチャート図であ
る。
一実施例の動作を説明するためのフローチャート図であ
る。
【図10】本考案にかかるデバッグ機能付CPUボード
の一実施例の動作を説明するためのフローチャート図で
ある。
の一実施例の動作を説明するためのフローチャート図で
ある。
【図11】本考案にかかるデバッグ機能付CPUボード
の一実施例の動作を説明するためのフローチャート図で
ある。
の一実施例の動作を説明するためのフローチャート図で
ある。
【図12】本考案にかかるデバッグ機能付CPUボード
の一実施例の動作を説明するためのフローチャート図で
ある。
の一実施例の動作を説明するためのフローチャート図で
ある。
【図13】本考案にかかるデバッグ機能付CPUボード
の一実施例の動作を説明するためのフローチャート図で
ある。
の一実施例の動作を説明するためのフローチャート図で
ある。
【図14】本考案にかかるデバッグ機能付CPUボード
の一実施例の動作を説明するためのフローチャート図で
ある。
の一実施例の動作を説明するためのフローチャート図で
ある。
【図15】本考案にかかるデバッグ機能付CPUボード
の一実施例の動作を説明するためのフローチャート図で
ある。
の一実施例の動作を説明するためのフローチャート図で
ある。
【符号の説明】100 ・・・・・・・・・・・・・・・・・・・・・・・・デバッグ機能付CPUボ
ード 110 ・・・・・・・・・・・・・・・・・・・・・・インタフェースコネクタ10・・・・・・・・・・・・・・・・・・・・・・・・ CPU 11・・・・・・・・・・・・・・・・・・・・・・・・記憶装置 ROM・・・・・・・・・・・・・・・・・・読出専用メモリ RAM・・・・・・・・・・・・・・・・・・ランダムアクセスメモリ MEM1,MEM2 ・・・・・・・・記憶領域 12・・・・・・・・・・・・・・・・・・・・・・・・デバッグ動作設定回路 13・・・・・・・・・・・・・・・・・・・・・・・・インタフェース回路 14・・・・・・・・・・・・・・・・・・・・・・・・バス切換スイッチ20・・・・・・・・・・・・・・・・・・・・・・・・ 動作切換信号発生手段 15・・・・・・・・・・・・・・・・・・・・・・電源投入検出信号発生回路 18・・・・・・・・・・・・・・・・・・・・・・復帰命令デコーダ30・・・・・・・・・・・・・・・・・・・・・・ ブレーク要求信号発生回路 16・・・・・・・・・・・・・・・・・・・・ワンステップ動作終了検出回路 17・・・・・・・・・・・・・・・・・・・・アドレス比較回路 AND1 〜AND3 ・・・・アンド回路 OR1 ・・・・・・・・・・・・・・・・オア回路 FF・・・・・・・・・・・・・・・・・・・・・・フリップフロップ40・・・・・・・・・・・・・・・・・・・・・・・・ 特権割込信号発生回路 AND4 ・・・・・・・・・・・・・・・・アンド回路 OR2 ・・・・・・・・・・・・・・・・・・オア回路200 ・・・・・・・・・・・・・・・・・・・・・・・・ユーザ機器300 ・・・・・・・・・・・・・・・・・・・・・・・・モニタ装置 310 ・・・・・・・・・・・・・・・・・・・・・・ケーブルコネクタ 311 ・・・・・・・・・・・・・・・・・・・・ケーブル 320 ・・・・・・・・・・・・・・・・・・・・・・キーボード 321 ・・・・・・・・・・・・・・・・・・・・ケーブル 330 ・・・・・・・・・・・・・・・・・・・・・・コンピュータ本体 340 ・・・・・・・・・・・・・・・・・・・・・・表示部材
ード 110 ・・・・・・・・・・・・・・・・・・・・・・インタフェースコネクタ10・・・・・・・・・・・・・・・・・・・・・・・・ CPU 11・・・・・・・・・・・・・・・・・・・・・・・・記憶装置 ROM・・・・・・・・・・・・・・・・・・読出専用メモリ RAM・・・・・・・・・・・・・・・・・・ランダムアクセスメモリ MEM1,MEM2 ・・・・・・・・記憶領域 12・・・・・・・・・・・・・・・・・・・・・・・・デバッグ動作設定回路 13・・・・・・・・・・・・・・・・・・・・・・・・インタフェース回路 14・・・・・・・・・・・・・・・・・・・・・・・・バス切換スイッチ20・・・・・・・・・・・・・・・・・・・・・・・・ 動作切換信号発生手段 15・・・・・・・・・・・・・・・・・・・・・・電源投入検出信号発生回路 18・・・・・・・・・・・・・・・・・・・・・・復帰命令デコーダ30・・・・・・・・・・・・・・・・・・・・・・ ブレーク要求信号発生回路 16・・・・・・・・・・・・・・・・・・・・ワンステップ動作終了検出回路 17・・・・・・・・・・・・・・・・・・・・アドレス比較回路 AND1 〜AND3 ・・・・アンド回路 OR1 ・・・・・・・・・・・・・・・・オア回路 FF・・・・・・・・・・・・・・・・・・・・・・フリップフロップ40・・・・・・・・・・・・・・・・・・・・・・・・ 特権割込信号発生回路 AND4 ・・・・・・・・・・・・・・・・アンド回路 OR2 ・・・・・・・・・・・・・・・・・・オア回路200 ・・・・・・・・・・・・・・・・・・・・・・・・ユーザ機器300 ・・・・・・・・・・・・・・・・・・・・・・・・モニタ装置 310 ・・・・・・・・・・・・・・・・・・・・・・ケーブルコネクタ 311 ・・・・・・・・・・・・・・・・・・・・ケーブル 320 ・・・・・・・・・・・・・・・・・・・・・・キーボード 321 ・・・・・・・・・・・・・・・・・・・・ケーブル 330 ・・・・・・・・・・・・・・・・・・・・・・コンピュータ本体 340 ・・・・・・・・・・・・・・・・・・・・・・表示部材
Claims (4)
- 【請求項1】基板ボードにCPUならびに記憶回路など
の所要回路が搭載されておりユーザプログラムを実行し
てなるCPUボードにおいて、 (a) CPUを外部のモニタ装置に接続しており、CPU
がデバック作業用のモニタプログラムを実行するに際し
て所要のコマンドおよびデータならびに信号をCPUと
モニタ装置との間で仲介するためのインタフェース回路
(13)と、 (b) CPUと記憶回路およびインタフェース回路(13)と
を連絡するバス中に配置されており、CPUがデバッグ
作業用のモニタプログラムを実行するに際してバスを切
り換えCPUを記憶回路のデバッグ記憶領域およびユー
ザ記憶領域とインタフェース回路(13)とに接続し、かつ
CPUがユーザプログラムを実行するに際してバスを切
り換えCPUを記憶回路のユーザ記憶領域に接続するた
めのバス切換スイッチ(14)と、 (c) CPUとインタフェース回路(13)とバス切換スイッ
チ(14)の制御入力端とに接続されており、バス切換スイ
ッチ(14)に対しバス切換を実行するよう指令するバス切
換信号BSWとCPUに対しデバッグ作業用のモニタプ
ログラムを実行するよう指令する特権割込信号とを発生
して出力するための動作切換信号発生手段(20)と、 (d) バス切換スイッチ(14)と記憶回路および動作切換信
号発生手段(20)との間に配置されており、CPUがデバ
ッグ作業用のモニタプログラムを実行するに際しバス切
換スイッチ(14)を介して記憶回路のデバッグ記憶領域お
よびユーザ記憶領域をCPUに対しバンク切換で接続す
るよう指令し、かつCPUがデバッグ作業用のモニタプ
ログラムを実行するに際して所要の動作切換条件を設定
し動作切換信号発生手段(20)に与えるためのデバッグ動
作設定回路(12)とを備えてなることを特徴とするデバッ
グ機能付CPUボード。 - 【請求項2】動作切換信号発生手段(20)が、(a) CPU
ならびに記憶回路などの所要回路に電力を与えるよう電
源を投入したことを検出しており、検出結果を電源投入
検出信号PONとして出力するための電源投入検出信号
発生回路(15)と、 (b) CPUとバス切換スイッチ(14)とを連絡するバスに
接続されており、CPUがバス切換スイッチ(14)を介し
て記憶回路のデバッグ記憶領域から受け取ったデバッグ
作業用のモニタプログラムに含まれた命令が復帰命令で
あるか否かを判別し、復帰命令であるときに復帰命令検
出信号PRTNを発生して出力するための復帰命令デコ
ーダ(18)と、 (c) デバッグ動作設定回路(12)およびインタフェース回
路(13)に入力端が接続されており、デバッグ動作設定回
路(12)からステップ動作許可信号SLAWが与えられて
いる場合にCPUによるユーザプログラムに含まれた命
令のいずれか1つの実行が終了したことを検出したと
き、あるいはデバッグ動作設定回路(12)からアドレスブ
レーク許可信号ABRKAが与えられている場合にCP
Uによって指定されたアドレスがデバッグ動作設定回路
(12)によって設定されたアドレスと一致したとき、ある
いはインタフェース回路(13)が外部のモニタ装置から所
要のコマンドあるいはデータを受信するに際して発生し
たデータ受信信号DRSをインタフェース回路(13)から
受け取ったときに、バス切換信号BSWがバス切換スイ
ッチ(14)に対しCPUを記憶回路のユーザ記憶領域のみ
に接続するよう切り換え指令していることを条件に、ブ
レーク要求信号BRKを発生して出力するためのブレー
ク要求信号発生回路(30)と、 (d) 電源投入検出信号発生回路(15)の出力端に非同期セ
ット入力端が接続され、かつブレーク要求信号発生回路
(30)の出力端に同期セット入力端が接続され、かつ復帰
命令デコーダ(18)の出力端に同期リセット入力端が接続
され、かつCPUの操作コードフェッチ信号出力端にク
ロック入力端が接続され、かつ出力端がバス切換スイッ
チ(14)の制御入力端およびブレーク要求信号発生回路(3
0)の他の入力端に接続されており、電源投入検出信号発
生回路(15)から電源投入検出信号PONが非同期セット
入力端に与えられたときにセット状態となり、ブレーク
要求信号発生回路(30)からブレーク要求信号BRKが与
えられかつCPUから操作コードフェッチ信号OPFが
与えられたときにセット状態となり、復帰命令デコーダ
(18)から復帰命令検出信号PRTNが与えられかつCP
Uから操作コードフェッチ信号OPFが与えられたとき
にリセット状態となって、出力端からバス切換信号BS
Wを発生してバス切換スイッチ(14)の制御入力端とブレ
ーク要求信号発生回路(30)の他の入力端とに与えるため
のフリップフロップFFと、 (e) フリップフロップFFの出力端に一方の入力端が接
続され、かつ他方の入力端がブレーク要求信号発生回路
(30)の出力端に接続され、かつ出力端がCPUの割込信
号入力端に接続されており、フリップフロップFFから
与えられたバス切換信号BSWとブレーク要求信号発生
回路(3 0)から与えられたブレーク要求信号BRKとに応
じて特権割込信号を発生しCPUに与えるための特権割
込信号発生回路(40)とを包有してなることを特徴とする
請求項1に記載のデバッグ機能付CPUボード。 - 【請求項3】特権割込信号発生回路(40)が、 (a) フリップフロップFFの出力端に一方の入力端が接
続され、かつ他方の入力端がブレーク要求信号発生回路
(30)の出力端に接続されており、ブレーク要求信号発生
回路(30)からブレーク要求信号BRKが与えられていな
いときにフリップフロップFFから与えられたバス切換
信号BSWを割込信号INTRとして通過せしめ、かつ
ブレーク要求信号発生回路(30)からブレーク要求信号B
RKが与えられているときにフリップフロップFFから
与えられたバス切換信号BSWを遮断せしめるためのア
ンド回路AND4 と、 (b) アンド回路AND4 の出力端に一方の入力端が接続
され、かつ他方の入力端がブレーク要求信号発生回路(3
0)の出力端に接続され、かつ出力端がCPUの割込信号
入力端に接続されており、アンド回路AND4から与え
られた割込信号INTRとブレーク要求信号発生回路(3
0)から与えられたブレーク要求信号BRKとをCPUの
割込信号入力端に対し特権割込信号として与えるための
オア回路OR2 とを包有してなることを特徴とする請求
項2に記載のデバッグ機能付CPUボード。 - 【請求項4】ブレーク要求信号発生回路(30)が、(a) プ
ログラムに含まれた命令のCPUによる処理状況を監視
しており、CPUによってプログラムに含まれた命令の
いずれか1つの実行が終了したことを検出したとき検出
結果をワンステップ動作終了検出信号OSCPとして出
力するためのワンステップ動作終了検出回路(16)と、 (b) ワンステップ動作終了検出回路(16)の出力端に一方
の入力端が接続され、かつ他方の入力端がデバッグ動作
設定回路(12)の出力端に接続されており、デバッグ動作
設定回路(12)からステップ動作許可信号SLAWが与え
られている場合にワンステップ動作終了検出回路(16)か
らワンステップ動作終了検出信号OSCPが与えられた
ときステップ動作終了信号SCMPを発生して出力する
ためのアンド回路AND1 と、 (c) CPUとバス切換スイッチ(14)とを連絡するバスに
一方の入力端が接続され、かつ他方の入力端がデバッグ
動作設定回路(12)の出力端に接続されており、CPUに
よって指定されたアドレスがデバッグ動作設定回路(12)
によって設定されたアドレスと一致したときにアドレス
一致信号ADR* を発生して出力するためのアドレス比
較回路(17)と、 (d) アドレス比較回路(17)の出力端に一方の入力端が接
続され、かつ他方の入力端がデバッグ動作設定回路(12)
の出力端に接続されており、デバッグ動作設定回路(12)
からアドレスブレーク許可信号ABRKAが与えられて
いる場合にアドレス比較回路(17)からアドレス一致信号
ADR* が与えられたときアドレスブレーク信号ABR
Kを発生して出力するためのアンド回路AND2 と、 (e) アンド回路AND1 の出力端に第1の入力端が接続
され、かつ第2の入力端がアンド回路AND2 の出力端
に接続され、かつ第3の入力端がインタフェース回路(1
3)のデータ受信信号出力端に接続されており、アンド回
路AND1 から与えられたステップ動作終了信号SCM
Pとアンド回路AND2 から与えられたアドレスブレー
ク信号ABRKとインタフェース回路(13)から与えられ
たデータ受信信号DRSとを通過せしめるためのオア回
路OR1 と、 (f) オア回路OR1 の出力端に一方の入力端が接続さ
れ、かつ他方の入力端がフリップフロップFFの出力端
に接続され、かつ出力端がフリップフロップFFの同期
セット入力端と特権割込信号発生回路(40)の他方の入力
端とに接続されており、フリップフロップFFの出力端
から他方の入力端にCPUがデバッグ作業用のモニタプ
ログラムを実行可能となるようバス切換スイッチ(14)を
切り換えるバス切換信号BSWが与えられているときに
ブレーク要求信号BRKの発生を阻止し、かつフリップ
フロップFFの出力端から他方の入力端にCPUがユー
ザプログラムを実行可能となるようバス切換スイッチ(1
4)を切り換えるバス切換信号BSWが与えられていると
きにブレーク要求信号BRKの発生を許容するためのア
ンド回路AND3 とを包有してなることを特徴とする請
求項2に記載のデバッグ機能付CPUボード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5638292U JP2586421Y2 (ja) | 1992-07-17 | 1992-07-17 | デバッグ機能付cpuボード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5638292U JP2586421Y2 (ja) | 1992-07-17 | 1992-07-17 | デバッグ機能付cpuボード |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0615139U JPH0615139U (ja) | 1994-02-25 |
JP2586421Y2 true JP2586421Y2 (ja) | 1998-12-09 |
Family
ID=13025711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5638292U Expired - Lifetime JP2586421Y2 (ja) | 1992-07-17 | 1992-07-17 | デバッグ機能付cpuボード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2586421Y2 (ja) |
-
1992
- 1992-07-17 JP JP5638292U patent/JP2586421Y2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0615139U (ja) | 1994-02-25 |
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