JP2585372B2 - フイルタ回路 - Google Patents
フイルタ回路Info
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- JP2585372B2 JP2585372B2 JP63127183A JP12718388A JP2585372B2 JP 2585372 B2 JP2585372 B2 JP 2585372B2 JP 63127183 A JP63127183 A JP 63127183A JP 12718388 A JP12718388 A JP 12718388A JP 2585372 B2 JP2585372 B2 JP 2585372B2
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- JP
- Japan
- Prior art keywords
- value
- filter
- clock
- signal
- input
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
- H03H9/46—Filters
- H03H9/48—Coupling means therefor
- H03H9/52—Electric coupling means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Acoustics & Sound (AREA)
- Manipulation Of Pulses (AREA)
- Input From Keyboards Or The Like (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフィルタ回路に係わり、特に信号からノイズ
を除去して良好な整形波形を得るためのフィルタ回路に
関する。
を除去して良好な整形波形を得るためのフィルタ回路に
関する。
プログラマブルコントローラ等の制御系では、制御対
象からその対象の状態を表す信号をとり込み、処理を行
って必要な制御信号を生成して出力する。この場合、状
態信号、即ち制御系への入力信号には多くのノイズが含
まれており、これを除去して波形整形をし、状態信号を
正確に、かつ後の処理に差し支えない時間内にとり出す
必要がある。
象からその対象の状態を表す信号をとり込み、処理を行
って必要な制御信号を生成して出力する。この場合、状
態信号、即ち制御系への入力信号には多くのノイズが含
まれており、これを除去して波形整形をし、状態信号を
正確に、かつ後の処理に差し支えない時間内にとり出す
必要がある。
本発明は、このためのフィルタ回路に関するものであ
り、その従来例の１つを第２図に、その動作波形を第３
図に示す。第２図において、プログラマブルコントロー
ラ10には、制御対象である外部機器９からの状態信号が
入力され、絶縁されかつレベル変換され、第３図に示し
たような信号５としてCRフィルタ12に供給される。ここ
でコンデンサと抵抗により積分されてノイズ除去が行わ
れ、フィルタ出力信号15としてヒステリシス特性を有す
るレシーバ13で波形整形される。この結果、立ち上がり
及び立ち下がりには第３図のように遅れ17、18が生じ
る。
り、その従来例の１つを第２図に、その動作波形を第３
図に示す。第２図において、プログラマブルコントロー
ラ10には、制御対象である外部機器９からの状態信号が
入力され、絶縁されかつレベル変換され、第３図に示し
たような信号５としてCRフィルタ12に供給される。ここ
でコンデンサと抵抗により積分されてノイズ除去が行わ
れ、フィルタ出力信号15としてヒステリシス特性を有す
るレシーバ13で波形整形される。この結果、立ち上がり
及び立ち下がりには第３図のように遅れ17、18が生じ
る。
第４図は別の従来例を示すもので、特開昭61−109317
号に開示されたものである。また第５図はその動作を示
すタイムチャートである。この例は、回路をディジタル
化したもので、サンプリングクロック７により駆動され
るシフトレジスタ30によりフィルタ入力信号５をサンプ
リングしてとり込み、それが４回連続して“H"であれば
（Q1〜Q4がすべて“H"）、出力セット信号28が立ち下が
り、これによってフリップフロップ301がセットされ
る。また４回連続して“L"（このときQ1〜Q4はすべて
“L"）になると出力リセット信号29が立ち下がり、これ
によってフリップフロップ301がリセットされる。この
フリップフロップ301の出力がフィルタ出力６としてと
り出される。
号に開示されたものである。また第５図はその動作を示
すタイムチャートである。この例は、回路をディジタル
化したもので、サンプリングクロック７により駆動され
るシフトレジスタ30によりフィルタ入力信号５をサンプ
リングしてとり込み、それが４回連続して“H"であれば
（Q1〜Q4がすべて“H"）、出力セット信号28が立ち下が
り、これによってフリップフロップ301がセットされ
る。また４回連続して“L"（このときQ1〜Q4はすべて
“L"）になると出力リセット信号29が立ち下がり、これ
によってフリップフロップ301がリセットされる。この
フリップフロップ301の出力がフィルタ出力６としてと
り出される。
また、遅延時間を可変としたフィルタとしては、特開
昭56−114002号に示されたものがあり、CRフィルタのコ
ンデンサ容量を可変とすることによりノイズ除去特性や
遅延時間を可変としている。基本的にCRフィルタである
ため、前述の欠点については配慮されていなかった。
昭56−114002号に示されたものがあり、CRフィルタのコ
ンデンサ容量を可変とすることによりノイズ除去特性や
遅延時間を可変としている。基本的にCRフィルタである
ため、前述の欠点については配慮されていなかった。
第２図の従来例では、積分用抵抗の電圧降下のためレ
シーバ13への入力の“L"電位が高くなり回路構成上好ま
しくない、コンデンサの充放電波形を整形しているので
温度によるしきい値変化のための遅延時間変動が大き
い、ヒステリシス特性はレシーバ入力しきい電圧に依存
しているからヒステリシス幅を大きくとれない、コンデ
ンサの使用は集積化に適さない、等の問題があった。こ
れらの問題点は特開昭56−114002号に示されたものでも
同様である。
シーバ13への入力の“L"電位が高くなり回路構成上好ま
しくない、コンデンサの充放電波形を整形しているので
温度によるしきい値変化のための遅延時間変動が大き
い、ヒステリシス特性はレシーバ入力しきい電圧に依存
しているからヒステリシス幅を大きくとれない、コンデ
ンサの使用は集積化に適さない、等の問題があった。こ
れらの問題点は特開昭56−114002号に示されたものでも
同様である。
また、第４図の従来例では、出力信号６が切り換えら
れる前に第５図のようなノイズ22が入力されると、その
サンプリングデータがシフトレジスタ30をシフトアウト
するまで出力６はセットされず、ターンオン時間17が大
きくなる欠点があった。これはターンオフ時間18につい
ても同様であり、これらの遅延時間がノイズの影響を大
きくうけてしまう。またノイズ除去や遅延時間特性を可
変設定することは考慮されていない。
れる前に第５図のようなノイズ22が入力されると、その
サンプリングデータがシフトレジスタ30をシフトアウト
するまで出力６はセットされず、ターンオン時間17が大
きくなる欠点があった。これはターンオフ時間18につい
ても同様であり、これらの遅延時間がノイズの影響を大
きくうけてしまう。またノイズ除去や遅延時間特性を可
変設定することは考慮されていない。
本発明の目的は、良好な整形波形が得られ、集積化に
適し、かつ時定数が可変で安定したフィルタ回路を提供
することにある。
適し、かつ時定数が可変で安定したフィルタ回路を提供
することにある。
上記の目的は、可逆カウンタを設け、入力信号の“H"
または“L"に応じてクロックをカウントアップまたはカ
ウントダウンさせ、その値がしきい値をこえた時にその
カウント時をスキップさせる構成とすることにより達成
され、また、サンプリング・クロック生成回路により複
数の異なる周期を持つクロックを生成し、これを時定数
設定手段で設定された値に従って選択して上記可逆カウ
ンタへのクロックとすることによって達成される。
または“L"に応じてクロックをカウントアップまたはカ
ウントダウンさせ、その値がしきい値をこえた時にその
カウント時をスキップさせる構成とすることにより達成
され、また、サンプリング・クロック生成回路により複
数の異なる周期を持つクロックを生成し、これを時定数
設定手段で設定された値に従って選択して上記可逆カウ
ンタへのクロックとすることによって達成される。
可逆カウンタは、フィルタ入力信号の“H",“L"に応
じて計数動作の方向が制御されるが、カウント値がしき
い値を超えるまで出力が変化しないので、急峻なパルス
等を除去するフィルタ特性が得られる。さらに、しきい
値を超える時の計数をスキップさせることにより、反転
信号が入力されてもすぐにしきい値に達しないので、安
定で良好なヒステリシス特性が得られる。また、サンプ
リング・クロック生成回路により生成した複数のクロッ
ク信号の中から選択したものを可逆カウンタに供給する
ことにより、可逆カウンタの計数動作の速度を制御する
ことができ、時定数を可変とすることができ、しかもこ
のクロックを安定化するのは容易であるので、時定数の
変動は極めて小さくできる。
じて計数動作の方向が制御されるが、カウント値がしき
い値を超えるまで出力が変化しないので、急峻なパルス
等を除去するフィルタ特性が得られる。さらに、しきい
値を超える時の計数をスキップさせることにより、反転
信号が入力されてもすぐにしきい値に達しないので、安
定で良好なヒステリシス特性が得られる。また、サンプ
リング・クロック生成回路により生成した複数のクロッ
ク信号の中から選択したものを可逆カウンタに供給する
ことにより、可逆カウンタの計数動作の速度を制御する
ことができ、時定数を可変とすることができ、しかもこ
のクロックを安定化するのは容易であるので、時定数の
変動は極めて小さくできる。
以下、本発明を詳細に説明する。第１図は本発明の回
路の基本構成を示すブロック図で、ノイズやチャタリン
グ等を含んだフィルタ入力信号５を、アップ・ダウンカ
ウンタで構成したデジタルフィルタ１に入力する。デジ
タルフィルタ１では、サンプリング・クロック信号７の
たびごとにフィルタ入力信号５の“H",“L"状態に応じ
てアップまたはダウンの計数動作を行ない、結果として
ノイズやチャタリングが除去されたフィルタ出力信号６
を出力する。デジタルフィルタ１に供給されるサンプリ
ング・クロック信号７は、基本クロック入力信号42をサ
ンプリング・クロック発生回路２により分周して得られ
る複数の周期クロックの中から、時定数（遅延時間）設
定手段３により設定されたものがサンプリング・クロッ
ク選択回路によって選択されることにより得られる。
路の基本構成を示すブロック図で、ノイズやチャタリン
グ等を含んだフィルタ入力信号５を、アップ・ダウンカ
ウンタで構成したデジタルフィルタ１に入力する。デジ
タルフィルタ１では、サンプリング・クロック信号７の
たびごとにフィルタ入力信号５の“H",“L"状態に応じ
てアップまたはダウンの計数動作を行ない、結果として
ノイズやチャタリングが除去されたフィルタ出力信号６
を出力する。デジタルフィルタ１に供給されるサンプリ
ング・クロック信号７は、基本クロック入力信号42をサ
ンプリング・クロック発生回路２により分周して得られ
る複数の周期クロックの中から、時定数（遅延時間）設
定手段３により設定されたものがサンプリング・クロッ
ク選択回路によって選択されることにより得られる。
次にその動作を第６図のタイム・チャートを用いて説
明する。最上段のノイズやチャタリング等を含むフィル
タ入力波形５をサンプリング・クロック信号７でサンプ
リングし、“H"の時（図中白丸）にはカウント値をアッ
プし、“L"の時（図中黒丸）にはカウント値をダウンす
る。そしてカウント値が３を超えてアップした時にフィ
ルタ出力信号６を“H"とし、カウント値が４より小さく
なった時出力信号６を“L"とする。以上のようにアップ
・ダウンカウンタを用いることにより、たとえば第６図
の正のパルス（ノイズ）24が入力されても、カウント値
が０から１に変るだけで３を超えないので、フィルタ出
力信号６にはその影響が現われず、ノイズを除去するこ
とができる。同様に、負のパルス22,23,43等が入力され
た場合も、カウント値が１減るだけでしきい値を超えな
いためにこの影響を除去することができる。本フィルタ
におけるパルス除去能力を次式で表わされ、これを満足
するような幅のパルスはすべて除去できる理想的な低減
ろ波特性を得ることが可能である。
明する。最上段のノイズやチャタリング等を含むフィル
タ入力波形５をサンプリング・クロック信号７でサンプ
リングし、“H"の時（図中白丸）にはカウント値をアッ
プし、“L"の時（図中黒丸）にはカウント値をダウンす
る。そしてカウント値が３を超えてアップした時にフィ
ルタ出力信号６を“H"とし、カウント値が４より小さく
なった時出力信号６を“L"とする。以上のようにアップ
・ダウンカウンタを用いることにより、たとえば第６図
の正のパルス（ノイズ）24が入力されても、カウント値
が０から１に変るだけで３を超えないので、フィルタ出
力信号６にはその影響が現われず、ノイズを除去するこ
とができる。同様に、負のパルス22,23,43等が入力され
た場合も、カウント値が１減るだけでしきい値を超えな
いためにこの影響を除去することができる。本フィルタ
におけるパルス除去能力を次式で表わされ、これを満足
するような幅のパルスはすべて除去できる理想的な低減
ろ波特性を得ることが可能である。
（除去可能な最大パルス幅）＝ （サンプリング・クロック周期:Ts） ×（しきい値までの計数距離） 本実施例では、4TS未満のパルス幅のノイズであれば
確実に除去することができる。
確実に除去することができる。
また、本実施例で得られるフィルタの特性は回路が決
まるとしきい値までの計数距離が決定するためサンプリ
ング・クロック周期TSのみの関数となる。従って基本ク
ロックを水晶発振器等を用いて生成した場合には大変精
度の良い安定したフィルタ特性が得られる利点がある。
まるとしきい値までの計数距離が決定するためサンプリ
ング・クロック周期TSのみの関数となる。従って基本ク
ロックを水晶発振器等を用いて生成した場合には大変精
度の良い安定したフィルタ特性が得られる利点がある。
さらに、本発明の特徴として、しきい値を超える時の
計数動作を不連続とすることにより、良好なヒステリシ
ス特性を得た点がある。以下、同じく第６図を用いて説
明する。カウント値が３を超える時、図中のタイムスロ
ット19のように、次のカウント値を４とするのではな
く、たとえば７としてやる。こうすることにより、フィ
ルタ出力波形６が“H"になった直後に、例えば負のパル
ス43が入ってもカウント値は６となるだけで、しきい値
である４未満に対して余裕があるので、フィルタ出力信
号が“L"に再反転するのを防ぐことができる。同様にし
てカウント値がしきい値よりも小さくなる時も、図中の
タイムスロット20のように、次のカウント値を３とする
のではなくたとえば０とすることにより、フィルタ出力
波形の正への再反転を防ぐことができる。従って、フィ
ルタ出力波形６にはチャタリングが現われてこない。
計数動作を不連続とすることにより、良好なヒステリシ
ス特性を得た点がある。以下、同じく第６図を用いて説
明する。カウント値が３を超える時、図中のタイムスロ
ット19のように、次のカウント値を４とするのではな
く、たとえば７としてやる。こうすることにより、フィ
ルタ出力波形６が“H"になった直後に、例えば負のパル
ス43が入ってもカウント値は６となるだけで、しきい値
である４未満に対して余裕があるので、フィルタ出力信
号が“L"に再反転するのを防ぐことができる。同様にし
てカウント値がしきい値よりも小さくなる時も、図中の
タイムスロット20のように、次のカウント値を３とする
のではなくたとえば０とすることにより、フィルタ出力
波形の正への再反転を防ぐことができる。従って、フィ
ルタ出力波形６にはチャタリングが現われてこない。
ここではヒステリシス幅を4TS（TS:サンプリング・ク
ロック周期）としているが、これはしきい値を超える時
のジャンプする計数距離を変えることにより、TSから4T
SまでTS単位で自由に設定することができる。この様子
を第７図に示す。第７図は、３桁の可逆カウンタの計数
動作とヒステリシス幅の関係を状態遷移図で示したもの
である。可逆カウンタとして２進アップ・ダウンカウン
タを用いた場合には各状態のＳの次の数字がそのままア
ップ・ダウンカウンタのカウント値に対応する。フィル
タ出力信号Ｙはカウント値が４以上の時１、３以下の時
０となり、カウンタの最上位桁（MSB）の値と等しい。
遷移条件は、サンプリング時のフィルタ入力信号で決ま
り、図中のＸは“H",は“L"入力である。第６図で説
明したジャンプ計数距離４は第７図（ａ）に相当し、ヒ
ステリシス幅を最大とした例である。このようにして設
定したヒステリシス幅は、サンプリング・クロック周期
の倍数で決まるため、CRフィルタの場合のような温度に
よる変動を受けにくいという利点がある。
ロック周期）としているが、これはしきい値を超える時
のジャンプする計数距離を変えることにより、TSから4T
SまでTS単位で自由に設定することができる。この様子
を第７図に示す。第７図は、３桁の可逆カウンタの計数
動作とヒステリシス幅の関係を状態遷移図で示したもの
である。可逆カウンタとして２進アップ・ダウンカウン
タを用いた場合には各状態のＳの次の数字がそのままア
ップ・ダウンカウンタのカウント値に対応する。フィル
タ出力信号Ｙはカウント値が４以上の時１、３以下の時
０となり、カウンタの最上位桁（MSB）の値と等しい。
遷移条件は、サンプリング時のフィルタ入力信号で決ま
り、図中のＸは“H",は“L"入力である。第６図で説
明したジャンプ計数距離４は第７図（ａ）に相当し、ヒ
ステリシス幅を最大とした例である。このようにして設
定したヒステリシス幅は、サンプリング・クロック周期
の倍数で決まるため、CRフィルタの場合のような温度に
よる変動を受けにくいという利点がある。
第７図（ａ）に示した状態遷移図にリセット信号によ
るカウンタのリセット動作を加味した状態遷移図を第８
図に示す。各状態の括弧内は、アップ・ダウンカウンタ
のカウント値を示す。この第４図を元にしてマスター・
スレーブ形JKスリップ・フロップにより構成したデジタ
ルフィルタの回路図の一例を第９図に示す。JKフリップ
・フロップ25がアップ・ダウンカウンタの最下位ビット
であり、JKフリップ・フロップ26が中位ビット、同じく
27が最上位ビット（MSB）である。リセット動作は、リ
セット信号８を“H"にした時に各ビットのＪ入力を
“L",K入力を“H"とすることにより実施される。また、
計数動作は各ビットの出力状態と入力信号５の状態によ
り、各ビットのJ,K入力をそれぞれ制御することにより
サンプリング・クロックのたびに実行される。この実施
例は、ゲート数が少ないため、特に多くの入力信号から
チャタリングやノイズを除去する時のLSI化に有効であ
る。
るカウンタのリセット動作を加味した状態遷移図を第８
図に示す。各状態の括弧内は、アップ・ダウンカウンタ
のカウント値を示す。この第４図を元にしてマスター・
スレーブ形JKスリップ・フロップにより構成したデジタ
ルフィルタの回路図の一例を第９図に示す。JKフリップ
・フロップ25がアップ・ダウンカウンタの最下位ビット
であり、JKフリップ・フロップ26が中位ビット、同じく
27が最上位ビット（MSB）である。リセット動作は、リ
セット信号８を“H"にした時に各ビットのＪ入力を
“L",K入力を“H"とすることにより実施される。また、
計数動作は各ビットの出力状態と入力信号５の状態によ
り、各ビットのJ,K入力をそれぞれ制御することにより
サンプリング・クロックのたびに実行される。この実施
例は、ゲート数が少ないため、特に多くの入力信号から
チャタリングやノイズを除去する時のLSI化に有効であ
る。
第９図は状態遷移図を元に、直接各ビットの変化を制
御して構成したデジタルフィルタの一実施例であるが、
第１図のデジタルフィルタ１は第10図に示すブロック図
によっても構成することができる。フィルタ入力信号５
をプリセット可能アップ・ダウンカウンタ31に供給して
アップ／ダウンの動作モードを指定する。そしてサンプ
リング・クロック信号７によって計数動作を行い、その
出力信号をしきい値検出回路44,45によって監視する。
しきい値に到達するとしきい値検出信号32,33を出力
し、これを元にプリセット指令生成回路46によってプリ
セット指令34を、プリセットデータ生成回路47によって
プリセットデータ35をそれぞれ生成し、アップ・ダウン
カウンタに供給する。これらの回路44〜47を使って、し
きい値を超えた時に強制的にカウント値をプリセットす
ることにより、計数動作を不連続とし、良好なヒステリ
シス特性を得ることができる。
御して構成したデジタルフィルタの一実施例であるが、
第１図のデジタルフィルタ１は第10図に示すブロック図
によっても構成することができる。フィルタ入力信号５
をプリセット可能アップ・ダウンカウンタ31に供給して
アップ／ダウンの動作モードを指定する。そしてサンプ
リング・クロック信号７によって計数動作を行い、その
出力信号をしきい値検出回路44,45によって監視する。
しきい値に到達するとしきい値検出信号32,33を出力
し、これを元にプリセット指令生成回路46によってプリ
セット指令34を、プリセットデータ生成回路47によって
プリセットデータ35をそれぞれ生成し、アップ・ダウン
カウンタに供給する。これらの回路44〜47を使って、し
きい値を超えた時に強制的にカウント値をプリセットす
ることにより、計数動作を不連続とし、良好なヒステリ
シス特性を得ることができる。
第10図の具体的な一回路例を第11図に示す。本実施例
では、アップ・ダウンカウンタとして４ビットの同期式
２進アップ・ダウンカウンタ31を用いている。第９図の
例と異なり、通常のアップ・ダウンカウンタを用いてい
るので、汎用の論理ICを用いて実現する場合にはIC数が
少なくなり、有利な方式である。
では、アップ・ダウンカウンタとして４ビットの同期式
２進アップ・ダウンカウンタ31を用いている。第９図の
例と異なり、通常のアップ・ダウンカウンタを用いてい
るので、汎用の論理ICを用いて実現する場合にはIC数が
少なくなり、有利な方式である。
本実施例における動作のタイム・チャートを第12図に
示す。カウント値が７の時にフィルタ入力信号５が“H"
であればターンオンしきい値検出信号32が“L"となり、
サンプリング・クロック入力時点でフィルタ出力信号６
が“H"となる。同様に、カウント値が８の時にフィルタ
入力信号５が“L"であればターンオフしきい値検出信号
33が“L"となり、サンプリング・クロック入力時点でフ
ィルタ出力信号６は“L"となる。
示す。カウント値が７の時にフィルタ入力信号５が“H"
であればターンオンしきい値検出信号32が“L"となり、
サンプリング・クロック入力時点でフィルタ出力信号６
が“H"となる。同様に、カウント値が８の時にフィルタ
入力信号５が“L"であればターンオフしきい値検出信号
33が“L"となり、サンプリング・クロック入力時点でフ
ィルタ出力信号６は“L"となる。
リセット動作はリセット信号８によって強制的に０を
プリセットさせてもよいし、図中点線のようにアップ・
ダウンカウンタ31リセット入力がある場合にはこれに直
接供給して行ってもよい。なお、第11図の回路例では、
第10図のプリセットデータ生成回路47の出力データ35を
０と15に設定した場合を示したが、他の値を出力してヒ
ステリシス幅を小さくすることもできる。たとえば１と
14をプリセットさせるようにすれば、ヒステリシス幅は
8TSから7TSに縮小する。
プリセットさせてもよいし、図中点線のようにアップ・
ダウンカウンタ31リセット入力がある場合にはこれに直
接供給して行ってもよい。なお、第11図の回路例では、
第10図のプリセットデータ生成回路47の出力データ35を
０と15に設定した場合を示したが、他の値を出力してヒ
ステリシス幅を小さくすることもできる。たとえば１と
14をプリセットさせるようにすれば、ヒステリシス幅は
8TSから7TSに縮小する。
以上の実施例は、２進のアップ・ダウンカウンタを用
いてデジタルフィルタを構成したものであったが、必ず
しも２進アップ・ダウンカウンタである必要はない。基
本的には可逆カウンタを用い、しきい値を超えたときの
遷移に際してヒステリシス特性を持たせることにより、
良好なヒステリシス特性を有するデジタルフィルタを構
成することができる。先に述べた第７図は、本発明にお
ける８状態の場合のデジタルフィルタの状態遷移図であ
り、（ａ）は最も大きなパルス除去能力及びヒステリシ
ス幅を示す場合であった。同様にして、一般にＮ個のフ
リップフロップを用いて最大2N個の状態を持つ状態遷移
図を作ることができ、この時出力に対して第７図（ａ）
のようなヒステリシスを持つ状態遷移図をすることで、
2N-1,TSのパルス除去能力及びヒステリシス幅を有する
デジタルフィルタを構成することができる。
いてデジタルフィルタを構成したものであったが、必ず
しも２進アップ・ダウンカウンタである必要はない。基
本的には可逆カウンタを用い、しきい値を超えたときの
遷移に際してヒステリシス特性を持たせることにより、
良好なヒステリシス特性を有するデジタルフィルタを構
成することができる。先に述べた第７図は、本発明にお
ける８状態の場合のデジタルフィルタの状態遷移図であ
り、（ａ）は最も大きなパルス除去能力及びヒステリシ
ス幅を示す場合であった。同様にして、一般にＮ個のフ
リップフロップを用いて最大2N個の状態を持つ状態遷移
図を作ることができ、この時出力に対して第７図（ａ）
のようなヒステリシスを持つ状態遷移図をすることで、
2N-1,TSのパルス除去能力及びヒステリシス幅を有する
デジタルフィルタを構成することができる。
第13図はこの考えに基づいた実施例を示すもので、各
状態に対応するカウント値の割当ての一例を括弧内に示
す。割当ては任意に行うことができるが、この実施例で
はこれは隣合う遷移において変化するビットの数が必ず
１個だけとなるｍ系列符号に従って割当てた例である。
本状態遷移図に従って実現した一回路例を第14図に示
す。Ｄフリップフロップ48が最下位ビット（LSB）、同5
0が最上位ビット（MSB）である。リセット動作は各ビッ
トのＤフリップフロップのクリア入力により実施され、
可逆計数動作はＤフリップ・フロップ48〜50のＤ入力を
フィルタ入力信号５と各桁の出力状態とにより制御する
ことにより実施される。
状態に対応するカウント値の割当ての一例を括弧内に示
す。割当ては任意に行うことができるが、この実施例で
はこれは隣合う遷移において変化するビットの数が必ず
１個だけとなるｍ系列符号に従って割当てた例である。
本状態遷移図に従って実現した一回路例を第14図に示
す。Ｄフリップフロップ48が最下位ビット（LSB）、同5
0が最上位ビット（MSB）である。リセット動作は各ビッ
トのＤフリップフロップのクリア入力により実施され、
可逆計数動作はＤフリップ・フロップ48〜50のＤ入力を
フィルタ入力信号５と各桁の出力状態とにより制御する
ことにより実施される。
このようにして可逆カウンタをｍ系列符号で計数され
るようにしたことをにより、フリップ・フロップの各桁
の入力の制御論理が単純化され、ゲート数が少なくてす
む。従って本実施例は多数の入力信号をフィルタで処理
する場合のゲートアレイ等のLSI化に有利である。
るようにしたことをにより、フリップ・フロップの各桁
の入力の制御論理が単純化され、ゲート数が少なくてす
む。従って本実施例は多数の入力信号をフィルタで処理
する場合のゲートアレイ等のLSI化に有利である。
さて、以上述べた実施例は第１図のデジタルフィルタ
１の構成を中心に説明してきたが、本発明のもうひとつ
の特徴は、第１図のようにサンプリング・クロック生成
回路２によって異なる周期を持つ複数のサンプリング・
クロックを生成し、時定数設定手段３によって設定され
た値に従ってサンプリング・クロック選択回路４により
クロックを選択することにある。これによりデジタルフ
ィルタ１に供給されるサンプリング・クロックの周期を
変えることができ、最大除去パルス幅や入出力遅延時間
に相当する時定数を変えることが可能である。たとえば
第６図のタイムチャートにおいて、ターンオン遅延時間
17は何回入力の“H"をサンプリングすると出力が“H"と
なるかで決まる。従って、連続して“H"をサンプリング
した時の遅延時間は3TS〜4TSとなり、第６図のパルス22
のように１回だけ“L"をサンプリングした場合の遅延時
間は5TS〜6TSとなる。この点１回の“L"のサンプリング
で3TS〜4TSの遅延時間が最大7TS〜8TSへと大きくなって
しまう第５図の従来例に比べて安定した動作が得られ
る。ターンオフ時間18についても同様であり、一般にチ
ャタリングの影響を受けない時の最大遅延時間は （最大遅延時間）＝（しきい値までの遷移距離） ×（サンプリング周期:TS） ……（１） で表わされる。また、前述のように除去可能な最大パル
ス幅は （除去可能な最大パルス幅） ＝（しきい値までの遷移距離） ×（サンプリング周囲:TS） ……（２） で表わされ、最大遅延時間と同じ値となる。以上のよう
に、最大遅延時間と除去可能な最大パルス幅がともにサ
ンプリング周期TSの関数となっているため、第１図の実
施例のようにサンプリング周期TSを変えてやることによ
り、これらの値を可変とすることができる。従って、た
とえば第15図に示すプログラマブル・コントローラ10の
入力部38に本実施例のフィルタ回路を採用すると、速い
応答性が要求される外部機器９に対しては、短かい周期
のサンプリング・クロックをデジタル・フィルタに供給
することにより、遅延時間を小さくすることができ、ま
た、そうでない外部機器９を制御する場合には長い周期
のサンプリング・クロックをデジタルフィルタに供給す
ることによりノイズやチャタリングを充分に除去するこ
とが可能となる。前者の場合にはサンプリング周期TSを
選定する際に TS≦（プログラム・スキャン時間） ……（３） となるようにすることが応答性を確保する上で重要であ
る。プログラム・スキャン時間とは、プログラマブル・
コントローラ10において演算部14が記憶部40に格納され
た制御プラグラムを繰り返し実行する際の１回分の処理
移管（実行周期）である。従って前記条件を満足してい
れば、処理の度毎に常に新しい入力信号のデータを元に
演算を行うことができ、演算部の処理速度を生かすこと
が可能となる。
１の構成を中心に説明してきたが、本発明のもうひとつ
の特徴は、第１図のようにサンプリング・クロック生成
回路２によって異なる周期を持つ複数のサンプリング・
クロックを生成し、時定数設定手段３によって設定され
た値に従ってサンプリング・クロック選択回路４により
クロックを選択することにある。これによりデジタルフ
ィルタ１に供給されるサンプリング・クロックの周期を
変えることができ、最大除去パルス幅や入出力遅延時間
に相当する時定数を変えることが可能である。たとえば
第６図のタイムチャートにおいて、ターンオン遅延時間
17は何回入力の“H"をサンプリングすると出力が“H"と
なるかで決まる。従って、連続して“H"をサンプリング
した時の遅延時間は3TS〜4TSとなり、第６図のパルス22
のように１回だけ“L"をサンプリングした場合の遅延時
間は5TS〜6TSとなる。この点１回の“L"のサンプリング
で3TS〜4TSの遅延時間が最大7TS〜8TSへと大きくなって
しまう第５図の従来例に比べて安定した動作が得られ
る。ターンオフ時間18についても同様であり、一般にチ
ャタリングの影響を受けない時の最大遅延時間は （最大遅延時間）＝（しきい値までの遷移距離） ×（サンプリング周期:TS） ……（１） で表わされる。また、前述のように除去可能な最大パル
ス幅は （除去可能な最大パルス幅） ＝（しきい値までの遷移距離） ×（サンプリング周囲:TS） ……（２） で表わされ、最大遅延時間と同じ値となる。以上のよう
に、最大遅延時間と除去可能な最大パルス幅がともにサ
ンプリング周期TSの関数となっているため、第１図の実
施例のようにサンプリング周期TSを変えてやることによ
り、これらの値を可変とすることができる。従って、た
とえば第15図に示すプログラマブル・コントローラ10の
入力部38に本実施例のフィルタ回路を採用すると、速い
応答性が要求される外部機器９に対しては、短かい周期
のサンプリング・クロックをデジタル・フィルタに供給
することにより、遅延時間を小さくすることができ、ま
た、そうでない外部機器９を制御する場合には長い周期
のサンプリング・クロックをデジタルフィルタに供給す
ることによりノイズやチャタリングを充分に除去するこ
とが可能となる。前者の場合にはサンプリング周期TSを
選定する際に TS≦（プログラム・スキャン時間） ……（３） となるようにすることが応答性を確保する上で重要であ
る。プログラム・スキャン時間とは、プログラマブル・
コントローラ10において演算部14が記憶部40に格納され
た制御プラグラムを繰り返し実行する際の１回分の処理
移管（実行周期）である。従って前記条件を満足してい
れば、処理の度毎に常に新しい入力信号のデータを元に
演算を行うことができ、演算部の処理速度を生かすこと
が可能となる。
また、別の決定要因として、たとえばロータリ・エン
コーダ等から入力される高速パルスを取り込んで位置決
め制御や速度制御、ロール・カットの切断長制御等を来
なう場合には、入力される信号の“L",“H"が確実に取
り込めるよう、次式を満足させる必要がある。
コーダ等から入力される高速パルスを取り込んで位置決
め制御や速度制御、ロール・カットの切断長制御等を来
なう場合には、入力される信号の“L",“H"が確実に取
り込めるよう、次式を満足させる必要がある。
従って（２），（４）式より を満足するようにサンプリング周期TSを決定する。
一方、応答速度をそれほど要求されない外部機器の場
合は、入力部38に接続される機器の特性に応じて、入力
されるチャタリングやノイズ等を充分に除去できるよう
にサンプリング・クロック周期を設定する。たとえばリ
レー設定のバウンディングが数mSのオーダーの場合、除
去可能最大パルス幅を10mSとすればよい。これを式で表
すと、 （除去可能な最大パルス幅） ≧（入力されるノイズの最大パルス幅） ……（６） であればよいから（２）（６）式より を満足するようにサンプリング周期を接点すればよいこ
とがわかる。
合は、入力部38に接続される機器の特性に応じて、入力
されるチャタリングやノイズ等を充分に除去できるよう
にサンプリング・クロック周期を設定する。たとえばリ
レー設定のバウンディングが数mSのオーダーの場合、除
去可能最大パルス幅を10mSとすればよい。これを式で表
すと、 （除去可能な最大パルス幅） ≧（入力されるノイズの最大パルス幅） ……（６） であればよいから（２）（６）式より を満足するようにサンプリング周期を接点すればよいこ
とがわかる。
時定数設定手段３とサンプリング・クロック選択手段
４を複数設けて、入力される複数の信号に対し別々のサ
ンプリング・クロックを供給することも可能である。こ
の場合の一実施例の回路図を第16図に示す。本実施例で
は、時定数設定手段として演算部より値を設定すること
のできる２ビットレジスタ３を２本用意し、サンプリン
グ・クロック生成回路としては分周カウンタ２を、サン
プリング・クロック選択回路としては４→１のデータセ
レクタ４を２個容易している。従って２本の時定数設定
レジスタ３に別々の設定値を書込み、それぞれデータ・
セレクタ４により選択した別々のサンプリング・クロッ
ク７を複数のデジタル・フィルタ１に供給することによ
り、高速応答性の要求されるフィルタ入力信号には遅延
時間を短かくすることでき、それ以外の信号に対しては
充分にノイズやチャタリングを除去することができる。
４を複数設けて、入力される複数の信号に対し別々のサ
ンプリング・クロックを供給することも可能である。こ
の場合の一実施例の回路図を第16図に示す。本実施例で
は、時定数設定手段として演算部より値を設定すること
のできる２ビットレジスタ３を２本用意し、サンプリン
グ・クロック生成回路としては分周カウンタ２を、サン
プリング・クロック選択回路としては４→１のデータセ
レクタ４を２個容易している。従って２本の時定数設定
レジスタ３に別々の設定値を書込み、それぞれデータ・
セレクタ４により選択した別々のサンプリング・クロッ
ク７を複数のデジタル・フィルタ１に供給することによ
り、高速応答性の要求されるフィルタ入力信号には遅延
時間を短かくすることでき、それ以外の信号に対しては
充分にノイズやチャタリングを除去することができる。
なお、第１図の時定数設定手段３は、スイッチであっ
てもよい。またサンプリング・クロック生成手段２は基
本クロック入力信号42を分周することにより複数周期の
クロックを得るのではなく、直接複数のクロックを生成
する発振回路でもよい。またデジタルフィルタ１に供給
するサンプリング・クロック７は可変周波数発振器より
供給してもよいことは明らかである。
てもよい。またサンプリング・クロック生成手段２は基
本クロック入力信号42を分周することにより複数周期の
クロックを得るのではなく、直接複数のクロックを生成
する発振回路でもよい。またデジタルフィルタ１に供給
するサンプリング・クロック７は可変周波数発振器より
供給してもよいことは明らかである。
本発明によれば、ヒステリシス幅が大きくパルス除去
能力も高いので、入力波形に対するチャタリングやノイ
ズ耐量が向上する。また回路中に容量を含まないので温
度に対して安定な特性が得られるとともに集積化にも適
している。さらに時定数をクロック周波数の変更により
変えることができるので、高速取込みが必要な入力信号
に対しては遅延時間を小さくでき、また設置環境や電源
事情により異なるノイズに対し最適なフィルタ特性を得
ることができると同時に、遅延時間そのものの安定性も
大幅に向上する。
能力も高いので、入力波形に対するチャタリングやノイ
ズ耐量が向上する。また回路中に容量を含まないので温
度に対して安定な特性が得られるとともに集積化にも適
している。さらに時定数をクロック周波数の変更により
変えることができるので、高速取込みが必要な入力信号
に対しては遅延時間を小さくでき、また設置環境や電源
事情により異なるノイズに対し最適なフィルタ特性を得
ることができると同時に、遅延時間そのものの安定性も
大幅に向上する。
第１図は本発明の基本的構成を示すブロック図、第２図
及び第３図は従来のCRフィルタを用いたプログラマブル
コントローラの入力部のブロック図及びそのタイムチャ
ート、第４図及び第５図はシフトレジスタを用いた従来
の回路図及びその動作を示すタイムチャート、第６図は
第１図の回路の動作を示すタイムチャート、第７図は第
１図の可逆カウンタの種々の状態遷移図、第８図及び第
９図は１つの状態遷移図及びそれを実現するディジタル
フィルタの実施例を示す図、第10図は第８図の状態遷移
図をもつ別のディジタルフィルタの実施例を示すブロッ
ク図、第11図及び第12図は第10図の回路の具体例及びそ
の動作を示すタイムチャート、第13図は第８図の状態遷
移図の各状態に別の計数値を割当てた状態遷移図、第14
図はその回路例を示す図、第15図はプログラマブルコン
トローラのブロック図、第16図は本発明のディジタルフ
ィルタに対するクロック供給部分の一実施例を示す回路
図である。 １……ディジタルフィルタ、２……サンプリング・クロ
ック生成回路、３……時定数設定手段、４……サンプリ
ング・クロック選択回路、５……フィルタ入力信号、６
……フィルタ出力信号、７……基本クロック入力信号、
８……リセット信号、25〜27……JKフリップフロップ、
31……同期式２進アップ・ダウンカウンタ、44……ター
ンオンしきい値検出回路、45……ターンオフしきい値検
出回路、46……プリセット指令生成回路、47……プリセ
ットデータ生成回路、48〜50……Ｄフリップフロップ。
及び第３図は従来のCRフィルタを用いたプログラマブル
コントローラの入力部のブロック図及びそのタイムチャ
ート、第４図及び第５図はシフトレジスタを用いた従来
の回路図及びその動作を示すタイムチャート、第６図は
第１図の回路の動作を示すタイムチャート、第７図は第
１図の可逆カウンタの種々の状態遷移図、第８図及び第
９図は１つの状態遷移図及びそれを実現するディジタル
フィルタの実施例を示す図、第10図は第８図の状態遷移
図をもつ別のディジタルフィルタの実施例を示すブロッ
ク図、第11図及び第12図は第10図の回路の具体例及びそ
の動作を示すタイムチャート、第13図は第８図の状態遷
移図の各状態に別の計数値を割当てた状態遷移図、第14
図はその回路例を示す図、第15図はプログラマブルコン
トローラのブロック図、第16図は本発明のディジタルフ
ィルタに対するクロック供給部分の一実施例を示す回路
図である。 １……ディジタルフィルタ、２……サンプリング・クロ
ック生成回路、３……時定数設定手段、４……サンプリ
ング・クロック選択回路、５……フィルタ入力信号、６
……フィルタ出力信号、７……基本クロック入力信号、
８……リセット信号、25〜27……JKフリップフロップ、
31……同期式２進アップ・ダウンカウンタ、44……ター
ンオンしきい値検出回路、45……ターンオフしきい値検
出回路、46……プリセット指令生成回路、47……プリセ
ットデータ生成回路、48〜50……Ｄフリップフロップ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/1252 Ｈ０３Ｋ 5/01 Ｇ
Claims (4)
- 【請求項１】クロック信号発生手段と、可逆カウンタ
と、上記クロック信号発生手段からのクロックにより入
力信号をサンプルし、そのサンプル値がハイレベルのと
きはカウントアップ動作を、ローレベルのときはカウン
トダウン動作を行うように上記可逆カウンタを制御する
ための第１の制御手段と、上記可逆カウンタの計数値が
第１の域値をこえて大きくなったとき出力信号をハイレ
ベルとし、かつ上記計数値を上記第１の域値に所定の値
を加えた値とし、上記可逆カウンタの計数値が第２の域
値をこえて小さくなったとき出力信号をローレベルとし
かつ上記計数値を上記第２の域値から上記所定の値を差
引いた値とするように制御するための第２の制御手段と
を設けたことを特徴とするフィルタ回路。 - 【請求項２】前記クロック信号発生手段は、周波数の異
なる複数のクロック信号を生成する生成手段と、該手段
からのどのクロック信号を使用するかを設定する設定手
段と、該手段に設定されたクロック信号をとり出して前
記入力信号のサンプル用クロックとして出力する選択手
段とから成ることを特徴とする請求項１記載のフィルタ
回路。 - 【請求項３】前記可逆カウンタは２進カウンタであり、
その計数値は２値コードであることを特徴とする請求項
１記載のフィルタ回路。 - 【請求項４】前記可逆カウンタはｍ系列カウンタであ
り、その計数値はｍ系列コードであることを特徴とする
請求項１記載のフィルタ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127183A JP2585372B2 (ja) | 1988-05-26 | 1988-05-26 | フイルタ回路 |
| KR1019890000994A KR890017866A (ko) | 1988-05-26 | 1989-01-30 | 필터회로 |
| ES89101802T ES2045209T3 (es) | 1988-05-26 | 1989-02-02 | Circuito de filtro. |
| DE89101802T DE68910379T2 (de) | 1988-05-26 | 1989-02-02 | Filterkreis. |
| EP89101802A EP0343317B1 (en) | 1988-05-26 | 1989-02-02 | Filter circuit |
| US07/309,423 US4961014A (en) | 1988-05-26 | 1989-02-13 | Filter circuit utilizing reversible counter for generating a satisfactory hysteresis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127183A JP2585372B2 (ja) | 1988-05-26 | 1988-05-26 | フイルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01297913A JPH01297913A (ja) | 1989-12-01 |
| JP2585372B2 true JP2585372B2 (ja) | 1997-02-26 |
Family
ID=14953730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63127183A Expired - Lifetime JP2585372B2 (ja) | 1988-05-26 | 1988-05-26 | フイルタ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4961014A (ja) |
| EP (1) | EP0343317B1 (ja) |
| JP (1) | JP2585372B2 (ja) |
| KR (1) | KR890017866A (ja) |
| DE (1) | DE68910379T2 (ja) |
| ES (1) | ES2045209T3 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4236626C2 (de) * | 1992-10-29 | 2002-02-28 | Siemens Ag | Filterverfahren |
| US5451852A (en) * | 1993-08-02 | 1995-09-19 | Gusakov; Ignaty | Control system having signal tracking window filters |
| JPH09214289A (ja) * | 1996-01-30 | 1997-08-15 | Uniden Corp | フィルタ回路 |
| JP3849892B2 (ja) * | 1996-09-09 | 2006-11-22 | ソニー株式会社 | フイルタ装置及び無線通信端末装置 |
| JP3220029B2 (ja) * | 1996-11-11 | 2001-10-22 | 日本電気株式会社 | 入力信号読み取り回路 |
| KR100232017B1 (ko) * | 1997-06-03 | 1999-12-01 | 김영환 | 업/다운 전환 카운터 |
| US6552531B1 (en) | 1998-10-14 | 2003-04-22 | Continental Teves Ag & Co., Ohg | Method and circuit for processing signals for a motion sensor |
| US6536029B1 (en) * | 1999-03-15 | 2003-03-18 | Siemens Energy & Automation | Programmable logic controller method, system and apparatus |
| DE19948892C2 (de) * | 1999-10-11 | 2002-07-18 | Asm Automation Sensorik Messte | Impulsdetektor und Verfahren zur Detektion von sinusförmigen Impulsen |
| EP1137180A1 (de) * | 2000-03-22 | 2001-09-26 | Infineon Technologies AG | Digitales Tiefpassfilter für digitale Signale und Verfahren zur Verarbeitung eines digitalen Signales |
| US6707874B2 (en) | 2002-04-15 | 2004-03-16 | Charles Douglas Murphy | Multiple-output counters for analog-to-digital and digital-to-analog conversion |
| JP2003338132A (ja) * | 2002-05-20 | 2003-11-28 | Teac Corp | 信号処理回路 |
| JP2010502116A (ja) | 2006-08-18 | 2010-01-21 | ソニー株式会社 | 推奨エンジンによる選択的メディアコンテンツアクセスのシステム及び方法 |
| JP2009217539A (ja) * | 2008-03-11 | 2009-09-24 | Koyo Electronics Ind Co Ltd | 入力データフィルタ方法およびその方法の実施に用いる入力データフィルタ装置 |
| US8581595B2 (en) * | 2008-08-15 | 2013-11-12 | Spansion Llc | Method of measuring flash memory cell current |
| JP5086306B2 (ja) * | 2009-05-26 | 2012-11-28 | 株式会社日立産機システム | プログラマブルコントローラ |
| KR20160012248A (ko) | 2014-06-02 | 2016-02-02 | 미쓰비시덴키 가부시키가이샤 | 노이즈 해석 장치, 전자 장치 및 노이즈원 특정 시스템 |
| CN107979358A (zh) * | 2017-11-16 | 2018-05-01 | 湖南工业大学 | 按键脉冲去抖动方法 |
| CN107947786A (zh) * | 2017-11-16 | 2018-04-20 | 湖南工业大学 | 翻斗式雨量计计数脉冲产生方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138330A (en) * | 1980-03-31 | 1981-10-28 | Matsushita Electric Works Ltd | Noise rejector for constant input judgement |
| JPS5787232A (en) * | 1980-11-18 | 1982-05-31 | Mitsubishi Electric Corp | Input signal reading circuit |
| US4423383A (en) * | 1982-03-05 | 1983-12-27 | Ampex Corporation | Programmable multiple frequency ratio synchronous clock signal generator circuit and method |
| JPS5977717A (ja) * | 1982-10-27 | 1984-05-04 | Matsushita Electric Ind Co Ltd | デイジタルフイルタ |
| US4556842A (en) * | 1983-07-26 | 1985-12-03 | Westinghouse Electric Corp. | Tracking filter for sensing DC content in an AC waveform |
| US4667338A (en) * | 1984-06-01 | 1987-05-19 | Sanyo Electric Co., Ltd. | Noise elimination circuit for eliminating noise signals from binary data |
| JPS61109317A (ja) * | 1984-11-02 | 1986-05-27 | Hitachi Ltd | インタフエ−ス回路 |
| JPS62245814A (ja) * | 1986-04-18 | 1987-10-27 | Fujitsu Ltd | パルス回路 |
-
1988
- 1988-05-26 JP JP63127183A patent/JP2585372B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-30 KR KR1019890000994A patent/KR890017866A/ko not_active IP Right Cessation
- 1989-02-02 ES ES89101802T patent/ES2045209T3/es not_active Expired - Lifetime
- 1989-02-02 DE DE89101802T patent/DE68910379T2/de not_active Expired - Fee Related
- 1989-02-02 EP EP89101802A patent/EP0343317B1/en not_active Expired - Lifetime
- 1989-02-13 US US07/309,423 patent/US4961014A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01297913A (ja) | 1989-12-01 |
| EP0343317A2 (en) | 1989-11-29 |
| ES2045209T3 (es) | 1994-01-16 |
| KR890017866A (ko) | 1989-12-18 |
| EP0343317B1 (en) | 1993-11-03 |
| DE68910379T2 (de) | 1994-04-14 |
| DE68910379D1 (de) | 1993-12-09 |
| US4961014A (en) | 1990-10-02 |
| EP0343317A3 (en) | 1990-01-24 |
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