JPS633230Y2 - - Google Patents
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- Publication number
- JPS633230Y2 JPS633230Y2 JP11612780U JP11612780U JPS633230Y2 JP S633230 Y2 JPS633230 Y2 JP S633230Y2 JP 11612780 U JP11612780 U JP 11612780U JP 11612780 U JP11612780 U JP 11612780U JP S633230 Y2 JPS633230 Y2 JP S633230Y2
- Authority
- JP
- Japan
- Prior art keywords
- binary counter
- input
- pulse
- output
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
この考案はパルスカウンタ装置に関する。
たとえば誘導円板型積算電力計において、円板
が1回転する毎に1個のパルスを発生させるよう
にし、このパルスをカウントすることによつて消
費電力量を積算することが行なわれる。従来では
この種パルスのカウントにDフリツプフロツプを
使用するのを普通としていた。これはDフリツプ
フロツプが一時的にデータを保持する機能を持つ
ことができるからである。第1図は従来のパルス
カウンタ装置を示すもので、1は円板が1回転す
る毎に予め定めた時間だけオンとされるスイツ
チ、2,3はDフリツプフロツプ、4はクロツク
パルスが与えられる端子、5はアンドゲート、6
はバイナリカウンタである。
が1回転する毎に1個のパルスを発生させるよう
にし、このパルスをカウントすることによつて消
費電力量を積算することが行なわれる。従来では
この種パルスのカウントにDフリツプフロツプを
使用するのを普通としていた。これはDフリツプ
フロツプが一時的にデータを保持する機能を持つ
ことができるからである。第1図は従来のパルス
カウンタ装置を示すもので、1は円板が1回転す
る毎に予め定めた時間だけオンとされるスイツ
チ、2,3はDフリツプフロツプ、4はクロツク
パルスが与えられる端子、5はアンドゲート、6
はバイナリカウンタである。
上記の構成によれば、スイツチ1がオンとされ
るとDフリツプフロツプ2にH入力が与えられ
る。その後最初にクロツクパルスが与えられる
と、Dフリツプフロツプ2のQ出力がHとなる。
このときDフリツプフロツプ3のQ出力はLであ
るが、次にクロツクパルスが与えられるとDフリ
ツプフロツプ2のQ出力がHとなつていることに
より、Dフリツプフロツプ3のQ出力がHとな
る。ここで始めてアンドゲート5から出力Hがで
てこれがバイナリカウンタ6に入力される。これ
によつてバイナリカウンタ6は1をカウントする
ことになる。そのあとスイツチ1がオフとなる
と、Dフリツプフロツプ2,3のQ出力はLとな
る。以上によつてスイツチ1がオンとなる都度、
バイナリカウンタ6はこれを順次カウントしてい
くことになる。
るとDフリツプフロツプ2にH入力が与えられ
る。その後最初にクロツクパルスが与えられる
と、Dフリツプフロツプ2のQ出力がHとなる。
このときDフリツプフロツプ3のQ出力はLであ
るが、次にクロツクパルスが与えられるとDフリ
ツプフロツプ2のQ出力がHとなつていることに
より、Dフリツプフロツプ3のQ出力がHとな
る。ここで始めてアンドゲート5から出力Hがで
てこれがバイナリカウンタ6に入力される。これ
によつてバイナリカウンタ6は1をカウントする
ことになる。そのあとスイツチ1がオフとなる
と、Dフリツプフロツプ2,3のQ出力はLとな
る。以上によつてスイツチ1がオンとなる都度、
バイナリカウンタ6はこれを順次カウントしてい
くことになる。
ところが図の例によると、Dフリツプフロツプ
2の入力がHのときクロツクパルスが2個与えら
れると、バイナリカウンタ6は1をカウントす
る。そのためもしクロツクパルスと同期してHの
ノイズがDフリツプフロツプ2に入力されたとす
るとバイナリカウンタ6は1を誤カウントしてし
まうことになる。或いはクロツクパルスの2周期
分に相当する幅のHのノイズが入力されたときも
同じように誤カウントする。
2の入力がHのときクロツクパルスが2個与えら
れると、バイナリカウンタ6は1をカウントす
る。そのためもしクロツクパルスと同期してHの
ノイズがDフリツプフロツプ2に入力されたとす
るとバイナリカウンタ6は1を誤カウントしてし
まうことになる。或いはクロツクパルスの2周期
分に相当する幅のHのノイズが入力されたときも
同じように誤カウントする。
この考案は予め定めた幅以下のパルスについて
はこれをノイズとみなしてカウントしないように
し、これによつてノイズによる誤カウントを防止
することを目的とするものである。
はこれをノイズとみなしてカウントしないように
し、これによつてノイズによる誤カウントを防止
することを目的とするものである。
この考案の実施例を図によつて説明すると、第
2図において11は前述の例にしたがつて円板が
1回転する毎に一定時間だけオンとされるスイツ
チ、12はホトダイオード13、ホトトランジス
タ14からなるホトカプラ、15は増巾器、16
はたとえば4ビツトのバイナリカウンタ、17は
パルスをカウントするカウンタたとえばバイナリ
カウンタ、18はノアゲートである。増巾器15
の出力はバイナリカウンタ16のクリア端子に与
えられており、これがHのときバイナリカウンタ
16はクリアされる。ノアゲート18のひとつの
入力には端子19からクロツクパルスCKが、又
他のひとつの入力にはバイナリカウンタ16の出
力Qdが与えられている。バイナリカウンタ16
の出力Qcが次段のバイナリカウンタ17の入力
パルスとなる。バイナリカウンタ17の出力Qa
〜Qdから最終のバイナリカウント値を得る。な
おクロツクパルスCKの周期は入力パルスの予想
される幅よりも充分短かいものとする。
2図において11は前述の例にしたがつて円板が
1回転する毎に一定時間だけオンとされるスイツ
チ、12はホトダイオード13、ホトトランジス
タ14からなるホトカプラ、15は増巾器、16
はたとえば4ビツトのバイナリカウンタ、17は
パルスをカウントするカウンタたとえばバイナリ
カウンタ、18はノアゲートである。増巾器15
の出力はバイナリカウンタ16のクリア端子に与
えられており、これがHのときバイナリカウンタ
16はクリアされる。ノアゲート18のひとつの
入力には端子19からクロツクパルスCKが、又
他のひとつの入力にはバイナリカウンタ16の出
力Qdが与えられている。バイナリカウンタ16
の出力Qcが次段のバイナリカウンタ17の入力
パルスとなる。バイナリカウンタ17の出力Qa
〜Qdから最終のバイナリカウント値を得る。な
おクロツクパルスCKの周期は入力パルスの予想
される幅よりも充分短かいものとする。
上記の構成において、スイツチ11がオフであ
るとき、増巾器15の出力したがつてバイナリカ
ウンタ16のクリア信号はHであるからバイナリ
カウンタ16はクリアされたままである。したが
つてノア回路18からパルスが入力されてもバイ
ナリカウンタ16は何ら歩進することがなく、全
出力はLのままにある。
るとき、増巾器15の出力したがつてバイナリカ
ウンタ16のクリア信号はHであるからバイナリ
カウンタ16はクリアされたままである。したが
つてノア回路18からパルスが入力されてもバイ
ナリカウンタ16は何ら歩進することがなく、全
出力はLのままにある。
次にスイツチ11がオンとされたとする。この
ことは入力パルスが立上がつたことを意味する。
するとホトカプラ12のホトトランジスタ14が
オンとなるので、増巾器15の出力、すなわちバ
イナリカウンタ16のクリア信号はLとなつてク
リアが解除される。このときはまだ出力QdはL
であるから、クロツクパルスCKが立下がる毎に
ノア回路18から出力が出てこれがバイナリカウ
ンタ16に入力されることになる。そしてクリア
が解除されてから、4個目のクロツクパルスCK
が立下がつたときの、ノア回路18からのパルス
がバイナリカウンタ16に入力されると、出力
QcがHとなり、ここで始めて次段のバイナリカ
ウンタ17への入力信号が立上がることになる。
又クリアが解除されてから8個目のクロツクパル
スCKが立下がつたときの、ノア回路18からの
パルスがバイナリカウンタ16に入力されると、
出力QdがHとなり、これがノア回路18のひと
つの入力となるので、このとき以後はノア回路1
8の出力はLのままとなり、バイナリカウンタ1
6には何ら入力が与えられない。これによりバイ
ナリカウンタ16は以後何ら歩進しない。その
後、スイツチ11がオフとされるとクリア信号は
Hとなり、バイナリカウンタ16のカウント値は
すべてクリアされ、当初の状態にもどる。以下ス
イツチ11がオン、オフを繰返す都度、すなわち
入力パルスが与えられる都度、上記した動作を繰
返す。
ことは入力パルスが立上がつたことを意味する。
するとホトカプラ12のホトトランジスタ14が
オンとなるので、増巾器15の出力、すなわちバ
イナリカウンタ16のクリア信号はLとなつてク
リアが解除される。このときはまだ出力QdはL
であるから、クロツクパルスCKが立下がる毎に
ノア回路18から出力が出てこれがバイナリカウ
ンタ16に入力されることになる。そしてクリア
が解除されてから、4個目のクロツクパルスCK
が立下がつたときの、ノア回路18からのパルス
がバイナリカウンタ16に入力されると、出力
QcがHとなり、ここで始めて次段のバイナリカ
ウンタ17への入力信号が立上がることになる。
又クリアが解除されてから8個目のクロツクパル
スCKが立下がつたときの、ノア回路18からの
パルスがバイナリカウンタ16に入力されると、
出力QdがHとなり、これがノア回路18のひと
つの入力となるので、このとき以後はノア回路1
8の出力はLのままとなり、バイナリカウンタ1
6には何ら入力が与えられない。これによりバイ
ナリカウンタ16は以後何ら歩進しない。その
後、スイツチ11がオフとされるとクリア信号は
Hとなり、バイナリカウンタ16のカウント値は
すべてクリアされ、当初の状態にもどる。以下ス
イツチ11がオン、オフを繰返す都度、すなわち
入力パルスが与えられる都度、上記した動作を繰
返す。
ところで上記の説明から理解されるように、入
力パルスが立上がつてのち、クロツクパルスCK
がノア回路18に4個入つたあとで始めてバイナ
リカウンタ17に入力が与えられることになる。
これは第3図中の時間Tだけ遅れてバイナリカウ
ンタ17に入力されることを意味する。したがつ
てこの時間T内で、立下がるような入力について
は、バイナリカウンタ17は何らカウントしな
い。すなわち時間T内で終えんするような入力は
ノイズとみなしてカウントせず、少なくとも時間
T以上の幅の入力についてのみカウントするよう
になつている。これによつて短かい時間幅のノイ
ズを誤カウントすることは回避されることにな
る。具体例について説明すると、クロツクパルス
CKのの周期が8m秒であるとすると、ほぼ24m
秒以上の入力パルスが与えられたときに始めてバ
イナリカウンタ17を1カウントすることにな
る。
力パルスが立上がつてのち、クロツクパルスCK
がノア回路18に4個入つたあとで始めてバイナ
リカウンタ17に入力が与えられることになる。
これは第3図中の時間Tだけ遅れてバイナリカウ
ンタ17に入力されることを意味する。したがつ
てこの時間T内で、立下がるような入力について
は、バイナリカウンタ17は何らカウントしな
い。すなわち時間T内で終えんするような入力は
ノイズとみなしてカウントせず、少なくとも時間
T以上の幅の入力についてのみカウントするよう
になつている。これによつて短かい時間幅のノイ
ズを誤カウントすることは回避されることにな
る。具体例について説明すると、クロツクパルス
CKのの周期が8m秒であるとすると、ほぼ24m
秒以上の入力パルスが与えられたときに始めてバ
イナリカウンタ17を1カウントすることにな
る。
つぎにクロツクパルスCKと同期するようなノ
イズが発生したとすると、このノイズがLである
ことによつてバイナリカウンタ16がクリアを解
除されたとしても、次のノイズが発生するまでク
リア信号はHとなるから、このときバイナリカウ
ンタ16はクリアされる。すなわちクロツクパル
スCKと同期するノイズが何個発生しようとも、
バイナリカウンタ16は繰返しクリアされるため
何ら歩進することはない。
イズが発生したとすると、このノイズがLである
ことによつてバイナリカウンタ16がクリアを解
除されたとしても、次のノイズが発生するまでク
リア信号はHとなるから、このときバイナリカウ
ンタ16はクリアされる。すなわちクロツクパル
スCKと同期するノイズが何個発生しようとも、
バイナリカウンタ16は繰返しクリアされるため
何ら歩進することはない。
なお前記した時間Tの設定は図の構成に限られ
るものではなく、バイナリカウンタ16の出力
Qa〜Qdの組合わせによつて任意に設定できる。
たとえば出力をQa,Qcをアンドゲートを通して
バイナリカウンタ17に入力するようにした場合
は、入力パルスの立上がりののち5個のクロツク
パルスCKが発生することによつてバイナリカウ
ンタ17に1個の入力を与えることができるよう
になるし、或いは出力Qa,Qb,Qcをアンドゲー
トを通してバイナリカウンタ17に入力させるよ
うにした場合は、7個のクロツクパルスCKが発
生することによつてバイナリカウンタ17に1個
の入力を与えることができるようになる。以下同
様である。
るものではなく、バイナリカウンタ16の出力
Qa〜Qdの組合わせによつて任意に設定できる。
たとえば出力をQa,Qcをアンドゲートを通して
バイナリカウンタ17に入力するようにした場合
は、入力パルスの立上がりののち5個のクロツク
パルスCKが発生することによつてバイナリカウ
ンタ17に1個の入力を与えることができるよう
になるし、或いは出力Qa,Qb,Qcをアンドゲー
トを通してバイナリカウンタ17に入力させるよ
うにした場合は、7個のクロツクパルスCKが発
生することによつてバイナリカウンタ17に1個
の入力を与えることができるようになる。以下同
様である。
以上詳述したようにこの考案によれば、予め定
めた幅以上の入力についてのみカウントするよう
にし、これより短かい幅の入力についてはノイズ
とみなしてカウントしないようにしたので、或る
幅をもつノイズによる誤カウントはなくなるし、
又クロツクパルスと同期するノイズであつても、
バイナリカウンタはこのノイズに基いて繰返しク
リアされるので、これをカウントしてしまうこと
はなく、よつていずれのノイズによつても誤カウ
ントすることがないといつた効果を奏する。
めた幅以上の入力についてのみカウントするよう
にし、これより短かい幅の入力についてはノイズ
とみなしてカウントしないようにしたので、或る
幅をもつノイズによる誤カウントはなくなるし、
又クロツクパルスと同期するノイズであつても、
バイナリカウンタはこのノイズに基いて繰返しク
リアされるので、これをカウントしてしまうこと
はなく、よつていずれのノイズによつても誤カウ
ントすることがないといつた効果を奏する。
第1図は従来例の回路図、第2図はこの考案の
実施例を示す回路図、第3図は動作説明用のタイ
ムチヤート図である。 11……スイツチ、15……増巾器、16……
バイナリカウンタ、17……カウンタ、18……
ノアゲート。
実施例を示す回路図、第3図は動作説明用のタイ
ムチヤート図である。 11……スイツチ、15……増巾器、16……
バイナリカウンタ、17……カウンタ、18……
ノアゲート。
Claims (1)
- カウント対象の入力パルスが与えられている期
間クリアされるバイナリカウンタと、前記バイナ
リカウンタが予め定めたカウント値に到達したと
きにHとなる出力とクロツクパルスとを入力とし
その出力を前記バイナリカウンタに入力するノア
回路と、前記バイナリカウンタが前記カウント値
より小さい範囲で予め定めたカウント値に到達し
たときに出す出力を入力とし、その入力を順次カ
ウントするカウンタとからなるパルスカウンタ装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11612780U JPS633230Y2 (ja) | 1980-08-15 | 1980-08-15 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11612780U JPS633230Y2 (ja) | 1980-08-15 | 1980-08-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5739147U JPS5739147U (ja) | 1982-03-02 |
JPS633230Y2 true JPS633230Y2 (ja) | 1988-01-27 |
Family
ID=29477009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11612780U Expired JPS633230Y2 (ja) | 1980-08-15 | 1980-08-15 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS633230Y2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0144284Y2 (ja) * | 1985-02-16 | 1989-12-21 | ||
JPH0144285Y2 (ja) * | 1985-10-14 | 1989-12-21 | ||
JPS62159295U (ja) * | 1986-03-28 | 1987-10-09 | ||
JPS62159294U (ja) * | 1986-03-28 | 1987-10-09 |
-
1980
- 1980-08-15 JP JP11612780U patent/JPS633230Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5739147U (ja) | 1982-03-02 |
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