JP2583570B2 - インターフェイス回路 - Google Patents
インターフェイス回路Info
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- JP2583570B2 JP2583570B2 JP63109316A JP10931688A JP2583570B2 JP 2583570 B2 JP2583570 B2 JP 2583570B2 JP 63109316 A JP63109316 A JP 63109316A JP 10931688 A JP10931688 A JP 10931688A JP 2583570 B2 JP2583570 B2 JP 2583570B2
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はMOS集積回路（IC）等とバイポーラICとのイ
ンターフェイス回路に関するもので、特に画像処理用Ｄ
−Ａ（デジタル−アナログ）コンバータに用いられるも
のである。
ンターフェイス回路に関するもので、特に画像処理用Ｄ
−Ａ（デジタル−アナログ）コンバータに用いられるも
のである。
（従来の技術） 通常、MOS ICとバイポーラICとをデジタル的に接続す
る場合、MOS ICデジタル出力側は、第３図のようなＮチ
ャネルMOSトランジスタM1とＰチャネルMOSトランジスタ
M2で構成されるいわゆるCMOS回路１出力であり、バイポ
ーラICの入力側は、第３図のような回路２を用いる場合
が多い。ここで回路１は、例えば画像信号のデジタルデ
ータDA1が供給されるMOS ICデジタル出力部であり、回
路２は、デジタル入力取り込み部を構成するバイポーラ
ICデジタル入力部であり、入力N1の伝達回路である。第
３図でVDDは電源、Q1〜Q7はバイポーラトランジスタ、R
1〜R5は抵抗、I1は定電流源、OUT1はＤ−Ａコンバータ
へのデジタル出力である。この時入力端子N1点は0Vから
VDDまでスイングする。
る場合、MOS ICデジタル出力側は、第３図のようなＮチ
ャネルMOSトランジスタM1とＰチャネルMOSトランジスタ
M2で構成されるいわゆるCMOS回路１出力であり、バイポ
ーラICの入力側は、第３図のような回路２を用いる場合
が多い。ここで回路１は、例えば画像信号のデジタルデ
ータDA1が供給されるMOS ICデジタル出力部であり、回
路２は、デジタル入力取り込み部を構成するバイポーラ
ICデジタル入力部であり、入力N1の伝達回路である。第
３図でVDDは電源、Q1〜Q7はバイポーラトランジスタ、R
1〜R5は抵抗、I1は定電流源、OUT1はＤ−Ａコンバータ
へのデジタル出力である。この時入力端子N1点は0Vから
VDDまでスイングする。
（発明が解決しようとする課題） 第４図は第３図の問題点を説明するためのIDTV（Impr
oved Definition TV）の画像信号処理系で、11はアンテ
ナ後段のチューナ、12はビデオ信号（変調された信号）
をＡ−Ｄ変換するＡ−Ｄコンバータ、13は信号処理（R,
G,Bに分けたり、画像情報をメモリにたくわえたり等）
を行なうプロセッサ、14は入力N1点のデジタルデータを
アナログ値に変換するＤ−Ａコンバータである。
oved Definition TV）の画像信号処理系で、11はアンテ
ナ後段のチューナ、12はビデオ信号（変調された信号）
をＡ−Ｄ変換するＡ−Ｄコンバータ、13は信号処理（R,
G,Bに分けたり、画像情報をメモリにたくわえたり等）
を行なうプロセッサ、14は入力N1点のデジタルデータを
アナログ値に変換するＤ−Ａコンバータである。
第４図のような画像信号処理系において、プロセッサ
13とＤ−Ａコンバータ14の接続点N1（第３図のN1の個所
に相当）の電圧振幅が第３図の場合のように大きい（例
えば約5V）と、その信号の高調波がTVのチューナ部11に
飛び込んで、画質が極端に劣化する場合がある。
13とＤ−Ａコンバータ14の接続点N1（第３図のN1の個所
に相当）の電圧振幅が第３図の場合のように大きい（例
えば約5V）と、その信号の高調波がTVのチューナ部11に
飛び込んで、画質が極端に劣化する場合がある。
そこで本発明の目的は、上記従来技術で起こる画質の
劣化等を低減できるインターフェイス回路を提供するも
のである。
劣化等を低減できるインターフェイス回路を提供するも
のである。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、入力端子が第１の抵抗の一端に接続され、
該第１の抵抗の他端がNPNトランジスタのエミッタに接
続され、前記トランジスタのベースはある電位にバイア
スされ、前記トランジスタのコレクタに第２の抵抗の一
端及びダイオードのカソードが接続され、前記第２の抵
抗の他端及び前記ダイオードのアノードは電源に接続さ
れたことを特徴とするインターフェイス回路である。
該第１の抵抗の他端がNPNトランジスタのエミッタに接
続され、前記トランジスタのベースはある電位にバイア
スされ、前記トランジスタのコレクタに第２の抵抗の一
端及びダイオードのカソードが接続され、前記第２の抵
抗の他端及び前記ダイオードのアノードは電源に接続さ
れたことを特徴とするインターフェイス回路である。
即ち従来の問題点の画質の劣化を低減させるために
は、上記従来構成のN1点の電圧振幅を小さくし、高調波
の発生を抑えてやればよい。そのためにバイポーラ入力
回路を、例えば上記N1点の電位が大きく振れなくとも、
正しくデジタルデータの受け渡しが行なえるようにした
ものである。
は、上記従来構成のN1点の電圧振幅を小さくし、高調波
の発生を抑えてやればよい。そのためにバイポーラ入力
回路を、例えば上記N1点の電位が大きく振れなくとも、
正しくデジタルデータの受け渡しが行なえるようにした
ものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第
１図は同実施例の回路図であるが、これは前記従来例と
も対応するので、対応個所には同一文字を用いている。
図示される如く入力端子N1が抵抗R11（例えば1kΩ）の
一端に接続され、この抵抗R11の他端がNPNトランジスタ
Q11のエミッタに接続され、トランジスタQ11のベース
は、電圧分割抵抗R12（例えば3.3kΩ）,R13（例えば1.7
kΩ）の直列接続点N2に接続され、トランジスタQ11のコ
レクタは抵抗R14（例えば700Ω）の一端及びダイオード
D1のカソードに接続され、抵抗R14の他端及びダイオー
ドD1のアノードは電源VDD（例えば5V）に接続されてい
る。
１図は同実施例の回路図であるが、これは前記従来例と
も対応するので、対応個所には同一文字を用いている。
図示される如く入力端子N1が抵抗R11（例えば1kΩ）の
一端に接続され、この抵抗R11の他端がNPNトランジスタ
Q11のエミッタに接続され、トランジスタQ11のベース
は、電圧分割抵抗R12（例えば3.3kΩ）,R13（例えば1.7
kΩ）の直列接続点N2に接続され、トランジスタQ11のコ
レクタは抵抗R14（例えば700Ω）の一端及びダイオード
D1のカソードに接続され、抵抗R14の他端及びダイオー
ドD1のアノードは電源VDD（例えば5V）に接続されてい
る。
MOS ICのデジタル出力を、ＮチャネルMOSトランジス
タM11によるオープンドレイン出力とし、これを入力端
子N1に接続する。トランジスタM11のソースは接地し、
ゲートには上記デジタル出力DA1を入力する。
タM11によるオープンドレイン出力とし、これを入力端
子N1に接続する。トランジスタM11のソースは接地し、
ゲートには上記デジタル出力DA1を入力する。
第１図のインターフェイス回路において、DA1入力端
が低レベルの時、トランジスタQ11にはほとんど電流が
流れないから、ノードN3の電位は略VDD（＝5V）にな
る。その時入力端N1の電位は、トランジスタQ11のベー
ス電位即ち1.7VからトランジスタQ11のベース・エミッ
タ間電圧VBEだけ降下した1Vとなる。データDA1の入力端
の電位が上昇すると、トランジスタM11は次第に導通状
態になり、入力端N1の電位が0.5Vとなった時、トランジ
スタQ11には の電流が流れ、ノードN3の電位は VDD−R14×500［μＡ］ ＝５［Ｖ］−700［Ω］×500［μＡ］＝4.65［Ｖ］ となる。DA1入力端の電位が更に上昇すると、入力端N1
の電位は略0Vとなり、トランジスタQ11には1mAの電流が
流れるが、ノードN3の電位は、ダイオードD1の順方向電
圧VF（≒0.7V）でクランプされ、 VDD−VF＝５−0.7＝4.3［Ｖ］ となる。即ちノードN3の電位は、4.3Vから5Vまで変化
し、その中間（＝4.65V）にスレッショルド電圧をもつ
ような回路を第１図の出力端OUT2の後段に付けてやれ
ば、入力DA1からのデータをバイポーラIC内に正しく取
り込むことができる。この時インターフェイス部N1の電
位は0Vから1Vまでしかスイングしない。従って従来問題
となった高調波を低減できるものである。
が低レベルの時、トランジスタQ11にはほとんど電流が
流れないから、ノードN3の電位は略VDD（＝5V）にな
る。その時入力端N1の電位は、トランジスタQ11のベー
ス電位即ち1.7VからトランジスタQ11のベース・エミッ
タ間電圧VBEだけ降下した1Vとなる。データDA1の入力端
の電位が上昇すると、トランジスタM11は次第に導通状
態になり、入力端N1の電位が0.5Vとなった時、トランジ
スタQ11には の電流が流れ、ノードN3の電位は VDD−R14×500［μＡ］ ＝５［Ｖ］−700［Ω］×500［μＡ］＝4.65［Ｖ］ となる。DA1入力端の電位が更に上昇すると、入力端N1
の電位は略0Vとなり、トランジスタQ11には1mAの電流が
流れるが、ノードN3の電位は、ダイオードD1の順方向電
圧VF（≒0.7V）でクランプされ、 VDD−VF＝５−0.7＝4.3［Ｖ］ となる。即ちノードN3の電位は、4.3Vから5Vまで変化
し、その中間（＝4.65V）にスレッショルド電圧をもつ
ような回路を第１図の出力端OUT2の後段に付けてやれ
ば、入力DA1からのデータをバイポーラIC内に正しく取
り込むことができる。この時インターフェイス部N1の電
位は0Vから1Vまでしかスイングしない。従って従来問題
となった高調波を低減できるものである。
上記第１図の回路ではトランジスタQ11がカットオフ
する状態があり、その結果ビットレートの速い信号に追
従できない場合がある。それは、トランジスタQ11の系
路に付ずいする寄生容量に起因し、トランジスタQ11の
オン，オフ切り換えに時間がかかるからである。これに
対し第２図の回路では、抵抗R21（例えば5kΩ）をトラ
ンジスタQ11のエミッタと接地間に設け、トランジスタQ
11が完全にオフしないようにして、常時電流を流すこと
により、トランジスタQ11のオン，オフ切り換えのスピ
ードアップ化をはかれるものである。
する状態があり、その結果ビットレートの速い信号に追
従できない場合がある。それは、トランジスタQ11の系
路に付ずいする寄生容量に起因し、トランジスタQ11の
オン，オフ切り換えに時間がかかるからである。これに
対し第２図の回路では、抵抗R21（例えば5kΩ）をトラ
ンジスタQ11のエミッタと接地間に設け、トランジスタQ
11が完全にオフしないようにして、常時電流を流すこと
により、トランジスタQ11のオン，オフ切り換えのスピ
ードアップ化をはかれるものである。
なお本発明は実施例のみに限られず種々の応用が可能
である。例えば実施例ではMOSのオープンドレインとバ
イポーラのインターフェイス回路としたが、バイポーラ
のオープンコレクタ回路とバイポーラICとのインターフ
ェイス回路に適用しても同様の効果が得られる。また本
発明のインターフェイス回路は、前段に、第３図の如き
CMOS回路１があり、これとのインターフェイスをした
り、バイポーラICのTTL出力とのインターフェイスをす
る等のこともできる。ただこの場合インターフェイス部
での信号スイングが大となるため、前述の高調波低減効
果は得られないが、インターフェイス効果は得られる。
である。例えば実施例ではMOSのオープンドレインとバ
イポーラのインターフェイス回路としたが、バイポーラ
のオープンコレクタ回路とバイポーラICとのインターフ
ェイス回路に適用しても同様の効果が得られる。また本
発明のインターフェイス回路は、前段に、第３図の如き
CMOS回路１があり、これとのインターフェイスをした
り、バイポーラICのTTL出力とのインターフェイスをす
る等のこともできる。ただこの場合インターフェイス部
での信号スイングが大となるため、前述の高調波低減効
果は得られないが、インターフェイス効果は得られる。
［発明の効果］ IDTVのように、デジタルICとアナログICがシステム内
に混在し、アナログ信号をＡ−Ｄ変換してデジタル信号
にし、それをプロセッシングした後、Ｄ−Ａ変換してア
ナログ信号に直し、視聴覚に訴えるというシステムの場
合、プロセッシングICのデジタルデータ出力の振幅が大
きいと、その高調波がアナログICに悪影響を及ぼし、シ
ステム特性が劣化する等の場合がある。それを避けるた
めデジタルデータ出力振幅を小さくし、データのインタ
ーフェイスを正しくとれる等の利点を有したインターフ
ェイス回路が提供できるものである。
に混在し、アナログ信号をＡ−Ｄ変換してデジタル信号
にし、それをプロセッシングした後、Ｄ−Ａ変換してア
ナログ信号に直し、視聴覚に訴えるというシステムの場
合、プロセッシングICのデジタルデータ出力の振幅が大
きいと、その高調波がアナログICに悪影響を及ぼし、シ
ステム特性が劣化する等の場合がある。それを避けるた
めデジタルデータ出力振幅を小さくし、データのインタ
ーフェイスを正しくとれる等の利点を有したインターフ
ェイス回路が提供できるものである。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来のインターフェイス
回路図、第４図はインターフェイス回路を含む画像信号
処理系のブロック図である。 M11……Ｎチャネルトランジスタ、Q11……NPNトランジ
スタ、D1……ダイオード、R11〜R14……抵抗、VDD……
電源、N1……入力端子、N2,N3……ノード。
他の実施例の回路図、第３図は従来のインターフェイス
回路図、第４図はインターフェイス回路を含む画像信号
処理系のブロック図である。 M11……Ｎチャネルトランジスタ、Q11……NPNトランジ
スタ、D1……ダイオード、R11〜R14……抵抗、VDD……
電源、N1……入力端子、N2,N3……ノード。
Claims (3)
- 【請求項１】デジタル信号をバイポーラIC内に取り込む
ためのインターフェイス回路において、 一端が入力端子に接続される第１の抵抗と、 エミッタが前記第１の抵抗の他端に接続され、ベースに
第１の電位と第２の電位の中間電位が印加されるNPNト
ランジスタと、 一端に前記第１の電位が印加され、他端が前記NPNトラ
ンジスタのコレクタに接続される第２の抵抗と、 アノードに前記第１の電位が印加され、カソードが前記
NPNトランジスタのコレクタに接続されるダイオードと を具備することを特徴とするインターフェイス回路。 - 【請求項２】デジタル信号をバイポーラIC内に取り込む
ためのインターフェイス回路において、 一端が入力端子に接続される第１の抵抗と、 エミッタが前記第１の抵抗の他端に接続され、ベースに
第１の電位と第２の電位の中間電位が印加されるNPNト
ランジスタと、 一端に前記第１の電位が印加され、他端が前記NPNトラ
ンジスタのコレクタに接続される第２の抵抗と、 アノードに前記第１の電位が印加され、カソードが前記
NPNトランジスタのコレクタに接続されるダイオード
と、 一端に前記第２の電位が印加され、他端が前記NPNトラ
ンジスタのエミッタに接続される第３の抵抗と を具備することを特徴とするインターフェイス回路。 - 【請求項３】前記入力端子には、MOSトランジスタのオ
ープンドレイン又はバイポーラトランジスタのオープン
コレクタ回路が接続され、前記NPNトランジスタのコレ
クタには、前記第１の電位から前記ダイオードの順方向
電圧の半分に相当する電位VF/2を引いた値にスレッショ
ルド電圧をもつ回路が接続されることを特徴とする請求
項１又は２に記載のインターフェイス回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109316A JP2583570B2 (ja) | 1988-05-02 | 1988-05-02 | インターフェイス回路 |
| US07/343,203 US5072139A (en) | 1988-05-02 | 1989-04-26 | Interface circuit preventing noise generated between integrated circuits |
| KR1019890005908A KR920004343B1 (ko) | 1988-05-02 | 1989-05-02 | 인터페이스 회로 |
| EP89107928A EP0340720B1 (en) | 1988-05-02 | 1989-05-02 | Interface circuit |
| DE68924299T DE68924299T2 (de) | 1988-05-02 | 1989-05-02 | Schnittstellenschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109316A JP2583570B2 (ja) | 1988-05-02 | 1988-05-02 | インターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01279623A JPH01279623A (ja) | 1989-11-09 |
| JP2583570B2 true JP2583570B2 (ja) | 1997-02-19 |
Family
ID=14507124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109316A Expired - Fee Related JP2583570B2 (ja) | 1988-05-02 | 1988-05-02 | インターフェイス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5072139A (ja) |
| EP (1) | EP0340720B1 (ja) |
| JP (1) | JP2583570B2 (ja) |
| KR (1) | KR920004343B1 (ja) |
| DE (1) | DE68924299T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510745A (en) * | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| EP0432280A1 (de) * | 1989-12-04 | 1991-06-19 | Siemens Aktiengesellschaft | Schnittstelle zwischen zwei an unterschiedlichen Betriebsspannungen betriebenen elektrischen Schaltungen |
| JP3028857B2 (ja) * | 1991-03-29 | 2000-04-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| DE10317213A1 (de) * | 2003-04-15 | 2004-11-04 | Robert Bosch Gmbh | Pegelwandler |
| US8264272B2 (en) * | 2009-04-22 | 2012-09-11 | Microchip Technology Incorporated | Digital control interface in heterogeneous multi-chip module |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3411017A (en) * | 1965-03-30 | 1968-11-12 | Army Usa | Signal slicer circuit |
| US3348068A (en) * | 1965-04-29 | 1967-10-17 | Bell Telephone Labor Inc | Threshold discriminator and zerocrossing detector |
| JPS56106427A (en) * | 1980-01-25 | 1981-08-24 | Mitsubishi Electric Corp | Transister logical circuit |
| JPS59215122A (ja) * | 1983-05-23 | 1984-12-05 | Fujitsu Ltd | トランジスタ回路 |
| JPH0720059B2 (ja) * | 1984-05-23 | 1995-03-06 | 株式会社日立製作所 | トランジスタ回路 |
| EP0329793B1 (en) * | 1987-07-29 | 1995-10-25 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
-
1988
- 1988-05-02 JP JP63109316A patent/JP2583570B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-26 US US07/343,203 patent/US5072139A/en not_active Expired - Lifetime
- 1989-05-02 KR KR1019890005908A patent/KR920004343B1/ko not_active IP Right Cessation
- 1989-05-02 DE DE68924299T patent/DE68924299T2/de not_active Expired - Fee Related
- 1989-05-02 EP EP89107928A patent/EP0340720B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5072139A (en) | 1991-12-10 |
| JPH01279623A (ja) | 1989-11-09 |
| EP0340720B1 (en) | 1995-09-20 |
| DE68924299T2 (de) | 1996-04-04 |
| EP0340720A2 (en) | 1989-11-08 |
| KR890017884A (ko) | 1989-12-18 |
| DE68924299D1 (de) | 1995-10-26 |
| KR920004343B1 (ko) | 1992-06-01 |
| EP0340720A3 (en) | 1990-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |