JP2575749B2 - 半導体装置におけるリードの製造方法 - Google Patents
半導体装置におけるリードの製造方法Info
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- JP2575749B2 JP2575749B2 JP62283841A JP28384187A JP2575749B2 JP 2575749 B2 JP2575749 B2 JP 2575749B2 JP 62283841 A JP62283841 A JP 62283841A JP 28384187 A JP28384187 A JP 28384187A JP 2575749 B2 JP2575749 B2 JP 2575749B2
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- lead
- upper plate
- thin film
- conductive thin
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Description
【発明の詳細な説明】 〔概 要〕 半導体装置におけるリードの製造方法に関し、 クロストークを生じさせないリードを製造することを
目的とし、 ICパッケージの基板を構成する上板と下板を形成する
工程と、前記上板と前記下板とによるリード挟持位置に
リード遮蔽用の導電性薄膜パターンを形成する工程と、
前記導電性薄膜パターンを樋状に押圧変形する工程と、
樋状に変形された前記導電性薄膜パターンの内曲面を絶
縁材により充満する工程と、前記上板と前記下板に充填
された前記絶縁材のうち少なくとも一方の上にリードを
形成する工程と、前記上板と前記下板の上のそれぞれの
前記導電性薄膜パターンにより前記絶縁材を介して前記
リードを囲繞するとともに、前記上板と前記下板とを接
合する工程とを含み構成し、または、前記上板と前記下
板は、それぞれグリーンシートから形成する工程を含み
構成する。
目的とし、 ICパッケージの基板を構成する上板と下板を形成する
工程と、前記上板と前記下板とによるリード挟持位置に
リード遮蔽用の導電性薄膜パターンを形成する工程と、
前記導電性薄膜パターンを樋状に押圧変形する工程と、
樋状に変形された前記導電性薄膜パターンの内曲面を絶
縁材により充満する工程と、前記上板と前記下板に充填
された前記絶縁材のうち少なくとも一方の上にリードを
形成する工程と、前記上板と前記下板の上のそれぞれの
前記導電性薄膜パターンにより前記絶縁材を介して前記
リードを囲繞するとともに、前記上板と前記下板とを接
合する工程とを含み構成し、または、前記上板と前記下
板は、それぞれグリーンシートから形成する工程を含み
構成する。
本発明は、半導体装置におけるリードの製造方法に関
する。
する。
セラミック基板等を使用したIC用のパッケージにリー
ドを形成する場合には、例えば第６図に見られるよう
に、基板ａ上にコンタクトメタルｂ、バリアメタルｃを
積層し、その上に金の薄膜ｄを形成するようにしてい
る。
ドを形成する場合には、例えば第６図に見られるよう
に、基板ａ上にコンタクトメタルｂ、バリアメタルｃを
積層し、その上に金の薄膜ｄを形成するようにしてい
る。
しかし、ICが高集積化されるにともなって、ICチップ
内の電極数が多くなり、この電極に接続するリード相互
の間でクロストークが生じ易く、半導体装置の誤動作原
因となるといった問題がある。
内の電極数が多くなり、この電極に接続するリード相互
の間でクロストークが生じ易く、半導体装置の誤動作原
因となるといった問題がある。
本発明はこのような問題に鑑みてなされたものであっ
て、クロストークの生じない半導体装置におけるリード
の製造方法を提供することを目的とする。
て、クロストークの生じない半導体装置におけるリード
の製造方法を提供することを目的とする。
上記目的は、ICパッケージの基板を構成する上板と下
板を形成する工程と、前記上板と前記下板とによるリー
ド挟持位置にリード遮蔽用の導電性薄膜パターンを形成
する工程と、前記導電性薄膜パターンを樋状に押圧変形
する工程と、樋状に変形された前記導電性薄膜パターン
の内曲面を絶縁材により充満する工程と、前記上板と前
記下板に充填された前記絶縁材のうち少なくとも一方の
上にリードを形成する工程と、前記上板と前記下板の上
のそれぞれの前記導電性薄膜パターンにより前記絶縁材
を介して前記リードを囲繞するとともに、前記上板と前
記下板とを接合する工程とを有することを特徴とする半
導体装置におけるリードの製造方法によって達成され
る。また、その上板と下板は、グリーンシートにより形
成されることによって達成される。
板を形成する工程と、前記上板と前記下板とによるリー
ド挟持位置にリード遮蔽用の導電性薄膜パターンを形成
する工程と、前記導電性薄膜パターンを樋状に押圧変形
する工程と、樋状に変形された前記導電性薄膜パターン
の内曲面を絶縁材により充満する工程と、前記上板と前
記下板に充填された前記絶縁材のうち少なくとも一方の
上にリードを形成する工程と、前記上板と前記下板の上
のそれぞれの前記導電性薄膜パターンにより前記絶縁材
を介して前記リードを囲繞するとともに、前記上板と前
記下板とを接合する工程とを有することを特徴とする半
導体装置におけるリードの製造方法によって達成され
る。また、その上板と下板は、グリーンシートにより形
成されることによって達成される。
即ち本発明は、基板形成工程によりICパッケージの基
板を構成する上板と下板を形成し、これらの対向するそ
れぞれの面に、シールド用薄膜形成工程によってシール
ド形成用の導電性薄膜を形成する。
板を構成する上板と下板を形成し、これらの対向するそ
れぞれの面に、シールド用薄膜形成工程によってシール
ド形成用の導電性薄膜を形成する。
そして、この導電性薄膜を、押圧工程によって押圧し
て樋状のシールドとし、その内曲面上に絶縁処理工程に
よって絶縁材で充満するとともに、上板か下板の少なく
とも何れか一方の絶縁材上にリードを形成する。
て樋状のシールドとし、その内曲面上に絶縁処理工程に
よって絶縁材で充満するとともに、上板か下板の少なく
とも何れか一方の絶縁材上にリードを形成する。
さらに、上板と下板のシールドを一体的に合わせてこ
れらの上板と下板を接合する。
れらの上板と下板を接合する。
このような製造方法によれば、配線と同じような工程
によってリードの周囲に筒状のシールドを形成している
ので、筒状のシールドを精度良く形成することができ
る。そして、このような工程により形成されたリードに
電流を流すと、リードがシールドによって電気的に遮断
されるため、他のリードに電磁誘導や線間容量を発生さ
せることがない。
によってリードの周囲に筒状のシールドを形成している
ので、筒状のシールドを精度良く形成することができ
る。そして、このような工程により形成されたリードに
電流を流すと、リードがシールドによって電気的に遮断
されるため、他のリードに電磁誘導や線間容量を発生さ
せることがない。
（ａ）一実施例の説明 第１〜３図は本発明の一実施例を示すものであって、
図中符号１は、ICパッケージに使用する基板で、例えば
アルミナ、ガラスセラミック等の絶縁性セラッミクより
形成されており、この基板１は、チップ収納部２を中央
に穿設した上板３と、この上板３の下面に接合する下板
４とから構成されている。
図中符号１は、ICパッケージに使用する基板で、例えば
アルミナ、ガラスセラミック等の絶縁性セラッミクより
形成されており、この基板１は、チップ収納部２を中央
に穿設した上板３と、この上板３の下面に接合する下板
４とから構成されている。
この上板３の下面、及び下板４の上面には、樋状の溝
５、５が複数形成され、その内曲面にはタングステンペ
ーストや、モリブデン・マンガンペースト等の導電材よ
りなるシールド６・・、７・・が設けられており、また
その内部は、ポリイミド、ガラス等の絶縁材８、８によ
り充満され、さらに、上板３、下板４の少なくともいず
れか一方の絶縁材８上には金、銀、銅等によりメタライ
ズしたリード９が形成されていて、シールド６、７が一
体的に接合された状態で、絶縁材８を介してリード９を
囲繞するように構成されている。
５、５が複数形成され、その内曲面にはタングステンペ
ーストや、モリブデン・マンガンペースト等の導電材よ
りなるシールド６・・、７・・が設けられており、また
その内部は、ポリイミド、ガラス等の絶縁材８、８によ
り充満され、さらに、上板３、下板４の少なくともいず
れか一方の絶縁材８上には金、銀、銅等によりメタライ
ズしたリード９が形成されていて、シールド６、７が一
体的に接合された状態で、絶縁材８を介してリード９を
囲繞するように構成されている。
10・・は、上板３と下板４によって挟持されるリード
ピンで、リード９・・の外端と接触する位置に取付けら
れている。
ピンで、リード９・・の外端と接触する位置に取付けら
れている。
なお、図中符号11・・は、各リード９・・の内端に導
通するスルーホール電極、12はICチップ、13は、スルー
ホール電極11とICチップ12の電極を接続するワイヤを示
している。
通するスルーホール電極、12はICチップ、13は、スルー
ホール電極11とICチップ12の電極を接続するワイヤを示
している。
上記した実施例において、リード９に流れる電流は、
シールド６、７によって電気的に遮断されるため、他の
リード９に電磁誘導や線間容量を発生させることがな
い。
シールド６、７によって電気的に遮断されるため、他の
リード９に電磁誘導や線間容量を発生させることがな
い。
次に、上記したシールド６、７及びリード９の作製を
第４、５図に示した工程に沿って説明する。
第４、５図に示した工程に沿って説明する。
セラミックを焼成する前の状態、例えば一般にグリー
ンシートと呼ばれる可塑性の状態で、このグリーンシー
トをパッケージ基板１の上板３と下板４の大きさに形成
する（第４図イ）。
ンシートと呼ばれる可塑性の状態で、このグリーンシー
トをパッケージ基板１の上板３と下板４の大きさに形成
する（第４図イ）。
そして、このグリーンシート状態の下板４の上面に、
シールド７を形成しようとする部分を除いて、レジスト
14によってマスキングし（第５図ａ）、この上からタン
グステンペースト、モリブデン・マンガンペースト等の
導電材薄膜15をスパッタ法、真空蒸着法等によりメタラ
イズする（第５図ｂ）。
シールド７を形成しようとする部分を除いて、レジスト
14によってマスキングし（第５図ａ）、この上からタン
グステンペースト、モリブデン・マンガンペースト等の
導電材薄膜15をスパッタ法、真空蒸着法等によりメタラ
イズする（第５図ｂ）。
次に、リフトオフ法によりレジスト14を除くと、シー
ルド７を形成しようとする部分に導電材薄膜15だけが残
るため（第４図ロ、第５図ｃ）、この上から例えば断面
半円状の突出部16aを有するプレス部材16を用い、突出
部16aをこの導電性薄膜15に押当てると、下板４は押圧
されてその表面に溝５が形成されるとともに、導電性薄
膜15は樋状になりシールド７が構成される（第４図ハ、
第５図ｄ）。
ルド７を形成しようとする部分に導電材薄膜15だけが残
るため（第４図ロ、第５図ｃ）、この上から例えば断面
半円状の突出部16aを有するプレス部材16を用い、突出
部16aをこの導電性薄膜15に押当てると、下板４は押圧
されてその表面に溝５が形成されるとともに、導電性薄
膜15は樋状になりシールド７が構成される（第４図ハ、
第５図ｄ）。
そこで、この樋状のシールド７の両端部を下板４の上
面に露出させたまま、シールド７の内曲面をアルミナ、
ポリイミド等の絶縁材８により充填し（第４図ニ、第５
図ｅ）、さらに、下板４上にレジスト膜16を一様に形成
した後、シールド７両端に接触しないリード９を形成す
るため、リード形成用のパターン溝17を絶縁部材８上中
央に沿ってこのレジスト膜16をパターニングする（第５
図ｆ）。
面に露出させたまま、シールド７の内曲面をアルミナ、
ポリイミド等の絶縁材８により充填し（第４図ニ、第５
図ｅ）、さらに、下板４上にレジスト膜16を一様に形成
した後、シールド７両端に接触しないリード９を形成す
るため、リード形成用のパターン溝17を絶縁部材８上中
央に沿ってこのレジスト膜16をパターニングする（第５
図ｆ）。
ここで、下板４の上に導電材18によりメタライズした
後（第５図ｇ）、リフトオフ法によってレジスト膜16を
除去すると、樋状のシールド７の両端部の間に非接触状
態で導電材18が残り、リード９として使用することにな
る（第４図ホ、第５図ｈ）。
後（第５図ｇ）、リフトオフ法によってレジスト膜16を
除去すると、樋状のシールド７の両端部の間に非接触状
態で導電材18が残り、リード９として使用することにな
る（第４図ホ、第５図ｈ）。
他方、上板３の下面に、下板４と同様の工程を経て樋
状のシールド６を形成し、その内部に絶縁材８を充填す
る（第４図ヘ〜リ）。
状のシールド６を形成し、その内部に絶縁材８を充填す
る（第４図ヘ〜リ）。
そして、以上の工程を経た状態において、下板４のリ
ード９・・上にリードピン10・・を乗せた状態で、上板
３のシールド６両端部を下板４のシールド７の両端部に
接触させ、アルミナ系の接着剤によりこれらを接合し
（第４図ヌ）、最後に、上板３と下板４を焼成すると、
パッケージの基板１の作製が終了する（第４図ル、第５
図ｉ）。
ード９・・上にリードピン10・・を乗せた状態で、上板
３のシールド６両端部を下板４のシールド７の両端部に
接触させ、アルミナ系の接着剤によりこれらを接合し
（第４図ヌ）、最後に、上板３と下板４を焼成すると、
パッケージの基板１の作製が終了する（第４図ル、第５
図ｉ）。
なお、スルーホール電極11・・は、上板３にシールド
６を形成する直前か直後に、上板３のICチップ収納部２
の近傍にスルーホールを設け、ここに導電材を充填する
ことにより形成される。
６を形成する直前か直後に、上板３のICチップ収納部２
の近傍にスルーホールを設け、ここに導電材を充填する
ことにより形成される。
（ｂ）他の実施例の説明 以上の実施例は、セラミックの基板を使用したリード
について説明したが、樹脂性基板に適用することもでき
る。この場合には、基板を焼成する工程を省略すること
は言うまでもない。
について説明したが、樹脂性基板に適用することもでき
る。この場合には、基板を焼成する工程を省略すること
は言うまでもない。
以上述べたように本発明によれば、上板と下板の上に
形成した遮蔽用の導電性薄膜パターンを押圧して樋状に
整形し、さらに、その樋状の導電性薄膜パターン上に絶
縁材を充填し、その上にリードを形成し、ついで、導電
性薄膜パターンによって絶縁状態でリードを囲繞するよ
うに上板と下板を接合したので、配線と同じような工程
で筒状のシールドを精度良く形成することができる。こ
のように、ICパッケージに取付けるリードの周囲に、絶
縁材を介してシールドを取付けるようにしたので、リー
ドに大電流が流れた場合に、シールドによって電気的に
遮断することができ、他のリードに発生する電磁誘導や
線間容量を未然に消滅することができる。
形成した遮蔽用の導電性薄膜パターンを押圧して樋状に
整形し、さらに、その樋状の導電性薄膜パターン上に絶
縁材を充填し、その上にリードを形成し、ついで、導電
性薄膜パターンによって絶縁状態でリードを囲繞するよ
うに上板と下板を接合したので、配線と同じような工程
で筒状のシールドを精度良く形成することができる。こ
のように、ICパッケージに取付けるリードの周囲に、絶
縁材を介してシールドを取付けるようにしたので、リー
ドに大電流が流れた場合に、シールドによって電気的に
遮断することができ、他のリードに発生する電磁誘導や
線間容量を未然に消滅することができる。
第１〜３図は、本発明の一実施例を示す平面図、要部断
面図及び斜視図、 第４図は、本発明の製造方法を示すフローチャート図、 第５図は、同上方法により作製されるリードの加工状態
を示す断面図、 第６図は、従来装置のリードを示す断面図である。 （符合の説明） １……パッケージ基板、 ３……上板、 ４……下板、 ６、７……シールド、 ８……絶縁材、 ９……リード、 11……スルーホール、 14……レジスト、 15、18……導電材、 16……レジスト膜。
面図及び斜視図、 第４図は、本発明の製造方法を示すフローチャート図、 第５図は、同上方法により作製されるリードの加工状態
を示す断面図、 第６図は、従来装置のリードを示す断面図である。 （符合の説明） １……パッケージ基板、 ３……上板、 ４……下板、 ６、７……シールド、 ８……絶縁材、 ９……リード、 11……スルーホール、 14……レジスト、 15、18……導電材、 16……レジスト膜。
Claims (2)
- 【請求項１】ICパッケージの基板を構成する上板と下板
を形成する工程と、 前記上板と前記下板とによるリード挟持位置にリード遮
蔽用の導電性薄膜パターンを形成する工程と、 前記導電性薄膜パターンを樋状に押圧変形する工程と、 樋状に変形された前記導電性薄膜パターンの内曲面を絶
縁材により充満する工程と、 前記上板と前記下板に充填された前記絶縁材のうち少な
くとも一方の上にリードを形成する工程と、 前記上板と前記下板の上のそれぞれの前記導電性薄膜パ
ターンにより前記絶縁材を介して前記リードを囲繞する
とともに、前記上板と前記下板とを接合する工程と を有することを特徴とする半導体装置におけるリードの
製造方法。 - 【請求項２】前記上板と前記下板は、それぞれグリーン
シートから形成することを特徴とする特許請求の範囲の
第１項に記載の半導体装置におけるリードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62283841A JP2575749B2 (ja) | 1987-11-10 | 1987-11-10 | 半導体装置におけるリードの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62283841A JP2575749B2 (ja) | 1987-11-10 | 1987-11-10 | 半導体装置におけるリードの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125853A JPH01125853A (ja) | 1989-05-18 |
| JP2575749B2 true JP2575749B2 (ja) | 1997-01-29 |
Family
ID=17670851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62283841A Expired - Lifetime JP2575749B2 (ja) | 1987-11-10 | 1987-11-10 | 半導体装置におけるリードの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575749B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369059A (en) * | 1989-12-08 | 1994-11-29 | Cray Research, Inc. | Method for constructing a reduced capacitance chip carrier |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086852A (ja) * | 1983-10-19 | 1985-05-16 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-11-10 JP JP62283841A patent/JP2575749B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01125853A (ja) | 1989-05-18 |
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