JP2574194B2 - デジタル・パルス発生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル・パルス発生
装置、特に正確なエッジ位置、優れたチャンネル対チャ
ンネルの安定性が得られ、一群のパルス内のいずれのパ
ルスに対しても正確なトリガ出力の位置決めができるデ
ジタル・パルス発生装置に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来の
パルス発生器は、主にアナログ回路の多くの不安定なタ
イミング・パラメータに頼っている。例えば、ヒューレ
ット・パッカード・ジャーナル１９９０年８月号に構成
が記載された従来のパルス発生器は、遅延及びパルス幅
のタイミング発生素子としてワンショット・マルチバイ
ブレータを使用している。このアナログ技術の使用の結
果生じる不安定なタイミング仕様は、含まれる遅延又は
パルス幅の長さに比例する公差を生じる。更に、各チャ
ンネルの公差は互いに独立しており、チャンネル対チャ
ンネル性能が、それらの個別の公差に関して付加され
る。

【０００３】本発明によれば、パルス発生に関する更に
完全なデジタル手法により、制御可能な公差、特に、制
御可能なチャンネル対チャンネル公差が得られる。

【０００４】パルス発生器を使用する多くは、パルス発
生器から供給される刺激信号及びそれに対する被試験素
子の応答の関係をサンプリング・オシロスコープで観察
することにより、高速デジタル素子の特性を調べことを
目的としている。サンプリング・オシロスコープは、非
常に高帯域であるが、高帯域を得ようとする結果、オシ
ロスコープがトリガされてから実際に入力信号をサンプ
ルできるまでに２０〜７０ｎｓの遅延時間がある。この
遅延は、「プリトリガ時間」として知られ、サンプリン
グ・オシロスコープを、従来のパルス発生器と関連させ
て使用する場合に問題がある。その理由は、従来のパル
ス発生器では、トリガ出力信号の時間的位置を正確に制
御することができないからである。

【０００５】そこで、パルス出力に対するトリガ出力信
号の時間的な前後位置を、操作者が高精度に制御できる
パルス発生器が必要とされている。

【０００６】従来のパルス発生器では、一群のパルスの
終わり近くのパルスに対して正確にトリガ・パルスを位
置決めするには機能的限界がある。従来のパルス発生器
及びデジタル・サンプリング・オシロスコープで試験す
るとき、パルス発生器からのトリガ出力信号により、オ
シロスコープをトリガオフする必要があり、オシロスコ
ープのチャンネル遅延を、観察したい期間を見るために
調整する必要がある。例えば、８ビットの同期カウンタ
の折り返し（最大計数値から０に戻る）動作を観察する
ために、観察したいイベントが実際に起きる前に、２５
５個のクロック・パルスを発生させてカウンタを最大値
にする。２５５個のパルス周期の後に、観察したイベン
トが起きる。パルス周波数が１００ＭＨｚであれば、観
察したいイベントの前に、２５５０ｎｓの遅延が生じ
る。しかし、この設定では、従来のパルス発生器の通常
のＲＭＳ（実効値）ジッタは、プログラムされた期間の
０.０５％である。この場合、オシロスコープのジッタ
は含まないとして、１.２７５ｎｓのジッタがパルス発
生器から発生する。この環境では、明かに、他の要因に
よる出力タイミングの変化を検出する性能は低下する。

【０００７】パルス発生器は、それが発生するどのパル
スに対しても、仮えそのパルスが多量のパルス群の終わ
りに近くても、トリガ出力信号の位置を正確に且つ調整
可能に位置決めできることが望ましい。

【０００８】従来のパルス発生器は、前方エッジの前の
遅延及びパルス幅により後方エッジの位置が決まる。こ
れらのパルス発生器では、パルスの遅延が変化すると
き、幅が一定のままであり、遅延に応じて後方エッジが
移動する。

【０００９】しかし、パルス発生器は、後方エッジのタ
イミングを直接に特定できることが望ましい。

【００１０】従来のパルス発生器では、周期が変化して
も、遅延及びパルス幅の割合が同じであるパルスを必要
とするとき、操作者は遅延及びパルス幅の新しい値を計
算して設定する。ある従来のパルス発生器のデューティ
比モードでは、周期が変化するときに、パルス幅を自動
的に再計算するが、遅延値は固定されたままである。

【００１１】パルス発生器は、パルス幅及び位相を共に
周期全体の百分率として決めることができ、周波数が変
化しても、自動的にパルス幅及び位相の比を一定に維持
することが望ましい。

【００１２】従来のパルス発生器では、その内部発振器
を外部周波数源に同期させることができるが、外部周波
数源及びトリガ入力信号が外部的に同期できる程度を除
いて、トリガ入力信号は、出力パルスに対して非同期に
なる。

【００１３】そこで、外部周波数源に同期する複数のパ
ルス群の発生が開始するときを、外部信号を使用して制
御する手段が必要である。

【００１４】また、パルス発生器では、速度が他のチャ
ンネルの半分であるが、それらと同期して動作する数チ
ャンネルを有することが望ましい。更に、あるチャンネ
ルをディスエーブル（非動作状態に）するが、そのチャ
ンネルが操作者が決めたレベルの直流電圧出力に保持さ
れることが望ましい。

【００１５】従来のパルス発生器は、パルス出力の時間
精度を維持するために、外部測定器及び操作者による校
正調整を必要とする。

【００１６】したがって、自動自己校正パルス発生器
は、操作者が出力端を校正入力端に接続するだけで校正
を行うことが望ましい。

【００１７】本発明の目的は、トリガ信号に対して正確
に位置決めされたパルスを発生するデジタル・パルス発
生装置の提供にある。

【００１８】本発明の他の目的は、公差、特にチャンネ
ル対チャンネルの公差を制御可能なデジタル・パルス発
生装置の提供にある。

【００１９】

【課題を解決するための手段及び作用】本発明は、パル
スを合成するデジタル・パルス発生装置であって、この
パルスの前方エッジ及び後方エッジの両方のエッジ位置
を含む所望パルス特性を特定する特定手段（１０、１
２）と、この特定手段により決まる時間信号を発生する
制御可能な時間軸手段（１４、６２、７４、７６）と、
時間信号に応じて前方エッジ信号及び後方エッジ信号を
独立に発生するエッジ信号生成手段（７８）と、前方エ
ッジ信号及び後方エッジ信号のタイミングを時間軸手段
の分解能よりも高い分解能で可変調整する可変調整手段
（８６、８８、９０、９２）と、調整した前方エッジ信
号及び調整した後方エッジ信号に応じて出力パルスを発
生するパルス生成手段（９８）とを具えており、出力パ
ルスの分解能が時間軸手段の分解能よりも高いことを特
徴としている。よって、本発明は、トリガ出力信号に対
して、それが発生するパルスを正確に位置決めでき、操
作者が直接に後方エッジの位置を指定でき、パルス幅及
び位相の両方を周期全体の百分率として指定できる。更
に、パルス発生装置は、周波数が変化したときに、パル
ス幅の割合及びその位相を一定に保持する。また、外部
信号を使用して、外部周波数源に同期するパルス群の発
生の開始を制御する手段を有し、数チャンネルを他のチ
ャンネルの半分の速度で、且つそれらに同期して動作さ
せることができる。また、操作者は、あるチャンネルを
ディスエーブル（動作不能）にするが、そのチャンネル
の直流電圧出力を操作者の決めたレベルに維持すること
ができる。また、操作者が出力端を校正を行うための校
正入力端に接続するだけで、自動的に自己校正ができ
る。

【００２０】好適な実施例では、本発明のデータ・パル
ス発生装置は、２つの周波数制御電圧源を有するトリガ
可能電圧制御発振器（ＶＣＯ）、内部デジタル・アナロ
グ変換器（ＤＡＣ）、及び外部時間軸との位相周波数比
較器を含む。最高オクターブ動作では、トリガ可能ＶＣ
Ｏの出力信号は、エッジ位置が小デジタル増加分である
「スリバ」及び微小アナログ変化分である「バーニア」
により調整される。低オクターブ動作では、パターン・
ランダム・アクセス・メモリ（ＲＡＭ）の内容は、トリ
ガ可能ＶＣＯの出力周波数の２のべき乗で分周するよう
に働く。ＲＡＭの内容は、直列ビット列に変換され、こ
のビット列は、最高オクターブ周期である「基準量」の
整数である精度の低いパルス幅及び周期を有する。エッ
ジ位置は、最高オクターブの場合と同様に、スリバ及び
バーニアにより調整される。基板上の高品質周波数カウ
ンタ及び長時間一定アナログ・デジタル変換器（ＡＤ
Ｃ）は、時間スレッシホールド検出器に正確に固定され
た校正入力信号と共に、自動自己校正を行う。

【００２１】

【実施例】本発明のデジタル・パルス発生装置は、内部
時間軸自動モード、内部時間軸バースト・モード、内部
時間軸自動バースト・モード、外部時間軸位相ロック自
動モード、外部時間軸位相ロック・バースト・モード、
及び外部時間軸位相ロック自動バースト・モードの６つ
の動作モードを有する。いずれの自動モードでも、操作
者が指定したパラメータ、即ち指定した高電圧レベル、
低電圧レベル、トリガ・パルスに関するタイミング関
係、幅、周期及び位相で、連続的パルス列が発生され
る。バースト・モードでは、トリガ・イベントに応答
し、パラメータ及びパルス数が操作者により指定された
一群のパルスが発生される。自動バースト・モードで
は、複数のパルス群が複数の非動作期間を介在させて、
連続的に発生される。外部信号は、適切な位相ロック基
準信号であるために、安定且つ連続的である必要があ
る。位相ロック・パルス列出力は、基準入力信号の２＊
Ｎ（＊ＮはＮ乗を表す）倍数又は約数であってもよい。

【００２２】図１は、本発明のデジタル・パルス発生装
置のモジュール・レベルのブロック図である。マイクロ
プロセッサ・ユニットＭＰＵ１２は、ＭＰＵバス１８を
介して、時間軸カード１４及びパルス・カード１６と通
信する。この発生装置の一例では、ＭＰＵバス１８は、
ＶＸＩ互換性バスである。ＭＰＵ１２は、別個のヒュー
マン・インタフェース・バス２０を介して、ヒューマン
・インタフェース１０とも通信する。これらインタフェ
ース１０及びＭＰＵ１２が、パルスの前方エッジ及び後
方エッジの両方のエッジ位置を含む所望パルス特性を特
定する特定手段となる。ＧＰＩＢ２２及びＲＳ２３２
２４のポートを介して遠隔操作者又は他の装置と通信す
るための構成要素も設けられる。高速バス２６によりパ
ルス・カード１６及び時間軸カード１４間で高速通信が
可能である。遮蔽され、より合わされた複数の導線対２
８は、時間軸カード１４から各パルス・カード１６へ高
速クロック信号（／ＴＶＣＯクロック）を伝送する。

【００２３】時間軸カード１４は、前面パネル上に５つ
のコネクタ、即ちトリガ入力端子、トリガ出力端子、位
相ロック入力端子、フレーム同期入力端子及びスキュー
校正端子を有する。トリガ入力端子は、バースト・モー
ドで、バースト即ち指定数のパルス群の開始時を知らせ
るために使用される。トリガ出力端子は、オシロスコー
プの様な他の装置に、パルス群の発生時を知らせる。こ
のトリガ出力端子の更に進んだ使用については、後述す
る。位相ロック入力端子には、外部周波数基準信号を供
給する。フレーム同期入力端子は、外部時間軸バースト
位相ロック・モードにおいて、次のパルス群の発生をア
ーミング（準備状態に）するために使用する。パルス群
の正確なタイミングは、位相ロック入力信号で決まる
が、フレーム同期入力信号の発生後の次のクロック・エ
ッジで起きる。スキュー校正入力信号は、後述する様
に、自動校正技術の一部として使用される。

【００２４】各パルス・カード１６は、２つのパルス発
生チャンネルを含む。各チャンネルは、関連する３つの
コネクタ、出力端子、反転出力端子及びトランスデュー
サ入力端子を有する。操作者は、トランスデューサ入力
端子によりパルス発生器の内部回路を側路し、パルス発
生器の出力増幅器のみを使用して、すでに発生された信
号から高及び低電圧レベルを調整可能な高品質矩形パル
スを生成する。

【００２５】後述する様に、時間軸カード１４及びパル
ス・カード１６は、実際のパルス発生に先立って、ＭＰ
Ｕバス１８を介したＭＰＵ１２からの特定の命令に従っ
て構成される。時間軸カード１４及びパルス・カード１
６は一度構成されると、独立したステートマシンとして
動作し、予め受け取った命令に従って複数のパルス又は
複数のパルス群を生成し、必要に応じて高速バス２６を
介して互いに通信する。装置カード間の簡単なハンドシ
ェーク手順により、ＭＰＵ１２の手助けなく、再びアー
ミングし、更にパルス群の発生を継続できる。

【００２６】パルス・カード１６の動作中、各パルス・
カードは、共有の開放コレクタ信号ラインである高速バ
ス２６の／ランニング（実行）ラインを低レベルにす
る。個々のカードが、それらのパルス群の発生を終了す
るとき、各カードは／ランニング・ラインの抑制を解
き、全てのカードがパルス群の発生を終了すると、／ラ
ンニング信号が高レベルになる。これにより、全てのパ
ルス・カードが動作を終了したことが時間軸カード１４
に伝えられる。更に、パルス群を発生するのであれば、
時間軸カード１４は、／イニティング（初期化）信号を
低レベルにしてアクティブ状態にし、個々の初期化ルー
チンを開始するように、次のステート・クロック信片
で、各パルス・カードは、／イニティング信号をアクテ
ィブ状態にする。パルス・カードが初期化処理を終了す
ろ際に、各パルス・カードが／イニティング信号を非ア
クティブ状態にし、それら全てが／イニティング・ライ
ンを開放し、ラインのレベル状態が高レベルに戻り、全
てのパルス・カードが次のパルス群を発生開始するため
の準備ができたことを知らせる。

【００２７】図２及び図３は、本発明によるデジタル・
パルス発生装置の時間軸カードを示すブロック図であ
る。３２５ＭＨｚ〜６５０ＭＨｚの１オクターブの範囲
を有するトリガ可能電圧制御発振器（トリガ可能ＶＣ
Ｏ）３０は、１つ又は２つの信号源から得られるＶＣＯ
制御電圧により周波数が制御される。これらの信号源の
一方は、ＭＰＵ１２により制御されるデジタル・アナロ
グ変換器（ＤＡＣ）３４である。デジタル・パルス発生
装置が、外部時間軸に同期する複数のモードの１つの状
態にあるとき、スイッチ３３は、バースト制御ステート
マシン５０からのループ開放（オープン）信号が非アク
ティブ状態になることにより閉じ、他の信号源からのト
リガ可能ＶＣＯの制御電圧は、加算回路３２によりＤＡ
Ｃ３４からの電圧に加算される。位相周波数比較回路３
６は、Ｍ値除算回路３８で値Ｍで除算された位相ロック
入力信号と、Ｎ値除算回路４０でトリガ可能ＶＣＯ３０
の出力周波数を分周した信号との関係を検出する。

【００２８】位相周波数比較回路３６は、５〜１０ＭＨ
ｚの範囲で動作し、トリガ可能ＶＣＯ３０の出力信号は
３２５ＭＨｚから６５０ＭＨｚであるので、実際上、Ｎ
は値６４に一定に保持される。値ＭはＭＰＵ１２により
変えられ、周波数６〜６００ＭＨｚである位相ロック入
力信号の異なる２*Ｎ個の乗数及び約数が得られる。操
作者が、内部時間軸及び位相ロック入力信号間の所望の
関係を指定すると、ＭＰＵ１２は、Ｍ値除算器３８を適
切に設定して、この関係を実現する。

【００２９】周波数カウンタ回路４４からのカウンタ読
み出し信号及びマルチプレクサ４２への適切な選択信号
を使用して、ＭＰＵ１２は、トリガ可能ＶＣＯ３０の周
波数出力及び位相ロック入力信号を測定する。周波数カ
ウンタ回路４４は、４.５桁、自動レンジ調整、水晶制
御周波数カウンタ回路である。

【００３０】位相ロック・モード動作では、ＭＰＵ１２
は、周波数カウンタ回路４４からの読み出し値を使用し
て、到来位相ロック入力信号の周波数を測定する。次
に、ＤＡＣ３４の出力電圧をその周波数に相当する値に
設定する。位相周波数比較回路３６は、値Ｎで除算した
ＶＣＯ３０の出力及び値Ｍで除算した位相ロック入力信
号間の位相誤差を表す補正電圧を生成し、ＶＣＯ３０の
クロック出力信号が位相ロック入力信号と同期するよう
にする。

【００３１】トリガ可能ＶＣＯ３０は、ヒューレット・
パッカード・ジャーナル１９７８年８月号のチュー、ア
レン及びフォスターによる「Universal Counter Resolv
es Picoseconds in Time Interval Measurement」と題
する論文に記載されている。電源投入時に、ＭＰＵ１２
はＤＡＣ３４を使用して、トリガ可能ＶＣＯ３０に一系
列の複数の電圧を供給する。各電圧を供給する間、ＭＰ
Ｕ１２は周波数カウンタ回路４４を使用してトリガ可能
ＶＣＯ３０の出力信号の周波数を調べ、その結果を表と
して記憶する。ＭＰＵ１２は、この表から適切な電圧を
選択することにより、トリガ可能ＶＣＯ３０の動作範囲
内で所望の周波数を発生させることができる。

【００３２】トリガ可能ＶＣＯ３０は、オア・ゲート回
路４６からのオン信号により動作可能になる。オン信号
として、トリガ条件回路４８からのトリガ信号又はバー
スト制御ステートマシン５０からの自動トリガ信号のい
ずれかが使用される。トリガ条件回路４８は、時間軸カ
ード１４の前面パネルからの実際のトリガ入力信号の他
に、バースト制御ステートマシン５０からのトリガ・イ
ネーブル信号、ＭＰＵ１２からのトリガ極性信号及びト
リガ・レベル信号を受け取る。

【００３３】図４及び図５は、本発明によるデジタル・
パルス発生装置のパルス・カードを示すブロック図であ
る。ＭＰＵ１２は、３ビットの情報を制御レジスタ７２
（図５）の拡張部分である複数の局部レジスタにロード
して、バースト制御ステートマシン５０にそれが動作す
るモードを知らせる。この３ビットの１番目はモードが
自動モードであるかどうかを示し、２番目はモードがバ
ースト・モードであるかどうかを示し、３番目はモード
が外部時間軸位相ロック・モードであるかどうかを示
す。複数のパルス・カード上のスレーブ・バースト制御
ステートマシン６０（図４）は、パルス・カードがバー
スト・モードであるかどうかを示す情報のみを受け取
る。バースト制御ステートマシン５０及びスレーブ・バ
ースト制御ステートマシン６０は、上述した高速バス・
ラインである／ホルト、／ホルトナウ、／ステート・ク
ロック、／ランニング及び／イニティングを介して互い
に通信する。

【００３４】バースト制御ステートマシン５０及びスレ
ーブ・バースト制御ステートマシン６０は、電源投入時
に、各モードでそれが、どのように動作するかを伝える
プログラミング情報を各ボード上のＲＯＭチップから受
け取る。ステートマシンは、カリフォルニア州、サンホ
セのＸｉｌｉｎｘ社から販売されているＸｉｌｉｎｘＴ
Ｍ ＸＣ３０３０ＰＣ８４−７０チップ内に使用され、
ＲＯＭから受け取るプログラミング情報に基づき異なる
論理構成を組み込むことができる。

【００３５】位相周波数比較回路３６は、入力信号の変
化に即座に応答しないので、位相ロック・ループが安定
するまでの動作時間として、多くのマイクロ秒を必要と
する。そのため、外部時間軸位相ロック・モード動作の
全てにおいて、トリガ可能ＶＣＯ３０は連続動作状態の
ままにされ、ＴＶＣＯクロック信号は、バースト制御ス
テートマシン５０からのクロック制御信号によりアンド
・ゲート回路５２の通過が制御される。

【００３６】バースト制御ステートマシン５０は、時間
軸カード１４の前面パネルからフレーム同期信号及び位
相ロック入力信号、トリガ可能ＶＣＯ３０の出力端から
ＴＶＣＯクロック信号を受け取る。外部時間軸位相ロッ
ク自動バースト・モードでフレーム同期入力信号が供給
されると、アンド・ゲート５２へのクロック制御信号は
高レベルになり、ＴＶＣＯクロックはアンド・ゲート５
２を通過して、複数の反転バッファ増幅器５４に送られ
る。反転バッファ増幅器５４は、これらのクロック信号
を／ＴＶＣＯクロック信号としてパルス・カードに送
る。アンド・ゲート回路５２が開くタイミングは、正確
な位相で最初のクロックの供給を開始するには不安定で
あるので、バースト制御ステートマシン５０は、始めに
位相ロック入力信号を使用し、次にＴＶＣＯクロック信
号を使用して、フレーム同期信号に同期させ、フレーム
同期信号が正確なタイミングを持ったクロック制御信号
となるようにする。

【００３７】これに対し、内部時間軸自動バースト・モ
ードでは、クロック制御信号は高レベルに維持されるの
で、アンド・ゲート５２は常に開いており、トリガ可能
ＶＣＯ３０は、オア・ゲート回路４６への自動トリガ信
号により、追加のパルス群を発生するように動作状態と
なる。

【００３８】トリガ出力マシン５６もアンド・ゲート回
路５２から／ＴＶＣＯクロック信号を受け取り、このク
ロック信号に応答して、ＭＰＵにより予めプログラムさ
れた情報に従って適切な相対タイミングでトリガ出力信
号を発生する。好適な実施例では、トリガ出力マシン５
６は、図４を参照して後述する様に、複数チャンネルの
パルス・カード１６の１つに略同一であるが、パターン
ＲＡＭ（ランダム・アクセス・メモリ）６２を有さず、
１つの追加のパルス群を受け、アクティブ状態のとき
に、１つのパルス群当たり１つのトリガ信号を生成し、
非アクティブ状態のときに、パルス毎に１つのトリガを
生成することが異なる。トリガ出力マシン５６は、定義
のためのパターンを必要とするパルスではなく、ＴＶＣ
Ｏクロック信号の周期を有する単一パルスを生成するの
みであるので、パターンＲＡＭを必要としない。

【００３９】スキュー校正サンプラ５３は、トリガ可能
ＶＣＯ３０からＴＶＣＯクロック信号を受け取り、前面
パネルからスキュー校正入力信号を受け取る。スキュー
校正サンプラ５３は、１２８個のＴＶＣＯクロック信号
を計数し、次にスキュー校正入力信号をサンプルして、
即座にそのステートをアクティブ状態にする。バースト
制御ステートマシン５０が発生したロード信号及びリセ
ット信号の一方であるリセット終了信号による初期化中
に、スキュー校正サンプラ５３はリセットされる。後述
する様に、サンプリング処理の結果は、校正中にＭＰＵ
１２により読み出される。

【００４０】図４及び５は、パルス・カード１６のブロ
ック図である。ＭＰＵ１２は、ＭＰＵバス１８を介して
パターン情報をパターンＲＡＭ（ランダム・アクセス・
メモリ）６２に送る。図６を参照すると、パターンＲＡ
Ｍ６２は、４ｋ×８ビットである。パターンＲＡＭ６２
に記憶されたパターンは、最初にエントリ点がアドレス
される。エントリ点及びループバック点間のパターンＲ
ＡＭ６２の内容は、後述の例外を除いては、全て０であ
り、最初のパルスが発生する前の遅延として働く。後述
する様に、パターンＲＡＭ６２の内容は、マスタ・クロ
ック信号の周波数の１／８のタイミングで８ビットが読
み出され、この８ビットは完全なマスタ・クロック周波
数で直列ビット列に変換される。このビット列は、図４
及び図５に示す残りの回路による１つ又は複数のパルス
の生成を順次制御する。

【００４１】特定のアドレスの最下位ビットではないエ
ントリ点でパターンＲＡＭ６２に入るためには、シフト
レジスタ７６は予備クロック動作する必要があり、この
予備クロック動作は、スレーブ・バースト制御ステート
マシン６０から供給され、アンド・ゲート回路６３によ
り／ＴＶＣＯクロック信号と組み合わされる／ローカル
・クロック信号により行われる。時間軸カード１４が／
ＴＶＣＯクロック信号を供給しない間は、／ＴＶＣＯは
高レベルに保持され、／ローカル・クロック信号がアン
ドゲート６３を通過する。これに対し、スレーブ・バー
スト制御ステートマシン６０が初期化を終了したとき、
ステートマシン６０は、／ローカル・クロック信号を高
レベルに保つので、／ＴＶＣＯクロック信号がアンドゲ
ート６３を通過する。この様に、マスタ・クロック信号
は、／ローカル・クロック信号及び／ＴＶＣＯクロック
信号をオア機能で加算して得られるので、スレーブ・バ
ースト制御ステートマシン６０は、初期化の間シフトレ
ジスタ７６を予備クロック動作させ、初期化及びトリガ
の後に、トリガ可能ＶＣＯ３０がその機能を実行するこ
とができる。複数のループ・バック点は、常にアドレス
の最下位ビットにあるので、ループバック動作の間は予
備クロック動作は必要ない。全体のパターンが８ビット
より短かければ、ループ・バック点を最下位ビットにな
るようにして、パターンを繰り返し８ビットを満たす。
これについては、全てのパターンは２の整数乗でなけれ
ばならないという制約があるので、問題はない。

【００４２】通常の場合、ループバック点及びメモリの
終点間の領域は、パルスの幅により２つの領域に分割さ
れる。これらの領域の１番目のデータは、パルスが高レ
ベルである時間即ちパルス幅を表し、値１で満たされて
いる。２番目の領域のデータは、パルスが低レベルであ
る時間を表し、この領域は全て値０で満たされている。
これら２つの領域は全体でパルスの周期を表し、第１部
分はパルス幅（正方向）を定め、残りの部分は残りの期
間（負方向）を定める。位相遅延、即ち、基準時点に対
しパルス幅の始点が遅延する期間は、エントリ点及びル
ープバック点間の遅延に含まれる。ジッタを最小限に
し、ルーピング・バック遅延を無くすためには、パター
ンＲＡＭ６２には、周期が２の偶数乗であるパターンの
みをロードする。これにより、パターンＲＡＭ６２内の
パターンは、結果的にマスタ・クロック周波数を分周す
る。

【００４３】同一パルス列を連続して発生するために
は、ループバック点に繰り返し入る。図４を参照する
と、この繰り返し入る回数は、カウンタ回路７４の出力
の上位１６ビットの内容即ちループ計数値により決ま
り、この回数は、周期が８ビットよりも長いパルスに関
しては、パルス群内のパルス数に相当する。１、２又は
４ビットの長さの短いパルスに関しては、ループを巡回
する毎に倍数のパルスが発生する。操作者が指定したパ
ルス群の長さを満足するために必要な余りのパルスは、
遅延領域内のループバック点の直前に置かれ、全て０が
満たされている。指定した全てのパルスが発生されたと
きは、後述する様に、カウンタ回路はパーキング・アド
レスを発生する。

【００４４】図４及び５を参照すると、ＭＰＵ１２（図
１）は、ＭＰＵバス１８を使用してリード・バーニアＤ
ＡＣ６４、トレイル・バーニアＤＡＣ６６、高レベルＤ
ＡＣ６８、低レベルＤＡＣ７０及び制御レジスタ７２に
適切な設定を与える。次に、制御レジスタ７２は、広範
囲情報を含み、この情報は、リード・スリバ情報及びト
レイル・スリバ情報の各々５ビットと、モードが自動で
あるか否かを表す１ビットと、最高オクターブが使用さ
れているか（イネーブルであるか）否かを表す１ビット
と、リード又はトレイル信号（出力パルスの前方エッジ
又は後方エッジを示す信号）が遅延されるかを表す２ビ
ットと、トランスデューサを使用する場合に、トランス
デューサをイネーブルするための１ビットと、パルス出
力及びその相補出力をイネーブルするための２ビットと
を含む。

【００４５】ＭＰＵ１２は、ＭＰＵバス１８を使用し
て、ループ・アドレス及びループ計数値情報をスレーブ
・バースト制御ステートマシン６０に供給する。スレー
ブ・バースト制御ステートマシン６０は、パルス群間
で、システム内の他の装置カードと、信号ラインである
／ランニング、／イニティング、ステート・クロック、
／ホルトナウ及び／ホルトを含む高速バス２６を介して
通信する。ステート・クロックは、バースト制御ステー
トマシン５０及びスレーブ制御ステートマシン６０が互
いに初期化及び通信を行うように、これらのステートマ
シンの動作を同期させる３ＭＨｚのクロック信号であ
る。

【００４６】／ホルト及び／ホルトナウ・ラインは、バ
ースト制御ステートマシン５０を介してＭＰＵ１２によ
り制御される。バースト制御ステートマシン５０は、Ｍ
ＰＵ１２からのＭＰＵバス１８上のメッセージにより、
／ホルト・ラインをアクティブ状態にする。バースト制
御ステートマシン５０は、／ホルト・ラインを低レベル
にすることによりアクティブ状態にし、複数のパルス・
カード１６上のスレーブ・バースト制御ステートマシン
６０に、次のパルス群の発生後に順番に停止することを
伝える。

【００４７】しかし、装置が２つの自動モード、即ち内
部時間軸自動モード又は外部時間軸位相ロック自動モー
ドのうちの一方の状態にあると、パルス群の終点に至ら
ず、順序だって停止するための機会がない。この場合、
ＭＰＵ１２は、始めに、時間軸カード１４上のバースト
制御ステートマシン５０を介して／ホルト・ラインをア
クティブ状態にし、次に／ホルトナウ・ラインにパルス
を送り、一時的にアクティブ状態にする。時間軸カード
１４及びパルス・カード１６は、これに応答して、即座
にその動きを中断させる。いずれの手段で停止するとき
も、パルス・カードは、／ランニング・ラインを高レベ
ルにして、非アクティブ状態にする。ＭＰＵ１２がＭＰ
Ｕバス１８を介して種々のカードをプログラムしている
間、／ホルト・ラインは、バースト制御ステートマシン
５０によりアクティブ状態にされたままである。

【００４８】上述では、図４及び図５を参照して、ＲＡ
Ｍ６２がどのように動作するかを非常に簡単に概念的に
説明した。この説明は概念を正確に伝えているが、その
概念的動作のために必要な高速動作及びあるパルスから
次のパルスへの瞬時の回復を実現することは、実際には
もっと複雑である。

【００４９】図４、図５及び図７（図４のカウンタ７４
の詳細なブロック図）を参照すると、スレーブ．バース
ト制御ステートマシン６０は、カウンタ回路７４への複
数のアドレス・ラインを制御し、更に、カウンタ回路７
４へ送られる５つの他の信号、／ロード・ロー、／ロー
ド・ハイ、セット終了、リセット終了及びカウンタ・リ
セット信号を制御する。／ロード・ロー信号は、カウン
タ１２２の並列ロード・イネーブル制御入力端（／Ｐ
Ｅ）に送られ、／ロード・ハイ信号は、カウンタ１２
４、１２６及び１２８の並列ロード制御入力端（／Ｐ
Ｅ）及びカウンタ１２２のＴＣＬＤ制御入力端に送られ
る。モトローラ社のＥＣＬｉｎＰＳデバイス・ブック
（Ｑ１／８９）に記載されるように、これらのＥ０１
６．８ビット同期式２進カウンタ回路へのＴＣＬＤ入力
信号が高レベルのとき、内部／ＴＣ帰還信号は、アクテ
ィブ状態である／ＴＣ信号の終わりの立ち上がりエッジ
で、自動的にカウンタ回路が再ロードされるようにす
る。この様に、／ロード・ハイ信号が、高レベルで非ア
クティブのとき、カウンタ１２２は最終計数モードで、
再ロード状態にある。

【００５０】カウンタ・リセット信号は、カウンタ回路
１２８のＭＲ制御入力端に送られる。自動モードで、カ
ウンタ・リセット信号は、自動モードでパルスが無期限
に継続するために、カウンタ１２８が最終計数信号を発
生しないようにする。セット終了信号は、フリップ・フ
ロップ回路１３６即ち終了フリップ・フロップ回路をセ
ットする。このセット終了信号は、カウンタ回路７４が
自動モードで動作しているときに、カウンタ回路７４を
停止させるために使用される。リセット終了信号は、フ
リップ・フロップ回路１３６をリセットする。リセット
終了信号は、各初期化手順の始めにフリップ・フロップ
回路１３６をリセットするために使用される。終了フリ
ップ・フロップ回路１３６がセットされるとき、この回
路１３６は、／ＣＥ制御入力端を介してカウンタ１２４
をディスエーブル（動作不能に）する。更に、フリップ
・フロップ回路１３６は、ＭＲ（マスタ・リセット）制
御入力端を介してカウンタ回路１２２をリセットする。
他のカウンタ回路１２４、１２６及び１２８が、カウン
タ回路１２２の終了計数信号／ＴＣの終点の立ち上がり
エッジにより全てクロックされるので、カウンタ１２２
をリセット状態に維持することにより、全てのカウンタ
回路が動作しないようにされる。終了信号は、スレーブ
・バースト制御ステートマシン６０により監視され、終
了信号は、カウンタ回路の動作が終了したときを伝え
る。

【００５１】最下位バイト・カウンタ回路１２２の最上
位ビットは、常に１がロードされ、出力信号が無視さ
れ、それにより、カウンタ回路１２２を７ビットのカウ
ンタ回路に変換し、カウンタ回路７４全体は３１ビット
のカウンタ回路になる。ロードされた全てのデータは、
所望計数値の２の補数であり、そのため、所望の計数値
には、最終計数値（ＦＦ＋１＝０）の後の最初のクロッ
ク信号で到達する。

【００５２】

【表１】

【００５３】スレーブ・バースト制御マシン６０に関す
る表１を参照すると、ＭＰＵバス１８を介してＭＰＵ１
２から予め計算されたデータを受け取ったスレーブ・バ
ースト制御ステートマシン６０は、ステート０で停止状
態にあり、高速バス２６上の／ホルト信号が高レベルに
なるのを待っている。／ホルトが高レベルになるとき、
ステートマシンはステート１になり、／ロード・ロー信
号及び／ロード・ハイ信号を低レベルにしてアクティブ
状態にし、リセット終了を高レベルにしてアクティブ状
態にし、カウンタ回路７４の入力端に全て１を置数す
る。

【００５４】ステート２では、アンドゲート６３を通過
してマスタ・クロック信号となり、カウンタ回路１２２
を全１状態にロードするための／ローカル・クロック信
号を発生する。初期化処理の間、時間軸カード１４が／
ＴＶＣＯクロック・ラインを高レベルに保つので、／ロ
ーカル・クロック信号はアンドゲート回路６３を通過す
る。カウンタ回路１２４、１２６及び１２８の上位３バ
イトは、マスタ・クロック信号ではなくカウンタ回路１
２２からの最終計数信号／ＴＣの終わりの立ち上がりエ
ッジによってのみクロック動作するので、これらはロー
ドされないことに留意されたい。

【００５５】下位バイトのカウンタ１２２が全１状態で
あると、このカウンタからの最終計数信号／ＴＣは、低
レベルのアクティブ状態になる。ステート３では、／ロ
ード・ロー信号は非アクティブ状態にされ、初期アドレ
スがカウンタの入力端に置かれる。この初期アドレス
は、図６のエントリ点−（マイナス）８ビットである。
ステート４では、次の／ローカル・クロック信号を発生
して、カウンタ回路１２２を全０状態に折り返し、非ア
クティブの／ＴＣ信号を送り、それにより、上位３バイ
トのカウンタ回路１２４、１２６及び１２８に初期アド
レスをクロック入力する。

【００５６】次に、ステート５で、／ロード・ハイ信号
は非アクティブ状態になり、／ロード・ロー信号はアク
ティブ状態になる。ステート６で、発生された次の／ロ
ーカル・クロック信号は、カウンタ回路１２２に初期ア
ドレスの下位バイトをクロック入力する。これで、初期
アドレスが、カウンタ回路７４の全てのバイトにロード
される。

【００５７】ステート７では、スレーブ・バースト制御
ステートマシン６０は、／ロード・ロー信号を非アクテ
ィブ状態にし、ループバック・アドレスをカウンタ回路
７４に送り始める。次の１６個のステートでは、シフト
レジスタ７６の次の出力となるエントリ点を進めるため
に８つの／ローカル・クロック信号を発生する。これら
の位置のデータは全て０であり、この処理中にシフトレ
ジスタから流れ出る。この一連のクロックの終わりで、
スレーブ・バースト制御ステートマシン６０は、／ロー
カル・クロック信号を高レベルのままにし、ＴＶＣＯク
ロックの通過のためにアンド・ゲート６３をイネーブル
する。アクティブ状態のリセット終了信号が、終了フリ
ップ・フロップ１３６をリセット状態に維持している以
外は、カウンタ回路７４及びシフトレジスタ７６は、現
在、完全に準備完了状態である。

【００５８】スレーブ・バースト制御ステートマシン６
０がステート０に折り返し、リセット終了信号が低レベ
ルになって非アクティブ状態になり、カウンタ回路７４
をイネーブルするステート３１の終点まで、何も起こら
ない。高速バス２８上の／イニティング信号も、低レベ
ルに保たれた状態から開放することにより、非アクティ
ブ状態になる。

【００５９】初期化期間が終了し、トリガ又はフレーム
同期信号が生じた後、トリガ可能ＶＣＯはアクティブ状
態になり、／ＴＶＣＯクロック信号から得たマスタ・ク
ロック信号列が、下位バイト・カウンタ１２２のクロッ
ク入力端に供給される。ＲＡＭ６２の次のバイト境界で
は、カウンタ１２２の出力の下位ビットを表す３ライン
は、再び全て高レベルになり、アンド・ゲート１３０が
１クロック周期の間高レベルになって、ＲＡＭから読み
出した次のバイトをシフトレジスタ７６にロードする。

【００６０】１２８個のクロックから、エントリ点のビ
ットをシフトレジスタ７６の出力端にシフトさせるため
に行った予備計数値を減算した値以内に、下位バイト・
カウンタ１２２は、その最終計数値に達する。ロード動
作は終了しているため、／ロード・ハイ信号が非アクテ
ィブ状態になっているので、カウンタ１２２へのＴＣＬ
Ｄ入力信号は高レベルである。

【００６１】最終計数信号により、カウンタ１２２が再
ロードされるとき、入力端子の値は、ループ・バック点
のアドレスの下位７ビットである。アクティブな低レベ
ルから非アクティブな高レベルに戻る／ＴＣ信号の後方
エッジは、カウンタ１２４、１２６及び１２８と、フリ
ップ・フロップ１３６とをクロック動作させる。後述に
より明かになる様に、この時点では、カウンタ１２４だ
けが、その／ＣＥ入力端上の低レベルによりイネーブル
される。これは、フリップ・フロップ１３６が、初期化
処理の間にリセットされたからである。

【００６２】低レベル・アクティブ論理に関してアンド
・ゲートとして働くオア・ゲート１３２及び１３４を満
足させる条件がまだ揃っていないので、カウンタ１２２
のクロック作用によっては、カウンタ１２６、１２８の
いずれもカウンタ動作せず、又はフリップ・フロップ１
３６はセットされない。オア・ゲート１３２は、カウン
タ１２４及び１２６の最終計数出力／ＴＣ信号が共にア
クティブな低レベルになった後、／ＣＥ端子を介して計
数動作をイネーブルにするための低レベル出力のみを発
生する。同様に、全カウンタ１２４、１２６及び１２８
の最終計数出力が低レベルのとき、オア・ゲート１３４
は、その相補出力端に高レベル出力を発生し、フリップ
・フロップ１３６のＤ入力端を高レベルにする。フリッ
プ・フロ１３６へのクロック信号は、フリップ・フロッ
プ１３６の出力信号を低レベルに保ち、カウンタ１２４
は、その／ＣＥ入力端の低レベル信号により、イネーブ
ル状態に保たれ、カウンタ１２２は、そのＭＲ（マスタ
・リセット）入力端の高レベル信号により、リセットさ
れない。

【００６３】カウンタ１２２には、ループ・バック・ア
ドレスの下位ビットが再ロードされたので、カウンタ１
２２は全０値状態ではない（バイト境界の上の）ある値
から計数を開始している。全０値は、カウンタが単に折
り返されて、０から計数が開始されている場合に、カウ
ンタが有する値である。この動作の結果、ＲＡＭ６２内
のあるアドレス空間は飛び越される。カウンタ回路７４
全体は、「飛び越しカウンタ」として動作し、１〜１６
の数バイトＮ分ＲＡＭ６２を移動し、次に数バイトＭ分
（Ｍ＝１６−Ｎ）を飛び越す。カウンタ１２２の下位３
ビットは、カウンタ１２２の残りのビット及びカウンタ
１２４の全ビットによりアドレス指定されるバイト内の
ビット位置を計数する。計数バイトであるカウンタ１２
２の４つの上位ビットは、Ｎ及びＭを決める値である。

【００６４】カウンタ１２２がその最終計数値に達する
度に繰り返し発生する低レベルの／ＴＣ信号は、結果的
にカウンタ１２４がその最終計数値に達するようにし、
このとき、パターン・メモリの終点に達するようにす
る。この時、アンド・ゲート１３０は、ＲＡＭ６２の最
後のバイトの内容をシフトレジスタ７６にロードするた
めの最後の高レベル出力を発生する。

【００６５】カウンタ１２４の最終計数信号である低レ
ベル状態のアクティブな／ＴＣ信号は、カウンタ１２６
をイネーブルし、カウンタ１２２の次の最終計数信号の
終点の立ち上がりエッジにより、カウンタ１２６はクロ
ック動作する。カウンタ１２２のその同一の最終計数信
号は、カウンタ１２４の値を増加させて、最終計数信号
を取り除き、カウンタ１２４の最終計数値がループ・バ
ック・アドレスのその部分にロードされ、ループ・バッ
ク・アドレスから即座に計数を開始するようにする。カ
ウンタ１２６及び１２８からの最終計数信号がない場合
は、オア・ゲート１３４の出力は高レベルであるから、
カウンタ１２４のＴＣＬＤ入力は、依然高レベルであ
り、折り返しではなくロード動作を行わせる。

【００６６】ループの十分な巡回が行われて、カウンタ
１２６がその最終計数値になるとき、カウンタ１２４か
らの最終計数信号は依然存在しているので、オアゲート
１３２の両方の入力信号は低レベルになる。オアゲート
１３２の両方の入力信号が低レベルであるとき、その出
力は低レベルで、カウンタ１２８はイネーブルされ、そ
のため、カウンタ１２２の次の最終計数値により、カウ
ンタ１２８の計数値は増加する。この最終計数値の終わ
りの立ち上がりエッジは、カウンタ１２４及び１２６の
値も増加させ、それらの値は最終計数値ではなくなる。
カウンタ１２８は、カウンタ１２４及び１２６の両方が
同時に最終計数信号を再び生成するまで、再びイネーブ
ルされない。カウンタ１２８が再びイネーブルされたと
きは、カウンタ１２２の次の最終計数信号の終わりの立
ち上がりエッジは、カウンタ１２８の値を再び増加させ
る。

【００６７】カウンタ１２８がその最終計数信号を生成
するとき、カウンタ１２４及び１２６は、その最終計数
信号を生成しており、オア・ゲート１３４（低レベル論
理アンド・ゲートとして働いている）の全ての入力信号
は低レベルになり、オア・ゲート１３４からは、低レベ
ル出力信号及びその相補出力端からの高レベル出力信号
が生じる。カウンタ１２４のＴＣＬＤ入力端の低レベル
信号は、その最終計数信号の終わりの立ち上がりエッジ
の重要度を内部的に変化させ、それにより、次の立ち上
がりクロック入力信号で、カウンタ１２２の最終計数信
号の終わりから折り返す。ＴＣＬＤ入力端は、プルダウ
ン抵抗により内部で低レベルにされているので、カウン
タ１２２の同一の最終計数信号により、カウンタ１２６
及び１２８を折り返す。フリップ・フロップ１３６のＤ
入力端が入力信号が高レベルであるために、カウンタ１
２２からの同一の最終計数信号がフリップ・フロップ１
３６をセットし、次に、カウンタ１２２のマスタ・リセ
ットを行う。この様に、全てのカウンタは現在０であ
り、ＲＡＭ６２へのアドレスは０００である。そして、
カウンタ１２２のフリップ・フロップ１３６からの高レ
ベル信号によりリセットに維持され、他の全てのカウン
タ１２４、１２６及び１２８は、カウンタ１２２からの
最終計数信号によりクロック動作するので、次の初期化
処理がリセット終了信号を高レベルにしてアクティブ状
態にするまで、カウンタ回路７４は効果的にロックされ
る。

【００６８】スレーブ・バースト制御ステートマシン６
０は、カウンタ回路７４からの終了信号を監視し、終了
信号がアクティブ状態になると、スレーブ・バースト制
御ステートマシン６０は、高速バス２６を介して／ラン
ニング信号を非アクティブ状態にし、時間軸カード１４
上のバースト制御ステートマシン５０に知らせる。

【００６９】「飛び越しカウンタ」の使用により、ＲＡ
Ｍ６２の利用度を低下するが、幾つかの非常に有益な利
点が得られる。特に、このカウンタの使用により、全て
の部分のセットアップ時間及びホールド時間が極めて高
速の動作を満足するようになり、初期エントリ点のアド
レスのロードに基づくＲＡＭ６２内の最初からの遅延の
無い変化、及びループ・バック点アドレスのロードに基
づく連続する時点からの遅延の無い変化を可能にする。
この全ては、カウンタ回路の下位２バイトに相当するカ
ウンタ１２２及び１２４の動作を制御するための論理回
路を除去することにより可能になる。

【００７０】飛び越しカウンタは、ＲＡＭ６２内のある
空間を飛び越すので、エントリ点（図６）として使用す
る位置を、適切に調整する必要がある。ハードウエアの
プログラムを行うソフトウェアは、カウンタ１２２にル
ープ・バック・アドレスとしてロードされる値が分かっ
ている。Ｎがカウンタ１２２の４つの上位ビットの所望
の計数値であると、それらのビットにロードされる値は
Ｍ（Ｍ＝１６−Ｎ）である。プログラムは、実現しよう
とするある遅延値を有し、この値は、スキュー校正定数
及びチャンネル遅延校正定数により変更される操作者に
より選択される遅延に相当する。

【００７１】所望の遅延は、時間軸周期により分割さ
れ、エントリ点であるべきアクティブ・データの始めか
ら戻る０が幾つあるかを判断する。ここで使用する用語
「アクティブ・データ」は、ループ・バック点又は、単
一バイト・ループに関連する奇数のパルスの場合には、
パルスに対応するデータの始点を意味する。アクティブ
・データ点からＮ位置分を数えて戻り、Ｍだけ飛び越
し、Ｎだけ数えて戻り、再びＭだけ飛び越す等により、
プログラムは、遅延量の残量が初期エントリ点アドレス
・ローディング内に入る前に、どれだけ飛び越し計数を
するべきかを求めることができる。

【００７２】時間的に前方に進んでいると考えると、プ
ログラムはエントリ点のアドレスを次のようにロードす
る。即ち、最下位バイト・カウンタ１２２が、その最終
計数値に達したとき、メモリの終点に達していなけれ
ば、ループ・バック・アドレスの下位ビットをカウンタ
にロードし、メモリの終点までの残りの部分を進み、こ
の終点に達するために、ループ・バック・アドレスが繰
り返し再ロードされる必要があれば、そこに到達するた
め必要に応じて飛び越す。

【００７３】単一バイト・ループに関連する奇数パルス
の場合、Ｎ＝１且つＭ＝１５である。即ち、「飛び越
し」部分の長さは、１５バイトであり、使用されるメモ
リの部分の長さは、１バイトのみである。したがって、
奇数のパルスを表すデータは、メモリの最後のバイトの
前の１６バイトに置かれ、奇数パルス・データがメモリ
から読み出された後で、１５バイトを飛び越すことは、
最後のバイトが次のバイトであることを意味する。これ
らの環境下では、４ｋメモリの有効な長さは、２５６バ
イトのみであり、これらのバイトのうちの２バイトは、
パルス・データに使用され、２５４バイトのみが遅延デ
ータのために残されている。周期がわずかに１．５４ｎ
ｓである最高周波数６５０ＭＨｚでは、使用可能な最大
の正味の遅延は、約３．１３μｓ（１．５４ｎｓ×８ビ
ット／バイト×２５４バイト）であり、そのうちの２．
０μｓは操作者が使用でき、残りは内部校正補償のため
に残してある。

【００７４】＋／−サイクル調整回路７８は、通常、シ
フトレジスタ７６からの直列データ（時間信号）を、
「リード」としての遅延無く通過させ、それを反転させ
た形式でデータ「トレイル」を生成する。遅延リード信
号又は遅延トレイル信号がアクティブ状態のときは、い
ずれかの形式の信号を、マスタ・クロック・サイクルに
より遅延できる。この様な遅延は、更に後述する環境の
下で必要である。なお、時間軸カード１４、カウンタ７
４、ＲＡＭ６２及びシフトレジスタ７６が、時間信号を
発生する時間軸手段となり、＋／−サイクル調整回路７
８が、時間信号に応じて前方エッジ（リード）信号及び
後方エッジ（トレイル）信号を発生するエッジ信号生成
手段となる。

【００７５】最高オクターブ・イネーブル信号が低レベ
ルで非アクティブ状態であるとすると、アンド・ゲート
８４及び８５の出力は、一定の低レベルであり、オア・
ゲート８２及びノアゲート８０は、＋／−サイクル調整
回路７８からのリード信号及びトレイル信号のみに応答
する。ノア・ゲート８０は、リード信号を反転し、アナ
ログ遅延素子８６に供給する。オア・ゲート８２は、ト
レイル信号をアナログ遅延素子８８に供給する。アナロ
グ遅延素子８６及び８８は、夫々その遅延量がリード・
バーニアＤＡＣ６４及びトレイル・バーニアＤＡＣ６６
の出力信号により制御される。アナログ遅延素子８６及
び８８の出力信号は、夫々デジタル遅延素子９０及び９
２に供給される。なお、これら遅延素子８６、８８、９
０、９２が、可変調整手段となる。

【００７６】図８は、本発明に用いる遅延素子８６〜９
２等に従いパルス・エッジがどのように、遅延されるか
を示す説明図である。パターンＲＡＭからの入力は、最
も粗いタイミング調整が行われており、即ち、入力信号
は、幾つか分の「基準量」だけ遅らされており、そのパ
ルス幅及び周期は数基準量分の長さである。＋／−サイ
クル調整回路７８で必要であれば、いずれのエッジも更
に１基準量だけ遅延される。この基準量の長さは、最高
動作周波数６５０ＭＨｚでの１．５４ｎｓ及びトリガ可
能ＶＣＯ３０の最低動作周波数３５０ＭＨｚでの３．０
８ｎｓ間で変化する。

【００７７】長さ約２００ｐｓのデジタル「スリバ」
は、エッジの中間レベルの制御を行うために使用され
る。全部で２３個のスリバが使用可能であるが、１６個
のスリバで、最高期間３.０９ｎｓの１基準量を十分に
覆うことができる。最終的には、アナログ遅延素子によ
るバーニア制御で、ピコ秒より小さい量だけエッジを移
動させることができる。バーニアＤＡＣ６４及び６６か
らは、２５６個の設定が可能である。要約すると、１ス
リバにわたり時間を調整するために十分な数のバーニア
設定があり、１基準量にわたり時間を調整するために十
分な数のスリバがある。したがって、１ピコ秒以内の分
解能で操作者が所望するエッジの位置設定をするために
適した基準量、スリバ及びバーニア設定の幾つかの組み
合わせがある。図１１は、所望のエッジ位置の設定をす
るために、スリバ及びバーニアがどのように加えられる
かを概念的に示している。

【００７８】図９を参照すると、デジタル遅延素子９
０、９２による複数のスリバは、時間が調整されるべき
エッジを一連のバッファ増幅器１１０に通し、マルチプ
レックサ１１２を介してこれらのバッファ増幅器の１つ
の出力を選択することにより得られる。この機能を実行
するためのデバイスは、特に、ソニー株式会社よりＣＸ
Ｂ１１３９Ｑプログラマブル・ディレイ・ライン／デュ
ーティ・サイクル・コントローラとして販売されてい
る。

【００７９】図１０Ａを参照すると、アナログ遅延素子
８６、８８に関連したバーニア制御は、異なるバーニア
ＤＡＣ電圧を回路網に供給することにより適切に行われ
る。増幅器１１４の出力は、抵抗器１１８の頂部に供給
されるバーニアＤＡＣ電圧で決まる直流成分だけオフセ
ットされる。図１０Ｂでは、このオフセット・レベルを
変化させると、信号が次の増幅器１２０のスレッシホー
ルドと交差する時点が変化し、その結果として、その点
からの信号のタイミングが正確に変化する。

【００８０】図５に戻ると、フリップ・フロップ（パル
ス生成手段）９８は、Ｄ入力端に定数１を有し、デジタ
ル遅延素子９０からのリード信号によりクロック動作し
ている。デジタル遅延素子９０の出力端での反転は、ノ
ア・ゲート８０を通過するときに起きた反転と相殺す
る。リード信号の立ち上がりエッジにより、フリップ・
フロップ９８の出力信号は高レベルになる。フリップ・
フロップ９８が、トレイル信号の立ち下がりエッジを表
すノア・ゲート９６からの信号によりリセットされるま
で、フリップ・フロップ９８の出力は高レベルのままで
ある。

【００８１】デジタル遅延素子９２からのトレイル信号
は、ノア・ゲート９６の一方の入力端に供給され、この
トレイル信号を反転し、わずかに遅延した信号は、ノア
・ゲート９６の他方の入力端に供給される。その結果、
トレイル信号が低レベルになるとき、３００ｐｓの遅延
素子９４から到来する遅延された信号は、３００ｐｓの
間、低レベルに保たれる。これにより、ノア・ゲート９
６は、３００ｐｓのリセット・パルスを、トレイル信号
の後方エッジの発生時にフリップ・フロップ９８に供給
する。操作者が出力パルスの低レベル期間を極めて短く
指定したときに、次の前方エッジが失われるのを防ぐた
めに、リセット・パルスは短くする必要がある。フリッ
プ・フロップ９８を確実にリセットするための最小リセ
ット時間の製造仕様を満足するためには、リセット・パ
ルスは少なくとも３００ｐｓの長さでなければならな
い。フリップ・フロップ９８には、リセット・ラインの
開放時及び次のクロック信号に対し準備状態となる時の
間の最小時間に関し他の仕様があるので、本発明のパル
ス発生装置の最小回復時間の性能は、８００ｐｓであ
る。

【００８２】リレー１００を使用して、操作者は、出力
信号自体ではなくその相補信号を選択できる。リレー１
０８は、出力ピン駆動回路１０２、即ち上述のトランス
デューサ・モードに関してのみ、装置が使用可能である
ようにできる。リレー１０４及び１０６は、出力ピン駆
動回路１０２の出力信号又はその相補信号のいずれかが
ディスエーブルされるようにする。

【００８３】図１２では、複数のパルスが１基準量より
短いが、周期が１基準量よりも長い複数のパルスを発生
するために、＋／−サイクル調整回路７８への遅延リー
ド入力は、遅れたリード信号を生成するように設定され
る。これにより、トレイル上の立ち下がりエッジと時間
的に一致した立ち上がりエッジがリード上に発生する。
スリバ及びバーニアは、所望のパルス幅だけ後方エッジ
を遅延するために使用される。

【００８４】図１３を参照すると、基準量よりも短い低
レベル期間を有するパルスを生成するには、＋／−サイ
クル調整回路７８への遅延トレイル信号入力がセットさ
れ、遅れたトレイル信号が生成される。遅延トレイルが
セットされた状態で、遅れた後方エッジは、正常な前エ
ッジが立ち上がると同時に立ち下がる。複数のスリバ及
びバーニアを使用して、前方エッジを遅らせることによ
り、この追加された遅延と低レベル期間と同じ長さであ
るパルスが生成される。もちろん、この低レベル期間
は、上述した８００ｐｓの最小回復時間仕様よりも短く
することはできない。

【００８５】上述の説明では、装置はその性能の最高オ
クターブで動作せず、信号トップ・オクターブ・イネー
ブル信号は、低レベルで非アクティブであると仮定し
た。操作者が３２５ＭＨｚを超える周波数を選択した場
合、最高オクターブ・イネーブル信号は高レベルであ
り、この回路の動作は幾分異なり、「ストレート・スル
ー・モード」と呼ばれる。最高オクターブ・イネーブル
信号が高レベルの状態で、マスタ・クロック信号は、ア
ンド・ゲート８４を通過し、リード信号によりアンドゲ
ート８５の通過を制御される。即ち、パターンＲＡＭ６
２の内容を使用して、複数のマスタ・クロック信号群が
リード・パスを通過するのを制御する。図１４を参照さ
れたい。オア・ゲート８２に関してマスタ・クロック
は、通過を制御されないが、トレイル・パスの余分のリ
セットが発生するときに、フリップ・フロップ９８がす
でにリセットされるので、余分のリセットは影響しな
い。

【００８６】エッジの位置設定を所望の精度で行うに
は、上述の回路を校正する必要がある。各タップ位置に
関連する正確な遅延時間を測定する。各入力電圧値毎
に、アナログ遅延部分がどれだけの遅延を生じるかを調
べるために、それらを評価する。システム内の各チャン
ネルを通じた絶対遅延も、決定され、記憶される。

【００８７】デジタル的にタップされた遅延ライン（ス
リバ・マシン）の各タップ位置及び複数のアナログ遅延
素子（バーニア）に関する遅延を測定するために、これ
らの素子は、始めに、その最小遅延設定値に設定され
る。４つの高レベル１及び４つの低レベル０から成る１
つのパターンが、パターンＲＡＭ６２内に置かれる。次
に、基板上の低速Ａ／Ｄ変換器１０７を使用して、高レ
ベル及び低レベルの平均に近似する平均出力電圧を測定
する。次に、パターンＲＡＭ６２内のパターンは、５つ
の高レベル及び３つの低レベルに変えられ、平均出力電
圧測定が繰り返される。次にパターンは、３つの低レベ
ル及び５つの高レベルに変えられ、測定が繰り返され
る。トリガ可能ＶＣＯ３０の精度に従ったこれら３つの
測定値、即ち、デューティ比３／８を表す測定値、デュ
ーティ比４／８を表す測定値及びデューティ５／８を表
す測定値より、パルス幅変化（Δ時間）及び平均出力電
圧変化（Δ電圧）間の関係が測定できる。

【００８８】パターンＲＡＭ内のパターンは、４つの高
レベル及び４つの低レベルに戻され、複数のタップを使
用して、１番目のあるエッジを移動し、次に、他のエッ
ジへと、一度に１タップずつ移動する。各設定に関して
平均電圧を測定し、上述で求めたΔ時間対Δ電圧を使用
して、各タップ設定の正確な遅延が測定され、記憶され
る。同じ手順を使用して、各バーニア設定、又は他の要
素が介在する可能性がある少なくとも代表的なセットの
遅延を測定できる。ＭＰＵはこれらの測定を行う度に、
これらの全ての結果を表に記憶し、適切な値を選択し
て、今後の操作者の効果的なコマンドとすることができ
る。

【００８９】パルス幅、即ち前方エッジー後方エッジ・
スキューの正確な校正は、整数個の基本量のみを使用し
て、パルスがデューティ５０％を有するように設定する
ことにより行うことができる。即ち、全てのスリバ及び
バーニア調整は、０に設定される。次に、平均電圧出力
が、測定される。次に、相補リレイ１０５を使用してパ
ルスが反転され、平均電圧出力が再び測定される。両方
の測定結果が同じであれば、デューティ比は５０％であ
り、前方エッジ−後方エッジ・スキューは０である。測
定結果が同じでなければ、前方エッジ−後方エッジ・ス
キューは、上述で求めたΔ電圧−Δ時間の関係を使用し
て計算し、計算された定数は、そのチャンネルの校正定
数として記憶される。

【００９０】装置の異なるパルス発生チャンネルの絶対
遅延を一致させるには、異なる手順を使用する。時間軸
カード１４の校正入力信号は、スキュー校正サンプラ５
３の入力端子に供給される。スキュー校正サンプラ５３
は、初期化処理の間にリセット終了信号によりリセット
され、次に、後で１２８個のＴＶＣＯクロックをサンプ
ルする。この時間が調整可能ではない間は、このこの時
間は一定であり、各チャンネルの決定及び調整可能性に
より、全ての出力を互いに時間的に正確に一致させ、結
果を記憶することができる。

【００９１】一致させるべき各チャンネルの遅延は、基
準エッジが確実に校正入力サンプリング時点よりも先に
起こるように、ある低い値に設定される。サンプリング
点の後の最も小さい遅延値が見つかるまで、遅延は増加
される。この遅延は、このチャンネルの校正定数として
記憶される。

【００９２】上述の新規なデジタル構成は、本質的に、
特にチャンネル対チャンネルの公差に関し、正確な公差
を有するパルスを生成することができる。これは、全て
のパルス・カード１６上の全てのチャンネルが、時間軸
カード１４上のトリガ可能ＶＣＯ３０により発生される
同一のデジタル時間軸に同期しているからである。した
がって、ある時間ジッタが起きても、チャンネル対チャ
ンネルの公差は、そのジッタに影響されない。更には、
自動校正システムは、複数のチャンネル間及び他のシス
テム変量間の変化を補償する。

【００９３】この新規なデジタル構成（ＲＡＭ６２を除
く）が、トリガ出力マシン５６内で使用されているの
で、いずれのパルスに対しても時間的に前方又は後方に
トリガ出力信号を正確に位置決めすることができる。こ
の構成では、更に、必要であれば、操作者は、遅延及び
パルス幅による間接的方法ではなく、直接に後エッジの
タイミングを決めることができる。

【００９４】適切なソフトウェアで制御したとき、この
新しいデジタル構成によれば、操作者は、周期全体の百
分率としてパルス幅及び位相の両方を指定することがで
き、パルス発生ソフトウェアにより、操作者が異なる周
波数を選択する度に、自動的にパルス幅及び位相の比例
関係を維持することができる。これは、パルス周期のの
百分率としてパルス幅情報を記憶し、パルスの高レベル
部分（幅）が開始する前のパルス周期内の時間をパルス
幅の百分率として記憶することにより行われる。次に、
周波数を変えるための入力命令があるときは、ＭＰＵ１
２は自動的に応答して、新しいパルス周期に対して記憶
した百分率を使用して、新しいパルス幅を計算し、新し
いパルス周期の相当する記憶された百分率である新しい
パルス幅が開始する前に、新しいパルス周期内の新しい
時間を計算する。これらの新しい値は、必要に応じて基
準量、スリバ及びバーニアを使用して実現される。

【００９５】フレーム同期入力信号は、バースト制御ス
テートマシン５０を介して位相ロック・トリガ可能ＶＣ
Ｏ３０をアーミングすることと、アンド・ゲート５２へ
のクロック制御信号を制御することにより、外部周波数
源に同期したパルス群の発生開始時を制御する。上述の
様に、フレーム同期入力信号は、最初は位相ロック入力
信号に同期し、次はＴＶＣＯクロック信号に同期して、
クロック制御信号になり、それにより、アンド・ゲート
５２は、ＴＶＣＯクロック信号の正確な位相で開く。

【００９６】異なるチャンネルのＲＡＭ６２に異なるパ
ターンを記憶することにより、数チャンネルを、他のチ
ャンネルよりも遅い周波数ではあるが、それらと同期し
て動作させることができる。低い周波数は、ＲＡＭ６２
に適したパターンとして説明したように、最高周波数に
対し２の整数乗の関係にある。

【００９７】操作者は、あるチャンネルをディスエーブ
ルさせるが、そのチャンネルが選択可能な直流電圧出力
レベルを維持するようにすることができる。この要求
は、ディスエーブルさせるパルス・チャンネルのＲＡＭ
６２に全て０又は全て１を満たすことにより、所望の電
圧レベルに応じて、対応する高レベルＤＡＣ６８又は低
レベルＤＡＣ７０を所望の電圧に設定することにより実
現される。なお、図４及び図５に示す如く、これらＤＡ
Ｃ６８及び７０の夫々からのＶ−ハイ（高）レベル及び
Ｖ−ロー（低）レベルは、ピン・ドライバ１０２に供給
されて、その出力信号の高レベル及び低レベルを正確に
制御する。

【００９８】更に、装置全体は、上述の様に、自己校正
することができ、操作者は、校正を行うための数本のケ
ーブルを使用して、出力を校正入力に供給するだけでよ
い。

【００９９】

【効果】本発明のデジタル・パルス発生装置によれば、
時間軸手段が発生した時間信号に応じて、エッジ信号生
成手段は、前方エッジ信号及び後方エッジ信号を独立に
発生する。可変調整手段は、これら前方エッジ信号及び
後方エッジ信号のタイミングを可変調整して、パルス生
成手段が、調整した前方エッジ信号及び調整した後方エ
ッジ信号に応じて出力パルスを発生する。特に、可変調
整手段は、時間軸手段の分解能よりも高い分解能で、前
方エッジ信号及び後方エッジ信号のタイミングを可変調
整するので、出力パルスの分解能を、時間軸手段の分解
能よりも高い精度で調整できる。

【図面の簡単な説明】

【図１】 本発明のデジタル・パルス発生装置の基本構
成を示すブロック図。

【図２】 本発明の装置の時間軸カードの一部を示すブ
ロック図。

【図３】 本発明の装置の時間軸カードの残りの部分を
示すブロック図。

【図４】 本発明の装置のパルス・カードの一部を示す
ブロック図。

【図５】 本発明の装置のパルス・カードの残りの部分
を示すブロック図。

【図６】 パルス・カードが含むパターンＲＡＭを示す
説明図。

【図７】 パルス・カードが含むカウンタ回路を示すブ
ロック図。

【図８】 本発明に従いどのように正確な遅延時間を生
じさせるかを示す説明図。

【図９】 本発明の装置で使用するデジタル遅延素子を
示すブロック図。

【図１０】 本発明の装置で使用するアナログ遅延素子
及びその動作を示す図。

【図１１】 所望のエッジ位置設定をするために、どの
ようにスリバ及びバーニアを追加するかをしめす説明
図。

【図１２】 所望のエッジ位置設定をするために、どの
ようにスリバ及びバーニアを追加するかをしめす説明
図。

【図１３】 所望のエッジ位置設定をするために、どの
ようにスリバ及びバーニアを追加するかをしめす説明
図。

【図１４】所望のエッジ位置設定をするために、どのよ
うにスリバ及びバーニアを追加するかをしめす説明図。

【符号の説明】１０、１２ 特定手段 １４、６２、７４、７６ 時間軸手段、 ７８ エッジ信号生成手段 ８６、８８、９０、９２ 可変調整手段 ９８ パルス生成手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ヘンジベルド アメリカ合衆国オレゴン州97006 アロ ハサウスウェスト ディライン・ストリ ート 18410 (72)発明者 ブラッド・ニードハム アメリカ合衆国オレゴン州97123 ヒル ズボロ サウスイースト セブンティ ー・フォース・アベニュー 2239 (72)発明者 バート・プライス アメリカ合衆国オレゴン州97225 ポー トランド サウスウェスト オールド・ オーチャード・レーン 10175 (72)発明者 ジム・シュリーゲル アメリカ合衆国オレゴン州97005 ビー バートン サウスウェスト トラッパ ー・テラス 10324 (72)発明者 メーラブ・セデー アメリカ合衆国オレゴン州97005 ビー バートン サウスウェスト ギンガム 12455 アパートメント・シー (56)参考文献 特開 昭57−043573（ＪＰ，Ａ) 特開 昭62−296775（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 パルスを合成するデジタル・パルス発生
   装置であって、 上記パルスの前方エッジ及び後方エッジの両方のエッジ
   位置を含む所望パルス特性を特定する特定手段と、 該特定手段により決まる時間信号を発生する制御可能な
   時間軸手段と、 上記時間信号に応じて前方エッジ信号及び後方エッジ信
   号を独立に発生するエッジ信号生成手段と、 上記前方エッジ信号及び上記後方エッジ信号のタイミン
   グを上記時間軸手段の分解能よりも高い分解能で可変調
   整する可変調整手段と、 上記調整した前方エッジ信号及び上記調整した後方エッ
   ジ信号に応じて出力パルスを発生するパルス生成手段と
   を具え、 上記出力パルスの分解能が上記時間軸手段の分解能より
   も高いことを 特徴とするデジタル・パルス発生装置。