JP2571902Y2 - 電子部品の実装構造 - Google Patents
電子部品の実装構造Info
- Publication number
- JP2571902Y2 JP2571902Y2 JP3045592U JP3045592U JP2571902Y2 JP 2571902 Y2 JP2571902 Y2 JP 2571902Y2 JP 3045592 U JP3045592 U JP 3045592U JP 3045592 U JP3045592 U JP 3045592U JP 2571902 Y2 JP2571902 Y2 JP 2571902Y2
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- chip
- die pad
- mounting structure
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、電子部品の実装構造に
関する。具体的にいうと、本考案は、ＩＣチップのよう
な電子部品を基板にダイボンディングした電子部品の実
装構造に関する。
関する。具体的にいうと、本考案は、ＩＣチップのよう
な電子部品を基板にダイボンディングした電子部品の実
装構造に関する。
【０００２】
【背景技術】図２（ａ）は従来の電子部品の実装構造を
示す上面図、図２（ｂ）は図２（ａ）のＺ−Ｚ線概略断
面図である。従来の電子部品のＣＯＢ（チップ・オン・
ボード）実装構造にあっては、プリント配線基板３１上
に形成されたダイパッド３２に導電性接着剤３３により
ＩＣチップ３４の底面の電極が接合されており、ＩＣチ
ップ３４の底面の電極とダイパッド３２は電気的に導通
している。ここで、ダイパッド３２はＩＣチップ３４の
底面とほぼ同形であり、ダイパッド３２の面積の方がＩ
Ｃチップ３４の底面の面積よりも若干大きくなってい
る。
示す上面図、図２（ｂ）は図２（ａ）のＺ−Ｚ線概略断
面図である。従来の電子部品のＣＯＢ（チップ・オン・
ボード）実装構造にあっては、プリント配線基板３１上
に形成されたダイパッド３２に導電性接着剤３３により
ＩＣチップ３４の底面の電極が接合されており、ＩＣチ
ップ３４の底面の電極とダイパッド３２は電気的に導通
している。ここで、ダイパッド３２はＩＣチップ３４の
底面とほぼ同形であり、ダイパッド３２の面積の方がＩ
Ｃチップ３４の底面の面積よりも若干大きくなってい
る。
【０００３】プリント配線基板３１上のダイパッド３２
の周囲には配線パターン３５が形成されており、ＩＣチ
ップ３４の上面に設けられている電極（図示せず）は配
線パターン３５の一部であるランド３５ａにボンディン
グワイヤ等により接続される。
の周囲には配線パターン３５が形成されており、ＩＣチ
ップ３４の上面に設けられている電極（図示せず）は配
線パターン３５の一部であるランド３５ａにボンディン
グワイヤ等により接続される。
【０００４】
【考案が解決しようとする課題】しかしながら、従来の
電子部品の実装構造にあっては、ＩＣチップ３４の底面
の面積よりも大きい面積のダイパッド３２が形成されて
いるため、ＩＣチップ３４の下面の領域を通過させて配
線パターン３５を形成することができなかった。
電子部品の実装構造にあっては、ＩＣチップ３４の底面
の面積よりも大きい面積のダイパッド３２が形成されて
いるため、ＩＣチップ３４の下面の領域を通過させて配
線パターン３５を形成することができなかった。
【０００５】このため、部品の高密実装化が進むにつ
れ、配線パターン３５の設計が難しくなっており、特に
実装された電子部品の周囲における配線パターン３５の
引き回しが困難になっていた。
れ、配線パターン３５の設計が難しくなっており、特に
実装された電子部品の周囲における配線パターン３５の
引き回しが困難になっていた。
【０００６】本考案は、叙上の従来例の欠点に鑑みてな
されたものであり、その目的とするところは、基板の電
子部品の下面の領域にも配線パターンを形成することが
できる電子部品の実装構造を提供することにある。
されたものであり、その目的とするところは、基板の電
子部品の下面の領域にも配線パターンを形成することが
できる電子部品の実装構造を提供することにある。
【０００７】
【課題を解決するための手段】本考案に係る電子部品の
実装構造は、電子部品の底面を基板のダイパッドにダイ
ボンディングした電子部品の実装構造において、前記ダ
イパッドの面積を前記電子部品の底面の面積よりも小さ
くしたことを特徴としている。
実装構造は、電子部品の底面を基板のダイパッドにダイ
ボンディングした電子部品の実装構造において、前記ダ
イパッドの面積を前記電子部品の底面の面積よりも小さ
くしたことを特徴としている。
【０００８】
【作用】本考案に係る電子部品の実装構造にあっては、
ダイパッドの面積を電子部品の底面の面積よりも小さく
したので、電子部品の下面にダイパッドが形成されてい
ない領域ができる。
ダイパッドの面積を電子部品の底面の面積よりも小さく
したので、電子部品の下面にダイパッドが形成されてい
ない領域ができる。
【０００９】従って、電子部品の下面のダイパッドが形
成されていない領域に配線パターンを形成することが可
能となり、例えば従来はその領域を迂回させなければな
らなかった配線パターンを迂回させずに直通させること
ができる等配線パターンの設計が容易になる。
成されていない領域に配線パターンを形成することが可
能となり、例えば従来はその領域を迂回させなければな
らなかった配線パターンを迂回させずに直通させること
ができる等配線パターンの設計が容易になる。
【００１０】
【実施例】図１（ａ）は本考案の一実施例による電子部
品の実装構造を示す上面図、図１（ｂ）は図１（ａ）の
Ｘ−Ｘ線に相当する部分の断面図、図１（ｃ）は図１
（ａ）のＹ−Ｙ線に相当する部分の断面図である。本実
施例の電子部品の実装構造におけるプリント配線基板１
にあっては、絶縁基板２の表面に金属メッキによるダイ
パッド３及び配線パターン４が形成されている。
品の実装構造を示す上面図、図１（ｂ）は図１（ａ）の
Ｘ−Ｘ線に相当する部分の断面図、図１（ｃ）は図１
（ａ）のＹ−Ｙ線に相当する部分の断面図である。本実
施例の電子部品の実装構造におけるプリント配線基板１
にあっては、絶縁基板２の表面に金属メッキによるダイ
パッド３及び配線パターン４が形成されている。
【００１１】ダイパッド３は、実装されるＩＣチップ７
の底面の電極に対応した位置に形成されている。ダイパ
ッド３の面積は、実装されるＩＣチップ７の底面の面積
よりも小さくなっており、例えば、ＩＣチップ７の底面
の電極と接触した場合に電気的導通がとれる最小限の面
積となっている。
の底面の電極に対応した位置に形成されている。ダイパ
ッド３の面積は、実装されるＩＣチップ７の底面の面積
よりも小さくなっており、例えば、ＩＣチップ７の底面
の電極と接触した場合に電気的導通がとれる最小限の面
積となっている。
【００１２】ＩＣチップ７の実装位置の周囲には配線パ
ターン４の一部である複数のランド４ａが配置されてい
る。配線パターン４はＩＣチップ７を実装する領域（ダ
イパッド３が形成されている部分を除く。）にも形成さ
れており、配線パターン４の一部（例えばアースライ
ン）はダイパッド３に導通している。また、プリント配
線基板１の表面はダイパッド３、ランド４ａ及びそれら
の周辺を除きレジスト膜５で被覆されている。
ターン４の一部である複数のランド４ａが配置されてい
る。配線パターン４はＩＣチップ７を実装する領域（ダ
イパッド３が形成されている部分を除く。）にも形成さ
れており、配線パターン４の一部（例えばアースライ
ン）はダイパッド３に導通している。また、プリント配
線基板１の表面はダイパッド３、ランド４ａ及びそれら
の周辺を除きレジスト膜５で被覆されている。
【００１３】このようなプリント配線基板１のダイパッ
ド３を覆うようにして導電性接着剤６を塗布し、その上
にＩＣチップ７をマウントし、接合する。しかして、Ｉ
Ｃチップ７の底面の電極とダイパッド３は電気的に導通
する。また、ＩＣチップ７はプリント配線基板１上に接
着固定される。
ド３を覆うようにして導電性接着剤６を塗布し、その上
にＩＣチップ７をマウントし、接合する。しかして、Ｉ
Ｃチップ７の底面の電極とダイパッド３は電気的に導通
する。また、ＩＣチップ７はプリント配線基板１上に接
着固定される。
【００１４】この後、ＩＣチップ７の上面に設けられた
電極（図示せず）はボンディングワイヤ等によりランド
４ａに接続され、さらには、ＩＣチップ７全体が封止用
樹脂により封止される。
電極（図示せず）はボンディングワイヤ等によりランド
４ａに接続され、さらには、ＩＣチップ７全体が封止用
樹脂により封止される。
【００１５】本実施例においては、図１（ａ）（ｃ）か
ら分かるように、ＩＣチップ７の下を直通させて配線パ
ターン４を引き回すことが可能となっており、ＩＣチッ
プ７の実装位置を迂回して配線しなければならなかった
従来例に比べ、配線パターン４の引き回しが容易になっ
ている。
ら分かるように、ＩＣチップ７の下を直通させて配線パ
ターン４を引き回すことが可能となっており、ＩＣチッ
プ７の実装位置を迂回して配線しなければならなかった
従来例に比べ、配線パターン４の引き回しが容易になっ
ている。
【００１６】なお、導電性接着剤６はダイパッド３の表
面にのみ塗布しても良いが、図１（ａ）のようにショー
トしない範囲でダイパッド３の面積よりも広い範囲に導
電性接着剤６を塗布すればプリント配線基板１とＩＣチ
ップ７の接着力を高くすることができる。また、ＩＣチ
ップ７とダイパッド３との接着は、導電性接着剤６に代
えてハンダを用いても良い。
面にのみ塗布しても良いが、図１（ａ）のようにショー
トしない範囲でダイパッド３の面積よりも広い範囲に導
電性接着剤６を塗布すればプリント配線基板１とＩＣチ
ップ７の接着力を高くすることができる。また、ＩＣチ
ップ７とダイパッド３との接着は、導電性接着剤６に代
えてハンダを用いても良い。
【００１７】
【考案の効果】本考案に係る電子部品の実装構造によれ
ば、電子部品の下面の領域にも配線パターンを形成する
ことが可能となるので、例えば電子部品の実装位置を横
切って配線パターンを形成することができ、高密度実装
における配線パターンの設計が容易になる。
ば、電子部品の下面の領域にも配線パターンを形成する
ことが可能となるので、例えば電子部品の実装位置を横
切って配線パターンを形成することができ、高密度実装
における配線パターンの設計が容易になる。
【図１】（ａ）は本考案の一実施例による電子部品の実
装構造を示す上面図、（ｂ）は（ａ）のＸ−Ｘ線に相当
する部分の断面図、（ｃ）は（ａ）のＹ−Ｙ線に相当す
る部分の断面図である。
装構造を示す上面図、（ｂ）は（ａ）のＸ−Ｘ線に相当
する部分の断面図、（ｃ）は（ａ）のＹ−Ｙ線に相当す
る部分の断面図である。
【図２】（ａ）は従来例による電子部品の実装構造を示
す上面図、（ｂ）は（ａ）のＺ−Ｚ線概略断面図であ
る。
す上面図、（ｂ）は（ａ）のＺ−Ｚ線概略断面図であ
る。
１ プリント配線基板 ２ 絶縁基板 ３ ダイパッド ４ 配線パターン ５ レジスト膜 ６ 導電性接着剤 ７ ＩＣチップ
Claims (1)
- 【請求項１】 電子部品の底面を基板のダイパッドにダ
イボンディングした電子部品の実装構造において、 前記ダイパッドの面積を前記電子部品の底面の面積より
も小さくしたことを特徴とする電子部品の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045592U JP2571902Y2 (ja) | 1992-04-08 | 1992-04-08 | 電子部品の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045592U JP2571902Y2 (ja) | 1992-04-08 | 1992-04-08 | 電子部品の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582049U JPH0582049U (ja) | 1993-11-05 |
| JP2571902Y2 true JP2571902Y2 (ja) | 1998-05-20 |
Family
ID=12304384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3045592U Expired - Lifetime JP2571902Y2 (ja) | 1992-04-08 | 1992-04-08 | 電子部品の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571902Y2 (ja) |
-
1992
- 1992-04-08 JP JP3045592U patent/JP2571902Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582049U (ja) | 1993-11-05 |
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