JP2002009675A - 多重化回線用エコー除去方法及び装置 - Google Patents
多重化回線用エコー除去方法及び装置Info
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Abstract
エコー除去の方法及び装置を提供する。 【解決手段】複数の適応フィルタ80、81、82から
収束程度に関する情報及び入力信号強度に関する情報を
受けて、これらに対応した係数更新回数を各適応フィル
タに配分するための制御回路70を有する。
Description
いて生じるエコーを同時に消去するためのエコー除去方
法及び装置に関する。
信側から受信側へ漏れ込むエコーを除去する技術とし
て、例えば、「1985年、アダプティブ・シグナル・
プロセシング(Adaptive Signal Processing), 198
5, Prentice-Hall Inc., USA」(文献1)に記載され
ているエコー・キャンセラが知られている。
パルス応答長に等しいか又はこれを越える数のタップ係
数を有する適応フィルタを用いて、送信信号に対応した
疑似エコー(エコー・レプリカ)を生成することによ
り、2線/4線変換回路の4線側において送信回路から
受信回路へ漏れ込むエコーを抑圧するように動作する。
このとき、適応フィルタの各タップ係数は、エコーと受
信信号の混在する混在信号からエコー・レプリカを差引
いて得られる誤差信号と送信信号との相関をとることに
より修正される。
リズムの代表的なものとして、前記文献1に記載されて
いるLMS アルゴリズムと「1985年、アダプティブ・
フィルタ(Adaptive Filters), 1985, Kulwer Acade
mic Publishers, USA」(文献2)に記載されている正
規化LMS (NLMS) アルゴリズムが知られている。
を多重化して多重化回線とし、さらに通信容量の利用効
率向上をはかっている。このような場合、2線/4線変
換回路のエコーを除去するエコー・キャンセラは、多重
化装置の内部に多重化される回線数と同じ数だけ装備さ
れている。このような多重化回線用エコー・キャンセラ
に対して、総演算量を削減することのできる構成が、
「1999年11月、電子情報通信学会ディジタル信号
処理シンポジウム講演論文集、671〜676ページ」
(文献3)に記載されている。図34に、文献3に記載
された多重化されたエコー・キャンセラの構成を、多重
化数が3の場合について示す。
に入力された送信信号は、送信信号出力端子2から伝送
路に送出され、2線/4線変換回路3において2線側に
送られるが、インピーダンス不整合等により、送信信号
の一部がエコーとして受信側に漏れ込む。
力され、減算器5に供給される。一方、適応フィルタ8
6は、送信信号入力端子1に供給された入力信号700
を受け、減算器5の出力である誤差信号702に基づい
て修正された適応フィルタ86の係数値との重畳演算に
よってエコー・レプリカ701を生成する。減算器5
は、受信側に漏れ込んだエコーから、適応フィルタ86
の出力するエコー・レプリカ701を減算し、得られた
減算結果を受信信号出力端子6へ伝達する。また、減算
結果は同時に係数更新のための誤差信号702として、
適応フィルタ86に帰還される。
7、88からそれぞれ、ステップサイズ601、60
3、605を受けて、これらを評価する。ステップサイ
ズは、初期値より増加して係数の更新とともに減少する
ので、適応フィルタ86、87、88の収束程度を表
す。制御回路79は、適応フィルタ86、87、88に
対応して、予め定められた時間間隔で、係数更新制御信
号602、604、606を供給する。係数更新制御信
号602、604、606は、前記予め定められた時間
間隔に、各適応フィルタが何回係数更新を行なうかを定
めた情報であり、前記ステップサイズの評価結果によっ
て決定される。図34における第2及び第3の回線にお
けるエコー・キャンセラの構成及び動作は、第1の回線
と全く同じであるので、説明を省略する。
コーキャンセラは、多重化された回線数に比例して増大
する演算量を必要としないために、演算量を削減するこ
とができる。
配分した係数更新回数が使用されずに浪費されることが
ある。これは、通常、入力信号振幅が小さい場合には係
数更新を行なわず、そのような回線の適応フィルタに係
数更新を配分しても、実質的に係数更新が行なわれない
ためである。すなわち、割り当てられた係数更新に関す
る演算量に無駄があることになる。
量の少ない多重化回線用エコー除去の方法及び装置を提
供することである。
コー除去の方法及び装置では、複数の回線における適応
フィルタの収束程度及び入力信号強度を評価し、該収束
程度と各回線の信号強度に応じて、予め定められた数の
係数更新回数を各回線に配分する。
適応フィルタから、係数収束に関する情報及び入力信号
に関する情報を受け、これらに対応した係数更新回数を
各適応フィルタに配分するための制御回路を備えてい
る。
を示すブロック図である。図1と従来例のブロック図で
ある図34とは、制御回路70及び適応フィルタ80、
81、82を除いて同一であるので、以下、これらの相
違点を中心に詳細な動作を説明する。
1、82からそれぞれ、収束指標601、603、60
5及び入力信号強度607、608、609を受けて、
これらを評価する。収束指標は、適応フィルタ80、8
1、82の収束程度を、入力信号強度は前記各適応フィ
ルタに入力される信号の強度に関する情報を表す。収束
指標と入力信号強度に関する情報を合わせて考慮するこ
とによって、予め与えられた一定の係数更新回数を各回
線に配分する。
れぞれμ1(k)、μ2(k)、μ3(k)とする。制御回路7
0では、先ずこれらを平均化し、平均収束指標μ1バー
(k)、μ2バー(k)、μ3バー(k)を求める。平均化には
いくつかの方法があるが、例えば一次漏れ積分を用いた
平均化は、
す定数である。また、移動平均を用いた平均化は、
る。μ2バー(k)、μ3バー(k)についても全く同様な計
算を行う。続いて、それぞれの平均収束指標に対して収
束度Δμ1(k)、Δμ2 (k)、Δμ3 (k)を計算する。
収束度は、例えば、
間あたりの変化量を求めていることになる。μ2(k)、
μ3 (k)についても、全く同様な計算を行うことができ
る。各適応フィルタに対するΔμ(k)は、係数の収束に
対応して減少するので、Δμ(k)の小さい適応フィルタ
ほど収束が進んでいることになり、係数更新の優先度を
下げることができる。これは、一定の時間により少ない
回数の係数更新を行なうことを意味する。
タの係数更新必要度をそれぞれメモリΓ1(k)、Γ
2(k)、Γ3(k)を用いて管理する。
を予め定められたしきい値と比較し、しきい値よりも大
きいものだけをメモリΓ1(k)、Γ2(k)、Γ3(k)を増
加させる対象とする。Δμ(k)がしきい値より小さいこ
とは係数更新が進んでいる、すなわち収束に達したとみ
なすことができる。そこで、一度Δμ(k)がしきい値を
下回った回線を記録しておき、それ以降その回線では常
にΓ(k)をゼロとする。
フィルタの動作を開始し、Δμ1(k)、Δμ2(k)、Δμ
3 (k)がしきい値よりも大きい場合だけ対応するメモリ
Γ(k)の値に加算する。例えば、Δμ1(k)とΔμ2(k)
がしきい値よりも大きい場合は、次に示す演算を行うこ
とになる。 Γ1(k + 1) = Γ1(k) + Δμ1(k) (4) Γ2(k + 1) = Γ2(k) + Δμ2(k) (5) Γ3(k + 1) = Γ3(k) (6) k = kDのときに、Γ(k)を評価してから、ゼロに再設定
する。この評価と再設定の処理を、kがkD増加する度に
繰り返す。Γ(k)が再設定される直前の値は、kの増加に
伴ってゼロから次第に増加して最大値に到達した後、減
少してゼロに至る、上に凸な軌跡を描く。一方、多重化
された各通信回線においては、呼の発生がポアソン分布
に従うことが知られている。すなわち、各適応フィルタ
の動作を開始させる時刻は異なる。従って、このような
制御を行うことにより、その時点で係数更新の必要度が
高い適応フィルタにおいて重点的に係数更新することが
でき、係数更新に必要な全回線に対する総演算量は、適
応フィルタの数が増えても変わらない。
号強度に関する情報も合わせて評価する。この値をφ
(k)とすると、φ(k)として次の式で定義される値を用い
ることができる。
わち、φ(k)は時刻kからk-kDまでの入力信号サンプルを
二乗して総和をとったものである。もちろん、φ(k)を
時刻kからk-kD1までの入力信号サンプル二乗総和とす
ることもできる。ここに、0 < kD1 < kDである。ま
た、二乗総和の代わりに絶対値総和とすることもでき
る。
入力信号がゼロに近いときには適応フィルタは通常係数
更新を行なわない。そこで、φ(k)が予め定められたし
きい値を超えたときは1に、超えないときはゼロと設定
する二値化を行なうこともできる。二値化の代わりに、
多値量子化を行なうこともできる。このようにして得ら
れたφ(k)が、各回線における入力信号強度を表す。
(k)を求める。kがkDの整数倍のとき、ψ1(k)、ψ
2(k)、ψ3(k)に応じて、予め定められた演算量によっ
て決まる総係数更新回数を配分する。また、Γ(k)、φ
(k)、及びψ(k)の値を0に再設定する。このとき、もし
Γ(k)がゼロの回線があれば、その回線では係数が収束
しているか入力信号が微小で係数更新する必要がないこ
とを表すので、系の変動に追従できるように、予め定め
られた小さな数を配分する。残りの回線に対しては、前
記小さな数を総配分可能数から差し引いた残りを配分す
る。あるいは、前記予め定められた小さな数の配分は、
Γ(k)がゼロの回線だけに対して行ない、残りの回線に
はψ(k)の値に基づいた配分を行なうこともできる。入
力信号が微弱で係数更新が行なわれない回線に対して
は、φ(k)が小さな値またはゼロに設定されるので、配
分される係数更新回数は少ない。
ないことになる。全適応フィルタに許容される総係数更
新回数がkDよりも多い場合には、複数の適応フィルタを
同時に係数更新することもできる。回線数が3の場合
は、前記総係数更新回数が3kD以下のときに、演算量削
減効果が生じることは容易に理解できる。さらに、いか
なる状況においても、先ず全回線に予め定められた小さ
な数を配分し、残りをψ(k)に基づいて配分することも
できる。
あげられる。また、重み付き比例配分も可能である。こ
のようにして配分された結果はkDサンプリング周期の期
間における係数更新回数を表し、その値は整数でなけれ
ばならない。そこで、前記配分結果を整数にするため
に、切捨て、切り上げ、四捨五入などの手続きを行な
う。その結果、各回線に配分された整数値の総和が、実
際に許容された総係数更新回数より小さい場合が生じ
る。これは、いくつかの回線には、さらに係数更新回数
を追加できることを意味する。このような微小残に対す
る再配分も様々な手段で可能である。最も簡単な例は、
前記Γ(k)、φ(k)、ψ(k)の値が最大となっている回線
に、一括して配分することである。また、前記微小残が
1以上のときは、その値をさらに前記Γ(k)、φ(k)、ψ
(k)の値に従って、比例配分などを用いて再配分するこ
とも可能である。他にも様々な配分方法を採用可能であ
るが、ここでは詳細を省略する。配分された係数更新回
数に応じて、各適応フィルタは係数更新を行なう。これ
まで述べたk = 0 〜k = kDに行なった操作を、これ以
降、kがkD増加する毎に繰り返す。
は、Δμ1(k)、Δμ2(k)、Δμ3(k)の代わりにΔμ
1(k)、Δμ2(k)、Δμ3 (k)に式(1)又は式(2)に対
応した平均化を施した値に基づいて行うこともできる。
また、式(1)又は式(2)の平均化を省略し、収束指標μ
(k)を直接用いてΔμ(k)を求めることもできる。さら
に、これまでに説明では、Δμ1(k)、Δμ2(k)、Δμ
3(k)が予め定められたしきい値より大きいときだけ、
メモリΓ1(k)、Γ2(k)、Γ3(k)を増加させる対象と
してきた。しかし、全てのΔμ1(k)、Δμ2(k)、Δμ
3(k)をメモリΓ 1(k)、Γ2(k)、Γ3(k)を増加させる
対象とすることもできる。これは収束判定とそれに応じ
た固定数配分の特殊処理を行なわないことを意味する。
1、82に対応して、予め定められた時間間隔で、前記
ψ(k)に基づいて決められる係数更新制御信号602、
604、606を供給する。
は、前記予め定められた時間間隔に、各適応フィルタが
何回係数更新を行なうかを定めた情報である。この値に
応じて係数更新ステップサイズを選択的にゼロにして、
係数更新回数を制御している。
数がkDよりも多い場合には、複数の適応フィルタを同時
に係数更新することもできることは既に述べた。許容総
係数更新回数がNadapt kDのときは、同時にNadaptの適
応フィルタを係数更新できる。ここにNadaptは整数であ
る。実際の回線数Mが同時に係数更新できる適応フィル
タの数Nadaptより大きいときには、どの回線の適応フィ
ルタをどの順序で係数更新するかを決めるスケジューリ
ングが重要になる。スケジューリングは様々な手法で行
なうことができるが、図2を参照して、その一例を説明
する。
スケジュールを決める手続きの一例である。基本手続き
を、次に示す。 1.Nadaptに等しい空の行列を準備する 2.配分された係数更新回数が多い順にチャネル番号を
並べる 3.配分された係数更新回数が多い方からNadaptのチャ
ネルを取り出して順に空の行列に配置するが、行列の中
に占有するサイズは、配分された係数更新回数に対応さ
せる 4.残りから、配分された係数更新回数が多いNadaptの
チャネルを取り出して手続き3とは逆順に行列に配置す
る 5.上記手続き3と4を残りのチャネル数がNadaptより
少なくなるまで繰り返す 6.残ったチャネルをそれまでと同じように行列に配置
するが、最後のチャネルが一つの行列の残り空間に収ま
らない場合は、複数に分割して収める 7.最後のチャネルが複数に分割された場合は、分割さ
れた相互が左右方向の同じ位置にならないように、行列
内におけるチャネル順序を入れ換える である。前記手続き3が終了した状態が、図2の状態1
に相当する。ここで、CH1はチャネル1を表す。
下には残りのチャネルであるCH3、CH5、CH7、CH2が
ある。前記手続き4を実行した結果が、状態2である。
残りチャネルであったCH3、CH5、CH7が、配分された
係数更新回数の大きさに従って前記手続き3とは逆順で
配列に配置されている。また、破線の下には残りのチャ
ネルであるCH2がある。前記手続き6が終了すると、状
態3となる。状態3では、時間軸に相当する横軸方向で
CH2が同じ位置にあり、CH2の係数更新が同一サンプリ
ング周期内に複数回行なわれることになる。これを避け
るために、前記手続き7を実行した結果が終了と示され
た状態である。CH4、CH3、CH2の順序が反転されてい
る。このため、CH2の係数更新はkDサンプリング周期の
最初と最後に分散され、同一サンプリング周期内に複数
回の係数更新が実行されることはない。
82の構成例を示すブロック図である。適応フィルタ8
0は、送信信号700を遅延させる遅延素子201から
遅延素子20N-1までのN-1個の遅延素子を有し、遅延
が零のタップも含め全タップ数はNである。一方、適応
フィルタのタップ係数を発生するために、N個の係数発
生回路3101〜310Nが備えられている。遅延素子
の出力であるN個の遅延信号は、対応する係数発生回路
3101〜310Nと乗算器401〜40Nに供給され
る。乗算器401〜40Nは、係数発生回路3101〜
310Nの出力するタップ係数値と対応する遅延素子の
出力する遅延信号をそれぞれ乗算し、結果を加算回路8
に供給する。加算回路8は、乗算器401〜40Nから
供給される乗算結果を全て加算し、エコー・レプリカ7
01として出力する。ステップサイズ制御回路106か
らは、係数発生回路3101〜310Nに、係数更新の
際に使用するステップサイズが、出力端子8011〜8
01Nを経由して供給される。
の適応制御における耐雑音性を改善するために、ステッ
プサイズを逐次計算する。ここで、雑音とは、誤差信号
702に付加されている、エコーとエコー・レプリカの
差分以外の信号を表し、図1の受信信号入力端子4にお
いて、既にエコーに付加されている。この雑音は、熱雑
音などのような純粋な雑音成分のこともあれば、2線-
4線変換回路3を通して受信される通話相手の音声であ
ることもある。このような雑音成分は、誤差信号702
とは無関係であるために、その電力が大きい場合には係
数更新を誤らせる。このため、雑音電力が大きい場合に
は、ステップサイズが小さくなるように制御する。
ップサイズの制御方法に関しては、「1995年4月、
アイ・イー・イー・イー・プロシーディングス・オブ・
インターナショナル・カンファレンス・オン・アクース
ティクス・スピーチ・アンド・シグナル・プロセシン
グ、第II巻(IEEE PROCEEDINGS OF INTERNATIONAL CONFE
RENCE ON ACOUSTICS, SPEECH AND SIGNAL PROCESSING,
vol.II, PP.1392-1395, APRIL, 1995) 、
1392 〜1395 ページ」(文献4)及び「199
8 年5月、アイ・イー・イー・イー・プロシーディン
グス・オブ・インターナショナル・カンファレンス・オ
ン・アクースティクス・スピーチ・アンド・シグナル・
プロセシング、第III巻(IEEE PROCEEDINGS OF INTERNAT
IONAL CONFERENCE ON ACOUSTICS, SPEECH AND SIGNAL P
ROCESSING, vol.III, PP.1753-1756, MAY, 1
998)、1753〜1756ページ」(文献5)に記
載されている。これらの文献に記載された方法では、す
べての係数発生回路に対して共通のステップサイズが供
給されており、その時刻kにおける値μ(k)は、
β、μ0は定数、 PX(k) = X(k)TX(k) (10) である。
給される。ベクトルX(k)は、入力端子8040〜804
N-1を介して供給される遅延信号サンプルを要素とする
列ベクトルであり、ベクトルX(k) TはベクトルX(k)の転
置を表す。文献4では誤差信号702の電力がエコー・
レプリカ701の電力よりも大きいときに、文献5では
PX(k)が予め定められたしきい値より小さいときに、P N
(k)の更新を実行する。エコー・レプリカ701の電力
は、入力端子811を経て、加算器8の出力として供給
される。
プサイズを収束指標601として出力するための端子8
08、入力信号強度に関する情報607を出力するため
の端子802、及び係数更新制御信号602を受けるた
めの端子809を有する。式(10)で計算されたPX (k)
は端子802を介して入力信号強度に関する情報607
として出力され、式(8)によって計算されたステップサ
イズは、端子808を介して収束指標601として出力
され、共に制御回路70に伝達される。すなわち、ステ
ップサイズと入力信号電力に応じて、限られた係数更新
回数を各回線に配分する。ステップサイズが小さい回線
では、実質的な係数更新における係数変化量が小さく、
係数更新必要度が少ないとみなすことができる。端子8
09を介して受けた係数更新制御信号602は、式(8)
によって計算されたステップサイズに乗算され、その積
がステップサイズとして端子8011〜801Nに供給
される。すなわち、係数更新制御信号602が0のとき
には、係数更新が停止されることになる。なお、これま
での説明では式(10)で計算されたPX (k)が端子802
を介して入力信号強度に関する情報607として出力さ
れるとしてきたが、PX (k)に代わって、入力信号強度に
関する情報を表す他の量を用いることができる。これら
他の量の例としては、入力端子8040〜804N-1を
介して供給される遅延信号サンプルの絶対値総和、最大
値、中央値、重み付き平均値などがある。また、先に述
べたように、遅延信号サンプルの一部を用いて、これら
を計算しても良い。
の構成は、図4のように表すことができる。
サイズと乗算され、さらに乗算器32で遅延素子201
〜20N-1より供給される遅延信号と乗算される。乗算
器32の出力は係数の修正量を表し、記憶回路34に記
憶されている係数値と加算器33で加算され、加算結果
が記憶回路34に帰還される。記憶回路34で遅延され
た値が、更新後の係数値となる。
応フィルタ80の構成と動作について説明してきたが、
図1の適応フィルタ81及び82の構成と動作も適応フ
ィルタ80と全く等しい。さらに、図1では適応フィル
タの数が3の場合を例として説明したが、同様の説明が
適応フィルタの数が3以上の場合にも当てはまる。
て、図1の適応フィルタ80、81、82の第2の構成
例を示すブロック図である。図5と第1の構成例である
図3は、ステップサイズ制御回路106がステップサイ
ズ制御回路107に置換されていることを除いて同一で
ある。ステップサイズ制御回路107は、加算器8の出
力を受ける端子811を有していない点において、ステ
ップサイズ制御回路106と異なる。これは、ステップ
サイズの計算方法と目的が、ステップサイズ制御回路1
06と異なるからである。
テップサイズ制御の目的は、係数値適応制御における耐
雑音性を改善するためであるが、ステップサイズ制御回
路107は、適応フィルタ係数の収束時間を短縮するた
めに、ステップサイズを逐次計算する。このような目的
におけるステップサイズ制御方法の一例については、
「1990年4月、アイ・イー・イー・イー・プロシー
ディングス・オブ・インターナショナル・カンファレン
ス・オン・アクースティクス・スピーチ・アンド・シグ
ナル・プロセシング、第III巻(IEEE PROCEEDINGS OF IN
TERNATIONAL CONFERENCE ON ACOUSTICS, SPEECH AND S
IGNAL PROCESSING, vol.III, PP.1385-1388, A
PRIL, 1990) 、1385〜1388ページ」(文献
6)に記載されている。
数発生回路に対して共通のステップサイズが供給されて
おり、その時刻kにおける値μ(k)は、 μ(k) = μ(K-1) + ρe(k)e(K-1)X(K-1)TX(k) (11) で与えられる。ここに、ρは正定数であり、e(k)は誤差
信号702として入力端子810に供給される。また、
ベクトルX(k)の要素は遅延信号として入力端子8040
〜804N-1に供給される。式(11)によって計算され
たステップサイズは、端子808を介して収束指標60
1として出力され、図1の制御回路70に伝達される。
また、式(10)で計算されたPX (k)も端子802を介し
て入力信号強度に関する情報607として出力され、制
御回路70に伝達される。また、端子809を介して受
けた係数更新制御信号602は、式(11)によって計算
されたステップサイズに乗算され、その積がステップサ
イズとして端子8011〜801Nに供給される。すな
わち、係数更新制御信号602が0のときには、係数更
新が停止されることになる。
ものが、「1993年4月、アイ・イー・イー・イー・
プロシーディングス・オブ・インターナショナル・カン
ファレンス・オン・アクースティクス・スピーチ・アン
ド・シグナル・プロセシング、第III巻(IEEE PROCEEDIN
GS OF INTERNATIONAL CONFERENCE ON ACOUSTICS, SPEEC
H AND SIGNAL PROCESSING, vol.III, PP.539-54
2, APRIL, 1993)、539〜542ページ」(文献
7)に記載されている。このアルゴリズムは、ステップ
サイズを決定する際に非線形演算を適用している以外は
文献6に記載されたアルゴリズムに等しく、ステップサ
イズ制御回路107における演算を変更するだけで簡単
に実現できる。
て、図1の適応フィルタ80、81、82の第3の構成
例を示すブロック図である。図6と第2の構成例である
図5は、ステップサイズ制御回路107がステップサイ
ズ制御回路108に置換されていることを除いて同一で
ある。ステップサイズ制御回路108は、各係数発生回
路から係数値を受ける入力端子8031〜803Nを有
している点、及び誤差信号を受ける入力端子810を有
していない点において、ステップサイズ制御回路107
と異なる。これは、ステップサイズの計算方法が、ステ
ップサイズ制御回路107と異なるからである。
テップサイズ制御方法は、「1991年9月、電子情報
通信学会秋季大会講演論文集、第1巻、1-75ペー
ジ」(文献8)に記載されている。この方法では、すべ
ての係数発生回路に対して共通のステップサイズが供給
されており、その時刻kにおける値μ(k)は、
数発生回路から入力端子8031〜803Nを経て供給
される。STA[・]とLTA[・]は、それぞれ、引数の短時間
平均と長時間平均を表し、式(1)や式(2)と同じ形で計
算することができる。式(12)によって計算されたステ
ップサイズは、端子808を介して収束指標601とし
て出力され、図1の制御回路70に伝達される。また、
式(10)で計算されたPX (k)も端子802を介して入力
信号強度に関する情報607として出力され、制御回路
70に伝達される。一方、端子809を介して受けた係
数更新制御信号602は、式(12)によって計算された
ステップサイズに乗算され、その積がステップサイズと
して端子8011〜801Nに供給される。
ときには、係数更新が停止されることになる。これまで
図3〜図6を用いて様々な係数更新ステップサイズ制御
回路について説明してきたが、これ以外のステップサイ
ズ制御回路であっても全く同様に適用することができ
る。このような時変ステップサイズの制御方法について
は、「1997年3月、アイ・イー・イー・イー・トラ
ンザクションズ・オン・シグナル・プロセシング、第4
5巻、第3号(IEEE TRANSACTIONS ON SIGNAL PROCESSIN
G, VOL.45, NO.3,PP.631-639、MARCH, 199
7)、631〜639ページ」(文献9)、「1998
年8月、アイ・イー・イー・イー・プロシーディングス
・オブ・ディジタル・シグナル・プロセシング・ワーク
ショップ、(IEEE PROCEEDINGS OF DIGITAL SIGNAL PRO-
CESSING WORKSHOP, PP.#82, AUGUST, 1998) 、#
82ページ」(文献10)、「1997年12月、日本
音響学会誌、第53巻、12号、941-948ペー
ジ」(文献11)などに開示されている。
81、82は全て時変ステップサイズを有するものとし
て説明してきたが、固定ステップサイズを有する場合で
も同様の原理で、係数更新回数を配分することができ
る。例えば、本発明の第4の実施の形態として、図6の
適応フィルタにおいてステップサイズ制御回路108の
演算を変更することで、適応フィルタ80、81、82
の第4の構成例とすることができる。
03Nを経て入力された係数値を評価することで、適応
フィルタの収束度を知る。これは、適応フィルタの収束
が進むにつれて、係数値は一定値に近付き、そこで飽和
するためである。このため、係数二乗値総和
総和の代わりに係数絶対値総和を用いることもできる。
さらに、これらの変化形として、係数二乗値部分和や係
数絶対値部分和を用いることもできる。部分和の特殊な
場合として、最大係数値の二乗値や絶対値をもって、収
束度の指標とすることもできる。これらの係数値に関す
る情報と入力端子8041〜804Nを経て入力された
遅延信号から求めた入力信号強度に関する情報の双方
を、それぞれ出力端子808と802から制御回路70
に供給することで、最適な係数更新回数配分が達成でき
る。
が通常のトランスバーサル型であった。しかし、衛星回
線などに適用されるエコー・キャンセラでは、遅延素子
の総数よりも少ない係数発生回路を有し、遅延素子と係
数発生回路の接続を動的に制御する適応フィルタの方
が、効率的な実現ができることが知られている。以下、
このような適応フィルタを用いた実施の形態について説
明する。
ロック図である。図1に示した第1の実施の形態との相
違点は、適応フィルタ80、81、82が適応フィルタ
83、84、85に、制御回路70が制御回路71に、
それぞれ置換されていることである。適応フィルタ8
3、84、85はそれぞれ、タップ位置を時変制御する
適応フィルタである。制御回路71は、適応フィルタ8
3、84、85から、収束指標601、603、605
の代わりにタップ位置情報611、613、615を受
けて、入力信号強度607、608、609と合わせ
て、これらを評価する。
報をそれぞれλ1(k)、λ2(k)、λ 3(k)とする。制御
回路71では、先ずこれらを平均化し、平均タップ位置
情報λ1バー(k)、λ2バー(k)、λ3バー(k)を求め
る。平均化は、式(1)または式(2)と同様にして、
ても全く同様な計算を行う。続いて、それぞれの平均タ
ップ位置情報に対して収束度Δλ1(k)、Δλ2(k)、Δ
λ3(k)を計算する。収束度は、例えば、
間あたりの変化量を求めていることになる。Δλ
2(k)、Δλ3(k)についても、全く同様な計算を行うこ
とができる。各適応フィルタに対するΔλ(k)は、係数
の収束に対応して減少するので、Δλ(k)の小さい適応
フィルタほど収束が進んでいることになり、係数更新の
優先度を下げることができる。これは、一定の時間によ
り少ない回数の係数更新を行なうことを意味する。この
ような原理にもとづき、各適応フィルタの係数更新必要
度をそれぞれメモリΓ1(k)、Γ2(k)、Γ3(k)を用い
て管理する。Γ(k)を用いた各適応フィルタの係数更新
必要度の管理については、図1を用いて説明した本発明
の第1の実施例と全く同じなので、説明を省略する。第
1の実施例の説明において、μをλ、ステップサイズを
タップ位置情報と読み変えることで、そのまま適用でき
る。
に関する情報も合わせて評価し、図1を用いて説明した
方法により、φ(k)を求める。次に、Γ(k)とφ(k)の積
で定義されるψ(k)を求める。制御回路71は、このよ
うにして求めたψ(k)を用いて、制御回路70と全く同
様の方法で係数更新制御信号602、604、606を
決定する。予め定められた時間間隔で、上記ψ(k)に基
づいて決められた係数更新制御信号602、604、6
06は、適応フィルタ83、84、85に供給される。
制御回路71から供給される係数更新制御信号602、
604、606は、制御回路70から供給される係数更
新制御信号と全く等しい。
85の第1の構成例を示すブロック図である。第1〜4
の構成例に対応した図3〜6と異なり、図8では、エコ
ー経路のインパルス応答から固定遅延を除いた波形応答
部の位置を推定し、推定された位置周辺に適応フィルタ
のタップ係数を配置するように係数配置を適応制御す
る。特に、先ず波形応答部のおおよその位置を推定し、
その近傍に限定してタップ係数の配置を行なうことで、
収束時間を短縮する。この方法は、「1997年11
月、電子情報通信学会ディジタル信号処理シンポジウム
講演論文集、543-548ページ」(文献12)に記
載されているものに類似しているが、タップ制御回路9
1に、タップ位置情報611を外部に取り出すための出
力端子906、入力信号強度に関する情報607を外部
に取り出すための出力端子909及び係数更新制御信号
602を受けるための入力端子907を具備する点が異
なる。以下、図面を参照しながら、適応フィルタ83の
構成と動作について説明する。
700を遅延させる遅延素子201から遅延素子20
N-1までのN-1個の遅延素子を有し、遅延が零のタップ
も含め全タップ数はNである。一方、適応フィルタのタ
ップ係数を発生するために、L個の係数発生回路301
〜30Lが備えられている。適応フィルタの全タップ数N
と係数発生回路の数Lには、N > L の関係がある。すな
わち、図8に示された適応FIRフィルタは、通常の適応F
IRフィルタと異なり、固定遅延部分を除いた実質的な波
形応答部を実現できる程度のタップ係数を備え、そのタ
ップ係数を応答波形部分に適応的に配置する。
の間の接続を切替える経路スイッチ7を有しており、こ
の経路スイッチ7の制御を目的としてタップ制御回路9
1を有している。
出力端子900から供給されたタップ位置制御信号に基
づいてL個の遅延素子の出力を選択し、係数発生回路に
伝達するように動作する。経路スイッチ7の出力である
L個の遅延信号は、対応する係数発生回路301〜30L
と乗算器401〜40Lに供給される。乗算器401〜
40Lは、係数発生回路301〜30Lの出力するタップ
係数値と経路スイッチ7の出力する遅延信号をそれぞれ
乗算し、結果を加算回路8に供給する。加算回路8は、
乗算器401〜40Lから供給される乗算結果を全て加
算し、エコー・レプリカ701として出力する。
11〜901Lを介して、係数発生回路301〜30Lが
係数更新の際に使用するステップサイズが供給される。
また、タップ制御回路91の出力端子9021〜902
Lを介して、係数クリア信号が係数発生回路301〜3
0Lに供給されており、係数をゼロリセットするために
使用される。一方、タップ制御回路91は、係数発生回
路301〜30Lの発生する係数値を入力端子9031
〜903Lを介して受け、タップ位置制御信号、ステッ
プサイズ、係数クリア信号を発生するために使用する。
また、タップ制御回路91は、入力端子9040〜90
4N-1を介して遅延素子201の入力及び201〜20
N-1の出力を受け、これらを評価して得られた結果を、
入力信号強度に関する情報607として、出力端子90
9を経て出力する。
示されたLMSアルゴリズムを仮定すれば、i番目係数の第
k +1回目の更新後の値ci(k +1)は、第k回目の更新後
の値ci (k)を用いて、 ci (k + 1) = ci (k) + μie(k)x(k - a(i)) (17) で与えられる。ここに、iはi番目係数に対するステップ
サイズ、e(k)は残留エコー、x(k - a(i)) は第k-a(i)
回の係数更新時の入力信号サンプルである。a(i)は、経
路スイッチ7が選択している遅延素子の番号から構成さ
れる集合であり、要素数はLである。
2,…, L) の構成は、図9のように表すことができる。
図9は基本的に図4に示した係数発生回路310iと同
じ構成であるが、タップ制御回路9から出力端子902
i(i = 1, 2,…, L) を経て係数クリア信号が入力され
ると、記憶回路34が保持している係数値を強制的にゼ
ロに設定する機能を有する。
ルタのタップ係数は経路スイッチ7によって選択された
一部の遅延素子にだけ接続される。以下、タップ係数の
接続されたタップを有効タップ、接続されていないタッ
プを無効タップと呼ぶ。実際のタップ係数適応配置で
は、初期値として、実際の総タップ数より少ないタップ
係数を、例えば等間隔で配置する。これらが有効タップ
に、係数が配置されていないタップが無効タップにな
る。また、有効タップの初期配置は、先頭からタップ番
号の小さい順としても良いし、ランダムに与えても良
い。
すブロック図である。記憶回路群1101、11
02、.....110Mは、長さN/MのFIFO(First-In-Firs
t-Out)構造を有し、N-L個の無効タップ番号を記憶す
る。無効タップは、全タップをM等分して得られるN/M個
のタップの番号から構成されるグループ毎に分けて記憶
される。このグループを、タップグループと呼ぶ。例え
ば、全タップ数Nを20、タップグループ数Mを5とする
と、各タップグループに属するタップの数N/Mは4とな
る。また、タップグループをG(n)(n = 1, 2,…, 5)
とし、G(n) に属するタップ番号を{ }で括って表すと、 G(1) = {1, 2, 3, 4} G(2) = {5, 6, 7, 8} G(3) = {9, 10, 11, 12} G(4) = {13, 14, 15, 16} G(5) = {17, 18, 19, 20} となる。これらの番号のうち、現在無効とされているも
のが、対応する記憶回路に記憶される。上記の例では、
G(n)(n = 1, 2, …, 5) の要素は110nに記憶され
ることになる。
記憶回路150から供給されるタップグループ選択信号
に応じて記憶回路群1101、1102、.....、11
0Mのいづれかを選択し、その待行列の先頭に格納され
ているタップ番号を取り出し、新たな有効タップ番号と
して記憶回路114へ伝達する。記憶回路114は、記
憶回路群1101、1102、.....、110Mに含まれ
ないL個の有効タップ番号を記憶しており、有効タップ
番号をタップ位置制御信号として、出力端子900に供
給する。初期状態における有効タップ番号、すなわち記
憶回路114の初期設定値は、任意の順に並べたタップ
番号とすることができる。例えば、タップ番号が小さい
順にL個の番号を設定しても良いし、ランダムにL個選択
して設定しても良い。一例として、全タップ番号の小さ
い方から連続してLタップとなるように選択する場合を
考える。先の例では、全タップ番号は、1,2,3,…,2
0となる。
プ数N-L = 17とすると、有効タップ番号は、1,2,3
と小さい方から3タップが選ばれ、記憶回路114に初
期値として保持される。記憶回路群1101、11
02、…、110Mに対する初期値は、記憶回路114
において設定された初期値以外のタップ番号とする。上
記の例では、1,2,3を除いた4,5,6,…,20が初期
値として選択され、記憶回路群1101、1102、
…、110Mのうち対応する記憶回路に格納される。以
上の初期状態設定後、経路スイッチ7によって選択され
た有効タップの係数更新が行なわれる。Q回(Qは正整
数)の係数更新毎に有効タップを更新し、係数配置を変
更する。有効タップ更新は、以下の手順で実行される。
4の出力する有効タップ番号と、入力端子9031〜9
03Lに供給される各係数発生回路の出力、すなわちタ
ップ係数を受けて、絶対値が最小である係数に対応した
有効タップ番号を検出する。検出された有効タップ番号
は、記憶回路114、分配回路118、評価回路12
0、及び係数クリア回路122に供給される。
プ番号に対応する係数発生回路に対して係数クリア信号
を発生し、これを対応する出力端子9021〜902L
のいづれかに伝達する。この係数クリア信号は、対応し
た係数発生回路に供給され、係数を零に設定する。評価
回路120は、最小係数検出回路116から供給された
タップ番号が属するタップグループを算出し、対応する
タップグループ番号を分配回路118に伝達する。
給されたタップグループ番号に対応した記憶回路を記憶
回路群1101、1102、.....、110Mから選択
し、最小係数検出回路116から供給された最小係数を
有するタップ番号を伝達する。伝達されたタップ番号
は、分配回路118によって指定された記憶回路110
iに記憶される。記憶回路114は、最小係数検出回路
116から供給されたタップ番号を記憶内容から削除
し、選択回路112から供給された新たな有効タップ番
号を記憶することにより、記憶している有効タップ番号
を更新する。
が出力するタップ係数値と記憶回路114が出力する有
効タップ番号を受けて、係数絶対値の総和を各タップグ
ループ毎に計算する。これらM個の係数絶対値総和を大
きさの順に並べ替え、対応するタップグループ番号を
「順序」として、タップグループ選択情報更新回路14
0に伝達する。
値総和を「係数和」としてタップグループ選択情報更新
回路140に伝達する。タップグループ選択情報更新回
路140は、これらの情報に基づいてタップグループ選
択順序を計算し、これを「選択順序」として記憶回路1
50に伝達する。記憶回路150は、タップグループ選
択情報更新回路140から供給された「選択順序」、す
なわち、選択する順序に並べ替えられたタップグループ
番号を記憶し、順番に選択回路112に供給する。記憶
回路150に設定するタップグループ番号の初期値は、
任意の順に並べたタップグループ番号とすることができ
る。例えば、タップグループ番号が小さい順に設定して
も良いし、ランダムに設定しても良い。すなわち、記憶
回路150の保持するタップグループ番号をZ(n)(n =
1, 2,…, M) で表すと、先の例で、タップグループ番
号が小さい順に設定した場合には、 Z(1) = 1 Z(2) = 2 Z(3) = 3 Z(4) = 4 Z(5) = 5 が初期値となる。また、記憶回路150のデータ読み出
し位置を規定するアドレスポインタの初期値は先頭に設
定され、先頭のタップグループ番号、すなわち、上記の
例ではZ(1) = 1を初期値として選択回路112に対し
て出力する。
択回路112は最初、記憶回路1101を選択し、その
先頭に格納されているタップ番号を取り出して、記憶回
路114に伝達する。読出しアドレスポインタの変更
は、タップグループ選択情報更新回路140から供給さ
れる「変更信号」によって行われる。「変更信号」がタ
ップグループ選択情報更新回路140から供給される度
に、記憶回路150は記憶しているタップグループに対
する読出しアドレスポインタを1進める。
た係数の絶対値をとり、それらを各タップグループ毎に
合計する。各タップグループ毎の係数絶対値総和の最大
値Cm axと各タップグループ内の係数絶対値総和の比を計
算する。例えば、タップグループ数Mである場合の各タ
ップグループ内係数絶対値総和をcj,max(1≦j≦M)とす
れば、それらの比Rj = cj,max/Cmaxが計算され、ステッ
プ・サイズ発生回路160に伝達される。また、各タッ
プグループの係数絶対値総和の合計をCmaxと定義して
も、同様の結果が得られる。ステップ・サイズ発生回路
160は、係数値評価回路130から供給されたRjを用
いてステップ・サイズを発生し、対応する出力端子90
1i(i=1,……, L)に伝達する。ステップ・サイズμ
jは、Rjと予め定められた定数との乗算結果からμj =
μ×Rj に従って求める。
グループに属する係数の更新に使用するステップ・サイ
ズがjとなるように、記憶回路114から供給されるタ
ップ位置制御信号を用いて計算される。このステップサ
イズの計算法により、係数絶対値が大きいタップグルー
プ内の係数を更新する際のステップサイズが大きくな
り、適応フィルタの収束時間が短縮される。一方、入力
端子907を介して受けた係数更新制御信号602はμ
jに乗算され、その積が実際のステップサイズとして出
力端子9011〜901Nに供給される。すなわち、係
数更新制御信号602が0のときには、係数更新が停止
されることになる。出力端子9011〜901Nに供給
されたステップサイズは、対応する係数発生回路30i
に伝達される。
130から「係数和」と「順序」を受け、最大の係数和
を選択して出力端子906に伝達する。すなわち、最大
の係数和がタップ位置情報として、図7の制御回路71
に伝達されることになる。ステップ・サイズ発生回路1
60はまた、入力端子907を介してステップサイズ制
御信号602を受け、これをμjに乗算する。従って、
ステップサイズ制御信号602がゼロのときには、係数
更新が停止される。
路140の構成を示すブロック図である。
数和」は、選択継続時間算出回路1401に伝達され
る。選択継続時間算出回路1401では、選択回路11
2において各タップグループの選択を継続する時間を
「係数和」に基づいて算出する。具体的には、係数絶対
値総和が大きいタップグループの選択継続時間が長くな
るように設定し、そのタップグループに集中して新しい
有効タップが設定されるようにする。例えば、先の例
で、j番めのタップグループ選択継続時間をTj(j = 1,
2, 3, 4, 5)とすると、
る。ここに、Aj、Amax、Tm ax、Tminは、それぞれ、j番
目のタップグループにおける係数絶対値総和、各タップ
グループにおける係数絶対値総和のうちの最大値、タッ
プグループ選択継続時間の最大値、及び最小値である。
すなわち、係数絶対値総和が最小のタップグループに対
する選択継続時間がTmin、係数絶対値総和が最大のタッ
プグループに対する選択継続時間がTmax、他のタップグ
ループに対する選択継続時間が係数絶対値総和に対応し
た大きさに決定される。
され、この値がカウンタ1402に伝達される。カウン
タ1402は、係数更新回数を数えるカウンタであり、
係数更新回数がTjに達する毎に、読出しアドレス変更信
号をカウンタ1403に供給すると同時に、記憶回路1
50に伝達する。カウンタ1403は、カウンタ140
2から読出しアドレス変更信号が供給される度にカウン
トアップし、タップグループ総数Mまでカウントアップ
すると、スイッチ1404に対してタップグループ選択
順序変更を指示する信号を伝達し、カウント値をゼロに
リセットする。スイッチ1404は、このタップグルー
プ選択順序変更を指示する信号を受けたときに回路を閉
じ、係数値評価回路130から「順序」として供給され
るタップグループ番号を、供給された順序で「タップグ
ループ選択順序」として出力する。出力された信号は、
記憶回路150の先頭アドレスから書込まれ、この書込
み動作によって、記憶回路150が保持するタップグル
ープ選択順序が変更される。
040〜904N-1を介して遅延素子201の入力及び
201〜20N-1の出力における入力信号サンプルが供
給されている。入力信号評価回路170は、これらの入
力信号サンプルを用いて、入力信号電力を評価する。求
めた入力信号電力が予め定められた第1のしきい値より
も小さいときに、入力信号評価回路170は、係数更新
停止信号を出力する。この係数更新停止信号は、ステッ
プサイズ発生回路160に伝達され、全てのステップサ
イズをゼロに設定するために使用される。従って、この
ような場合に出力端子9011〜901Lを介して係数
発生回路301〜30Lに伝達されるステップサイズは
ゼロとなる。すなわち、係数更新動作は行われるが、係
数は実際に更新されない。
入力信号電力が予め定められた第2のしきい値よりも小
さいときに、タップ位置更新停止信号を出力する。この
タップ位置更新停止信号は、記憶回路114、係数値評
価回路130、タップグループ選択情報更新回路14
0、及び最小係数検出回路116に伝達され、タップ位
置更新を停止するために使用される。記憶回路114
は、タップ位置更新停止信号を受けて、最小係数検出回
路116から供給されたタップ番号を選択回路112か
ら供給されたタップ番号で置き換える動作を停止する。
係数値評価回路130は、タップ位置更新停止信号を受
けて、「係数和」及び「順序」の算出及びタップグルー
プ選択情報更新回路140への伝達を停止する。
は、タップ位置更新停止信号を受けて、タップグループ
選択情報の更新を停止する。最小係数検出回路116
は、タップ位置更新停止信号を受けて、絶対値が最小で
ある係数に対応したタップ番号の検出と検出された番号
の記憶回路114、評価回路120、分配回路118、
係数クリア回路122への伝達を停止する。これら一連
の停止動作によって、タップ位置の更新が停止される。
入力信号電力の値そのものを出力端子909に伝達す
る。この値は、制御回路71に供給され、係数更新回数
を配分するために使用される。
を示すブロック図である。入力信号評価回路170に供
給された遅延素子201の入力及び201〜20N-1の
出力における入力信号サンプルは、2乗回路17010
〜1701N-1においてすべて2乗され、加算回路17
04に供給される。加算回路1704は、2乗された入
力信号サンプルをすべて加算して入力信号電力を求め、
比較回路1706及び比較回路1708へ伝達する。比
較回路1706及び比較回路1708は、加算回路17
04から供給された入力信号電力を、それぞれ記憶回路
1707から供給される第1のしきい値及び記憶回路1
709から供給される第2のしきい値と比較する。入力
信号電力が第1のしきい値より小さいときには、比較回
路1706の出力として、タップ位置更新停止信号が出
力される。入力信号電力が第2のしきい値より小さいと
きには、比較回路1708の出力として、係数更新停止
信号が出力される。
力され、入力信号強度に関する情報として利用される。
構成と動作について説明してきたが、図7の適応フィル
タ84及び85の構成と動作も適応フィルタ83と全く
等しい。さらに、図7では適応フィルタの数が3の場合
を例として説明したが、全く同じ説明を適応フィルタの
数が3以上の場合にもそのまま当てはめることができ
る。
ップ制御回路91において、入力信号評価回路170の
代わりに入力信号評価回路171を使用する。入力信号
評価回路171は、入力信号サンプルを用いて、入力信
号の絶対値を評価する。求めた入力信号の絶対値総和が
予め定められた第1のしきい値よりも小さいときに、入
力信号評価回路171は、係数更新停止信号を出力す
る。入力信号評価回路171は、また、求めた入力信号
の絶対値総和が予め定められた第2のしきい値よりも小
さいときに、タップ位置更新停止信号を出力する。さら
に、入力信号評価回路171は、求めた入力信号の絶対
値総和を出力端子909に伝達する。この値は、制御回
路71に供給され、係数更新回数を配分するために使用
される。
を示すブロック図である。入力信号評価回路170との
違いは、入力信号評価回路170における2乗回路17
01 0〜1701N-1が全て、絶対値回路17020〜
1702N-1で置換されていることである。すなわち、
加算回路1704に供給される信号が、入力信号サンプ
ルの2乗値ではなく、絶対値となっている。従って、加
算回路1704は、入力信号サンプルの絶対値をすべて
加算して入力信号の絶対値総和を求め、比較回路170
6及び比較回路1708へ伝達する。また、得られた入
力信号の絶対値総和はそのまま出力され、入力信号強度
に関する情報として利用される。
回路170と等しいので説明を省略する。
ップ制御回路91において、入力信号評価回路170の
代わりに入力信号評価回路172を使用する。入力信号
評価回路172は、入力信号評価回路170と同じ構成
・動作で得られた係数更新停止信号及びタップ位置更新
停止信号を、予め定められた時間だけ保持した後、開放
する。この保持動作によって、係数更新停止信号及びタ
ップ位置更新停止信号が出力されてからしばらくの間、
係数更新及びタップ位置更新が停止される。また、入力
信号評価回路172は、求めた入力信号電力を出力端子
909に伝達する。この値は、制御回路71に供給さ
れ、係数更新回数を配分するために使用される。
を示すブロック図である。図12に示した入力信号評価
回路170との違いは、比較回路1706及び比較回路
1708の出力信号が、多重化回路1732、記憶回路
1736、カウンタ1735、スイッチ1733、遅延
素子1734、及び分離回路1737で、さらに処理さ
れていることである。比較回路1706から出力された
係数更新停止信号及び比較回路1708から出力された
タップ位置更新停止信号は、多重化回路1732に供給
される。多重化回路1732は、係数更新停止信号及び
タップ位置更新停止信号を多重化して多重化信号とし、
これをスイッチ1733の一方の入力端子及びカウンタ
1735に供給する。スイッチ1733の他方の入力端
子には、遅延素子1734を介してスイッチ1733の
出力信号が帰還されている。すなわち、スイッチ173
3がこの帰還経路を選択しているときは、スイッチ17
33の出力が保持され、他方の入力端子を選択している
ときは、新しい多重化信号が出力される。分離回路17
37は、スイッチ1733の出力を受け、これを係数更
新停止信号及びタップ位置更新停止信号に分離した後、
別々に出力する。スイッチ1733は、カウンタ173
5によって制御される。
から多重化信号が供給されるとカウンタをリセットし、
カウントアップを開始する。また同時に、スイッチ17
33が遅延素子1734から供給される帰還信号を選択
して出力するように、経路を切替える。カウントアップ
は、入力信号のサンプリング周波数に等しい周波数を有
するクロックによって行う。カウンタ1735は、カウ
ント値が記憶回路1736から供給される値に等しくな
ったときに、切替え信号を出力する。スイッチ1733
は、カウンタ1735から切替え信号を受けると、多重
化回路1732から供給される多重化信号を選択して出
力するように、経路を切替える。また、得られた入力信
号電力はそのまま出力され、入力信号強度に関する情報
として利用される。これ以外の構成及び動作は、入力信
号評価回路170と等しいので説明を省略する。
ップ制御回路91において、入力信号評価回路172の
代わりに入力信号評価回路173を使用する。入力信号
評価回路173は、入力信号サンプルを用いて、入力信
号の絶対値を評価する。求めた入力信号の絶対値総和が
予め定められた第1のしきい値よりも小さいときに、入
力信号評価回路173は、係数更新停止信号を出力す
る。入力信号評価回路173は、また、求めた入力信号
の絶対値総和が予め定められた第2のしきい値よりも小
さいときに、タップ位置更新停止信号を出力する。さら
に、入力信号評価回路173は、求めた入力信号の絶対
値総和を出力端子909に伝達する。この値は、制御回
路71に供給され、係数更新回数を配分するために使用
される。
を示すブロック図である。入力信号評価回路172との
違いは、入力信号評価回路172における2乗回路17
01 0〜1701N-1が全て、絶対値回路17020〜
1702N-1で置換されていることである。すなわち、
加算回路1704に供給される信号が、入力信号サンプ
ルの2乗値ではなく、絶対値となっている。
ンプルの絶対値をすべて加算して入力信号の絶対値総和
を求め、比較回路1706及び比較回路1708へ伝達
する。また、得られた入力信号の絶対値総和はそのまま
出力され、入力信号強度に関する情報として利用され
る。
回路172と等しいので説明を省略する。
止信号及びタップ位置更新停止信号を多重化して多重化
信号とし、これをスイッチ1733の一方の入力端子に
供給していたが、多重化せず独立に、スイッチ1733
の一方の入力端子に供給することもできる。この場合、
多重化回路1732及び分離回路1737が不要になる
が、これらの停止信号を保持するために、記憶回路17
36、カウンタ1735、スイッチ1733、遅延素子
1734と全く同じ構成の別回路が新たに必要になる。
70、入力信号評価回路171、入力信号評価回路17
2、及び入力信号評価回路173の入力を処理したもの
全てを加算回路1704で加算したが、このうちの一部
だけを加算する構成も可能である。例えば、入力信号評
価回路170に具備される加算回路1704において、
2乗回路17010〜1701N-1の出力の代わりに1
7010〜1701K- 1の出力を加算して、出力するこ
ともできる。ここに、KはNより小さい正の整数である。
また、2乗回路17010〜1701N-1の出力の代わ
りに1701K〜1701N-1の出力を加算して、出力
することもできる。さらに、2乗回路17010〜17
01N-1の出力の代わりに17010〜1701N-1の
うち任意のK個を選択して、その出力を加算したものを
出力することもできる。
備される加算回路1704において、2乗回路1701
0〜1701N-1の出力の代わりに17010〜170
1N/ M-1の出力を加算することを考える。これは、第1
番めのタップグループに対応する遅延素子に供給された
入力信号サンプルである。これらのサンプルを入力信号
評価回路172で評価することにより、遅延素子201
〜20N-1から構成されるタップ付き遅延線に無音部分
が到着したことがいち早く検出できる。無音部分の到着
を検出してから、記憶回路1736に記憶される値で規
定される間、係数更新停止信号及びタップ位置更新停止
信号を保持することにより、無音部分がタップ付き遅延
線から抜け出るまで、係数更新とタップ位置更新を停止
することができる。このとき、記憶回路1736に記憶
される値は、全遅延素子の数に等しいNより少し大きい
値となる。
ブロック図である。第4の実施の形態と第8の実施の形
態の相違点は、図10のタップ制御回路91が図16に
おいてはタップ制御回路92に置換されていることであ
る。タップ制御回路91は、入力端子9040〜904
N-1を介して受けた遅延素子201の入力及び201〜
20N-1の出力を評価して係数更新及びタップ位置更新
を停止するが、タップ制御回路92は、入力端子905
1〜905Lを介して受けた有効タップに対応する入力
信号サンプルを評価して係数更新及びタップ位置更新を
停止する。このために、タップ制御回路92の入力端子
9051〜905Lには、有効タップに対応する入力信
号サンプルが供給されている。
すブロック図である。タップ制御回路91のブロック図
である図10とは、入力信号評価回路170が、入力信
号評価回路174となっている点を除いて同一であるの
で、以下、この相違点を中心に詳細な動作を説明する。
051〜905Lを介して遅延素子20iの出力における
入力信号サンプルが供給されている。iの実際の値は、
経路スイッチ7で規定される。入力信号評価回路174
は、これらの入力信号サンプルを用いて、入力信号電力
を評価する。求めた入力信号電力が予め定められた第1
のしきい値よりも小さいときに、入力信号評価回路17
4は、係数更新停止信号を出力する。入力信号評価回路
174は、また、求めた入力信号電力が予め定められた
第2のしきい値よりも小さいときに、タップ位置更新停
止信号を出力する。
入力信号電力を出力端子909に伝達する。この値は、
制御回路71に供給され、係数更新回数を配分するため
に使用される。係数更新停止信号及びタップ位置更新停
止信号を用いて係数更新及びタップ位置更新を停止させ
るための動作は、入力信号評価回路170と全く等しい
ので、説明を省略する。
図12に示した入力信号評価回路170の構成をそのま
ま使用することができる。ただし、図12では入力がN
種類であったために2乗回路を17010〜1701
N-1のN個具備しているが、入力信号評価回路174の
構成としては17010〜1701L-1のL個でよい。
を増減すれば、入力信号評価回路174の構成として図
13、14、15に示した構成も使用することができる
ことはいうまでもない。さらに、入力信号評価回路17
4の入力を処理したもののうちの一部だけを加算回路1
704で加算する構成も、入力信号評価回路170の場
合と同様に、可能である。
示した本発明の第5の実施の形態を示すブロック図に記
載されたタップ制御回路91をタップ制御回路93で置
換することにより得られる。図18は、タップ制御回路
93の構成を示すブロック図である。図18は、入力信
号評価回路174が入力信号評価回路175となってい
る点を除いて、図17と同一であるので、以下、この相
違点を中心に詳細な動作を説明する。
スイッチ7から有効タップに供給される入力信号サンプ
ルを受けて、入力信号電力を評価する。評価結果に基づ
いて、係数更新停止信号及びタップ位置更新停止信号を
出力する。これに対して、図18の入力信号評価回路1
75は、遅延素子201の入力及び201〜20N-1の
出力における入力信号サンプルを受けて、入力信号電力
を評価し、入力信号評価回路174と同様に、評価結果
に基づいて係数更新停止信号及びタップ位置更新停止信
号を出力する。その際、有効タップに相当する遅延素子
から供給された入力信号サンプルだけを選択的に使用す
る。
は、記憶回路114からタップ位置制御信号が供給され
ている。すなわち、入力信号評価回路174と入力信号
評価回路175の構成は異なるが動作は等しく、出力さ
れる信号にも互換性がある。タップ制御回路93におい
て、入力信号評価回路175以外の構成要素は、タップ
制御回路92における入力信号評価回路174以外の構
成要素と全く等しく、また動作においても違いがないの
で、詳細な説明を省略する。
示した本発明の第9の実施の形態を示すブロック図に記
載されたタップ制御回路92をタップ制御回路94で置
換することにより得られる。本発明の第9の実施の形態
との相違点はタップ制御回路94だけなので、以下、図
19を参照してタップ制御回路94について説明する。
すブロック図である。図19とタップ制御回路92のブ
ロック図である図17は、係数値評価回路130が係数
値評価回路131となっている点を除いて同一であるの
で、以下、この相違点を中心に詳細な動作を説明する。
和」として係数絶対値の総和を各タップグループ毎に計
算していたが、図19の係数値評価回路131は、係数
2乗値の総和を各タップグループ毎に計算する。計算さ
れた係数2乗値総和は、タップグループ選択情報更新回
路140に伝達される。また、ステップサイズ発生回路
160に伝達される比Rjも、各タップグループ内係数絶
対値総和ではなく、係数2乗値総和をcj,max (1≦j≦
M)として、Rj = cj,max/Cmax で計算する。Cmaxは、各
タップグループ毎の係数2乗値総和の最大値である。タ
ップ制御回路94において、係数値評価回路131以外
の構成要素は、タップ制御回路92における係数値評価
回路130以外の構成要素と全く等しく、また動作にお
いても違いがないので、詳細な説明を省略する。基本的
に、タップ制御回路92の説明において、係数絶対値を
係数2乗値で置き換えれば、そのままタップ制御回路9
4の説明となる。
示した本発明の第5の実施の形態を示すブロック図に記
載されたタップ制御回路91を図20に示すタップ制御
回路95で置換することにより得られる。本発明の第5
の実施の形態との相違点はタップ制御回路95だけであ
る。また、タップ制御回路91とタップ制御回路95の
関係は、タップ制御回路92とタップ制御回路94の関
係に等しく、これは既に図19を参照して説明したの
で、詳細な説明は省略する。
示した本発明の第9の実施の形態を示すブロック図に記
載されたタップ制御回路92をタップ制御回路96で置
換することにより得られる。本発明の第9の実施の形態
との相違点はタップ制御回路96だけなので、以下、図
21を参照してタップ制御回路96について説明する。
すブロック図である。図21とタップ制御回路92のブ
ロック図である図17は、係数値評価回路130と最大
係数検出回路132を除いて同一であるので、以下、こ
の相違点を中心に詳細な動作を説明する。係数値評価回
路130は、「係数和」として係数絶対値の総和を各タ
ップグループ毎に計算していたが、最大係数検出回路1
32は、絶対値が最大の係数値を各タップグループ毎に
検出する。検出された最大係数絶対値は、「最大係数
値」としてタップグループ選択情報更新回路140に伝
達される。各タップグループの選択を継続する時間を
「係数和」の代わりに「最大係数値」に基づいて算出す
る。また、これらM個の最大値を大きさの順に並べ替
え、対応するタップグループ番号を「順序」として、タ
ップグループ選択情報更新回路140に伝達する。
プグループ毎の最大係数値の最大値Cmaxと各タップグル
ープ内の最大係数値の比を計算する。例えば、タップグ
ループ数Mである場合の各タップグループの最大係数値
をcj,max (1≦j≦M)とすれば、それらの比Rj = cj,max
/Cmax が計算され、ステップ・サイズ発生回路160に
伝達される。また、各タップグループの最大係数値総和
をCmaxと定義しても、同様の結果が得られる。
出回路132以外の構成要素は、タップ制御回路92に
おける係数値評価回路130以外の構成要素と全く等し
く、また動作においても違いがないので、詳細な説明を
省略する。基本的に、タップ制御回路92の説明におい
て、係数絶対値総和を最大係数絶対値で置き換えれば、
そのままタップ制御回路96の説明となる。
示した本発明の第5の実施の形態を示すブロック図に記
載されたタップ制御回路91を図22に示すタップ制御
回路97で置換することにより得られる。本発明の第5
の実施の形態との相違点はタップ制御回路97だけであ
る。また、タップ制御回路91とタップ制御回路97の
関係は、タップ制御回路92とタップ制御回路96の関
係に等しく、これは既に図21を参照して説明したの
で、詳細な説明は省略する。
示した本発明の第9の実施の形態を示すブロック図に記
載されたタップ制御回路92をタップ制御回路98で置
換することにより得られる。本発明の第9の実施の形態
との相違点はタップ制御回路98だけなので、以下、図
23を参照してタップ制御回路98について説明する。
すブロック図である。図23とタップ制御回路92のブ
ロック図である図17は、係数値評価回路130と有効
タップ数評価回路133を除いて同一であるので、以
下、この相違点を中心に詳細な動作を説明する。
和」として係数絶対値の総和を各タップグループ毎に計
算していたが、有効タップ数評価回路133は、有効タ
ップの個数を各タップグループ毎に検出する。検出され
た有効タップ数は、「個数」としてタップグループ選択
情報更新回路140に伝達される。タップグループ選択
情報更新回路140は、各タップグループの選択を継続
する時間を「係数和」の代わりに「個数」に基づいて算
出する。
タップグループ毎の有効タップ数の最大値Cmaxと各タッ
プグループ内の有効タップ数の比を計算する。例えば、
タップグループ数Mである場合の各タップグループの有
効タップ数をcj,max (1≦j≦M)とすれば、それらの比R
j = cj,max/Cmax が計算され、ステップ・サイズ発生回
路160に伝達される。また、各タップグループの有効
タップ数総和をCmaxと定義しても、同様の結果が得られ
る。
数評価回路133以外の構成要素は、タップ制御回路9
2における係数値評価回路130以外の構成要素と全く
等しく、また動作においても違いがないので、詳細な説
明を省略する。基本的に、タップ制御回路92の説明に
おいて、係数絶対値を有効タップ数で置き換えれば、そ
のままタップ制御回路98の説明となる。
示した本発明の第5の実施の形態を示すブロック図に記
載されたタップ制御回路91を図24に示すタップ制御
回路99で置換することにより得られる。本発明の第5
の実施の形態との相違点はタップ制御回路99だけであ
る。また、タップ制御回路91とタップ制御回路99の
関係は、タップ制御回路92とタップ制御回路98の関
係に等しく、これは既に図23を参照して説明したの
で、詳細な説明は省略する。
する説明において、係数値評価回路130及びその同等
回路として係数値評価回路131、最大係数検出回路1
32、有効タップ数評価回路133について説明してき
た。これらの回路の基本動作は、有効タップとそれらの
係数値を記憶回路114と入力端子9031〜903 L
から受けて、各タップグループに関する第1の評価指標
の値とその指標を大きい順にタップグループ選択情報更
新回路140に伝達することである。また、各タップグ
ループに関する第2の評価指標の値の不均一の程度を、
第2の評価指標の総和と各タップグループの第2の評価
指標との比、または第2の評価指標の最大値と各タップ
グループの第2の評価指標との比として表し、ステップ
サイズ発生回路160に伝達することも、これらの回路
の基本動作である。
第2の評価指標として、係数絶対値総和、係数2乗値総
和、係数絶対値の最大値、有効タップの個数を例として
示してきた。また、これらの指標は同一と仮定して説明
してきた。しかし、これらの例として示したもの以外の
指標を使用することもできるし、第1の評価指標と第2
の評価指標を異なったものにすることもできる。このよ
うな、異なった第1の評価指標と第2の評価指標の組合
せの例について、次に説明する。
示した本発明の第9の実施の形態を示すブロック図に記
載されたタップ制御回路92をタップ制御回路100で
置換することにより得られる。本発明の第8の実施の形
態との相違点はタップ制御回路100だけなので、以
下、図25を参照してタップ制御回路100について説
明する。
示すブロック図である。図25とタップ制御回路92の
ブロック図である図17は、係数値評価回路130と係
数値評価回路134を除いて同一であるので、以下、こ
の相違点を中心に詳細な動作を説明する。係数値評価回
路134は、各係数発生回路が出力するタップ係数値と
記憶回路114が出力する有効タップ番号を受けて、係
数値評価回路130と全く同様の手続きで求めた「係数
和」と「順序」を、タップグループ選択情報更新回路1
40に伝達する。最大係数検出回路134は、また、各
タップグループ毎の最大絶対係数値の最大値Cmaxと各タ
ップグループ内の最大絶対係数値の比を計算する。例え
ば、タップグループ数Mである場合の各タップグループ
の最大絶対係数値をcj,max (1≦j≦M)とすれば、それ
らの比Rj =cj,max/Cmax が計算され、ステップ・サイズ
発生回路160に伝達される。また、各タップグループ
の最大絶対係数値総和をCmaxと定義しても、同様の結果
が得られる。
する説明において、ステップサイズ発生回路160が各
タップグループに対して異なったステップサイズを発生
する例に関して説明してきた。しかし、各タップグルー
プに対して等しいステップサイズを発生するように構成
することによって、本発明の第18の実施の形態とする
ことも可能である。
すブロック図である。第9の実施の形態と第18の実施
の形態の相違点は、図17のタップ制御回路92が図2
6においてはタップ制御回路101に置換されているこ
とである。
9011〜901Lを介して、係数発生回路301〜3
0Lに対して異なったステップサイズを供給している
が、図27のタップ制御回路101は、出力端子901
を介して、係数発生回路301〜30Lに対して共通の
ステップサイズを供給する。このために、タップ制御回
路101は、複数の出力端子9011〜901Lの代わ
りに、出力端子901だけを有する。
示すブロック図である。図27と図17とは、ステップ
サイズ発生回路160とステップサイズ発生回路161
を除いて同一であるので、以下、この相違点を中心にそ
の動作を説明する。
は、ステップ・サイズ発生回路160とは異なり、係数
値評価回路130からRjの供給を受けない。また、記憶
回路114から有効タップに関する情報の供給も受けな
い。ステップ・サイズ発生回路161は、入力信号評価
回路174から係数更新停止信号が供給されたときだ
け、出力端子901に供給するステップサイズをゼロに
設定する。それ以外のときには、予め定められた値を係
数発生回路301〜30Lに対する共通のステップサイ
ズとして、出力端子901に供給する。
の構成を示すブロック図である。ステップサイズ発生回
路161は、記憶回路1610及びスイッチ1611か
ら構成される。記憶回路1610は、ゼロ及び通常時の
ステップサイズとしてμを記憶しており、これらをスイ
ッチ1611の2つの入力端子に供給する。スイッチ1
611は、入力信号評価回路174から供給される係数
更新停止信号によって制御される。スイッチ1611
は、通常、記憶回路1610から供給されるμを選択し
てステップサイズとして出力するが、入力信号評価回路
174から係数更新停止信号が供給されたときには、ゼ
ロを選択して出力するように動作する。
プ制御回路101において、係数更新停止信号を発生す
る入力信号評価回路174を、入力信号評価回路17
0、入力信号評価回路171、入力信号評価回路17
2、あるいは入力信号評価回路173に置き換えること
ができる。また、ステップサイズ発生回路161は、タ
ップ制御回路91、タップ制御回路92、タップ制御回
路93、タップ制御回路94、タップ制御回路95、タ
ップ制御回路96、タップ制御回路97、タップ制御回
路98、タップ制御回路99、タップ制御回路100の
いずれにおいても、ステップサイズ発生回路160と置
き換えて使用することができる。
アルゴリズムを例としてタップ係数更新に関して説明し
てきたが、他にも数々のアルゴリズムが適用できる。例
えば、本発明の第4の実施の形態において、LMSアルゴ
リズムの代わりに文献2に記載された正規化LMS(NLMS)
アルゴリズムを用いることによって、本発明の第18の
実施の形態とすることも可能である。
示した本発明の第9の実施の形態を示すブロック図に記
載されたタップ制御回路92をタップ制御回路102で
置換することにより得られる。本発明の第9の実施の形
態との相違点はタップ制御回路102だけなので、以
下、図29を参照してタップ制御回路102について説
明する。
示すブロック図である。図29と図17とは、ステップ
サイズ発生回路162と入力信号評価回路176を除い
て同一であるので、以下、この相違点を中心に詳細な動
作を説明する。
2の最大の違いは、入力信号評価回路176からステッ
プサイズ発生回路162に、有効タップ入力信号電力が
供給されていることである。NLMSアルゴリズムを用いた
場合のフィルタ係数更新は、
有効タップの番号から構成される集合であり、要素数は
Lである。式(19)をLMSアルゴリズムを表す式(17)と
比較すると、違いは右辺第2項を正規化する
力信号評価回路176において計算され、ステップサイ
ズ発生回路162に供給される。タップ制御回路102
において、ステップサイズ発生回路162及び入力信号
評価回路176以外の構成要素は、タップ制御回路92
におけるステップサイズ発生回路160及び入力信号評
価回路174以外の構成要素と全く等しく、また動作に
おいても違いがないので、詳細な説明を省略する。
に、本発明の第9の実施の形態において、LMSアルゴリ
ズムをNLMSアルゴリズムで置き換えた構成とすることも
可能であり、これを本発明の第20の実施の形態として
説明する。
すブロック図である。第9の実施の形態と第20の実施
の形態の相違点は、係数発生回路301〜30Lが係数
発生回路3001〜300Lで置き換えられ、新たに電
力評価回路11が具備されていることである。電力評価
回路11には、入力端子9051〜905Lと同様に、
有効タップに供給される入力信号サンプルが供給されて
いる。電力評価回路11は、
3001〜300Lに供給する。
2,…, L) の構成を示すブロック図である。図9に示し
た係数発生回路30i (i = 1, 2,…, L) との違い
は、乗算器31の出力信号が、乗算器35において正規
化係数と乗算されてから、乗算器32に供給されること
である。この違いにより、乗算器32の出力である係数
の修正量が、図9の乗算器32の出力と比べて
数発生回路300i (i =1, 2,…, L)に関するその他
の構成及び動作は、係数発生回路30i (i = 1,2,…,
L) と等しいので、説明を省略する。
態において、LMSアルゴリズムの代わりにNLMSアルゴリ
ズムを用いることによって、本発明の第21の実施の形
態とすることも可能である。
すブロック図である。第5の実施の形態と第21の実施
の形態の相違点は、係数発生回路301〜30Lが係数
発生回路3001〜300Lで置き換えられ、新たに電
力評価回路11が具備されていることである。第5の実
施の形態と第21の実施の形態の相違点は、第9の実施
の形態と第20の実施の形態の相違点に等しく、これに
ついては既に説明したので、省略する。
形態に対して係数更新アルゴリズムを変更したが、同様
の変更が本発明の第5〜第7及び第9〜第18の実施の
形態に対しても可能であることは、明らかである。ま
た、本発明の第18、第19及び第20の実施の形態に
おいても、本発明の第17の実施の形態のように、各タ
ップグループに対して等しいステップサイズを発生する
ように構成することも可能である。
するエコー経路の極性が反転するフェーズロールという
現象が知られている。フェーズロールが発生した時に
は、係数更新によってエコー経路インパルス応答の変動
に追従する必要があり、係数収束が進んでいても必要な
係数更新回数は多くなる。これに対応するためには、フ
ェーズロールを検出し、制御回路71に伝達するタップ
位置情報を係数更新開始直後の値にリセットすることに
より、より多くの係数更新回数を割り当てられるように
することができる。
プ制御回路91と置き換えて使用することのできるタッ
プ制御回路103を示している。
タップ制御回路91の違いは、タップ制御回路103が
最大係数検出回路117と評価回路115を具備してい
ることである。最大係数検出回路117には、入力端子
9031〜903Lを介して係数値が供給されている。
最大係数検出回路117は、これらの係数値のうち、最
大のものを検出して、評価回路115に伝達する。評価
回路115は、供給された最大係数値の変動を評価し
て、予め定められた値よりも変動量が大きいときに、最
大値検出回路180に制御信号を供給する。最大値検出
回路180は、評価回路115から制御信号を受けたと
きに、出力である係数和最大値を予め定められた値にリ
セットし、制御回路における係数更新回数配分において
大きな更新回数を得られるように動作する。
検出は、例えば、次に示す手続きを用いることができ
る。 1.N0番目の係数を最大値と定義する 2.N0+1番目の係数値を最大値と比較し、大きい方を
最大値と定義する 3.以降、N0+2番目から続けて上記の比較と置換を行
なう
いときには、上記操作をまとめて行なえば、直ちに最大
係数値が求められる。また、上記操作を1サンプリング
周期に一つづつ行なうことで、演算量削減を達成するこ
ともできる。これらの操作を行なう間、常にその時点に
おける最大値を最大係数値とみなし、その値を評価回路
115に伝達する。
評価は、例えば式(3)や(16)に示した式によって行な
うことができる。すなわち、直前の値と現在の値の変化
分が、現在の値に対してどの程度の割合であるかを評価
することになる。ここまでの説明では、タップ制御回路
91に対してフェーズロール検出機構を付加する構成と
してタップ制御回路103を説明してきたが、同様の変
更がタップ制御回路92〜102に対して可能であるこ
とは明らかである。
も、同様な系の変動検出機構を付加することができる。
また、系の変動検出方法としては、既に説明した最大係
数値を監視する方法の他にも、「1995年3月、電子
情報通信学会論文誌、314〜676ページ」(文献1
3)に記載された方法をはじめとして、あらゆる方法を
適用することができる。また、これまで説明した第5〜
第21の実施の形態では、1回のタップ制御で再配置を
行なう係数の数を1と仮定したが、2以上とすることも
できる。
適応フィルタのアルゴリズムとしてLMSアルゴリズムとN
LMSアルゴリズムを仮定してきたが、文献1に記載され
ているシーケンシャル・リグレッション・アルゴリズム
(Sequential Regression Algorithm : SRA)や文献2
に記載されているRLSアルゴリズムなども同様に使用で
きる。これらの具体的な構成例については説明を省略す
る。さらに、エコー・キャンセラを例として本発明の実
施の形態について詳細に説明してきたが、同様の原理で
本発明は、ノイズ・キャンセラ、ハウリング・キャンセ
ラ、適応等化器等にも適用可能である。
る信号の強度と各回線における適応フィルタの収束程度
を評価し、該信号強度と収束程度に応じて、予め定めら
れた数の係数更新回数を各回線に配分するので、多重化
された回線数が増大しても、必要とする演算量が回線数
の比例して増大することはない。
ある。
例を示す図である。
成を示すブロック図である。
ける係数発生回路の構成を示すブロック図である。
成を示すブロック図である。
成を示すブロック図である。
ある。
成を示すブロック図である。
まれる係数発生回路の構成を示すブロック図である。
含まれるタップ制御回路の構成を示すブロック図であ
る。
に含まれるタップグループ選択情報更新回路の構成を示
すブロック図である。
に含まれる入力信号評価回路の構成を示すブロック図で
ある。
路の構成を示すブロック図である。
路の構成を示すブロック図である。
路の構成を示すブロック図である。
構成を示すブロック図である。
含まれるタップ制御回路の構成を示すブロック図であ
る。
に含まれるタップ制御回路の構成を示すブロック図であ
る。
に含まれるタップ制御回路の構成を示すブロック図であ
る。
に含まれるタップ制御回路の構成を示すブロック図であ
る。
に含まれるタップ制御回路の構成を示すブロック図であ
る。
に含まれるタップ制御回路の構成を示すブロック図であ
る。
に含まれるタップ制御回路の構成を示すブロック図であ
る。
に含まれるタップ制御回路の構成を示すブロック図であ
る。
に含まれるタップ制御回路の構成を示すブロック図であ
る。
の構成を示すブロック図である。
に含まれるタップ制御回路の構成を示すブロック図であ
る。
路に含まれるステップサイズ発生回路の構成を示すブロ
ック図である。
に含まれるタップ制御回路の構成を示すブロック図であ
る。
の構成を示すブロック図である。
に含まれる係数発生回路の構成を示すブロック図であ
る。
の構成を示すブロック図である。
に含まれるタップ制御回路の構成を示すブロック図であ
る。
N 係数発生回路 31,32,35,401〜40N 乗算器 33 加算器 34,105,1101〜110M,114,150,
1610,1707,1709,1736 記憶回路 70,71 制御回路 80,81,82,83,84,85,86,87,8
8 適応フィルタ 91,92,93,94,95,96,97,98,9
9,100,101,102,103 タップ制御回
路 106,107,108,109 ステップサイズ制
御回路 112 選択回路 115 評価回路 116 最小係数検出回路 117 最大係数検出回路 118 分配回路 120 評価回路 122 係数クリア回路 130,131,134 係数値評価回路 132 最大係数検出回路 133 有効タップ数評価回路 140 タップグループ選択情報更新回路 160,161,162 ステップサイズ発生回路 170,171,172,173,174,175,1
76 入力信号評価回路 180 最大値検出回路 601,603,605 ステップサイズ 602,604,606 係数更新制御信号 607,608,609 入力信号強度 611,613,615 タップ位置情報 700,710,720 送信信号 701,711,721 エコー・レプリカ 702,712,722 誤差信号 900,9011〜904N,9021〜902L,90
6,909 出力端子 9031〜903L,9040〜904N-1,907
入力端子 1401 選択継続時間算出回路 1402,1403,1735 カウンタ 1404,1611,1733 スイッチ 17010〜1701N-1 2乗回路 17020〜1702N-1 絶対値回路 1706,1708 比較回路 1732 多重化回路 1737 分離回路
11)
も、同様な系の変動検出機構を付加することができる。
また、系の変動検出方法としては、既に説明した最大係
数値を監視する方法の他にも、「1995年3月、電子
情報通信学会論文誌、314〜322ページ」(文献1
3)に記載された方法をはじめとして、あらゆる方法を
適用することができる。また、これまで説明した第5〜
第21の実施の形態では、1回のタップ制御で再配置を
行なう係数の数を1と仮定したが、2以上とすることも
できる。
Claims (24)
- 【請求項1】適応フィルタを各回線毎に備えることによ
って多重化回線におけるエコーを除去する際に、前記各
回線毎に備えられた各適応フィルタの収束程度と入力信
号強度を評価し、予め定められた数で与えられる単位時
間当たりの全回線に対する総係数更新回数を、前記収束
程度と入力信号強度に応じて配分することを特徴とする
多重化回線用エコー除去方法。 - 【請求項2】前記適応フィルタの収束程度および入力信
号強度のうち、少なくともいずれかを平均化し、該平均
化された値を用いて前記総係数更新係数の配分を行なう
ことを特徴とする請求項1記載の多重化回線用エコー除
去方法。 - 【請求項3】前記総係数更新係数の配分は、先ず全回線
に予め定められた数を配分し、残りを前記収束程度と入
力信号強度に応じて配分することを特徴とする請求項1
または2に記載の多重化回線用エコー除去方法。 - 【請求項4】前記収束程度の評価結果が予め定めた値に
達した回線に対して、それ以降は予め定められた数を配
分することを特徴とする請求項1、2または3に記載の
多重化回線用エコー除去方法。 - 【請求項5】前記適応フィルタは、同定対象とする系の
変動を検出したときは、収束の程度を予め定められた値
に強制的に設定することを特徴とする請求項1、2、3
または4に記載の多重化回線用エコー除去方法。 - 【請求項6】前記系の変動検出は、少なくとも一つの係
数値の大きさを監視し、その値に生じた変化を観測して
行なうことを特徴とする請求項5に記載の多重化回線用
エコー除去方法。 - 【請求項7】前記適応フィルタの収束程度は、前記各適
応フィルタから供給された係数値のうち、少なくとも一
つに関する情報に基づいて評価することを特徴とする請
求項1から6のいずれかに記載の多重化回線用エコー除
去方法。 - 【請求項8】前記適応フィルタは、収束程度に応じて制
御されるステップサイズを用いて係数更新されることを
特徴とする請求項1から6のいずれかに記載の多重化回
線用エコー除去方法。 - 【請求項9】前記適応フィルタの収束程度は、前記各適
応フィルタから供給された前記ステップサイズに基づい
て評価することを特徴とする請求項8に記載の多重化回
線用エコー除去方法。 - 【請求項10】前記適応フィルタは、エコー経路のイン
パルス応答から固定遅延を除いた波形応答部の位置周辺
にタップ係数を配置するようにタップ位置を適応制御す
ることを特徴とする請求項1から6のいずれかに記載の
多重化回線用エコー除去方法。 - 【請求項11】前記適応フィルタの収束程度は、前記各
適応フィルタから供給された前記タップの配置位置に関
する情報に基づいて評価することを特徴とする請求項1
0に記載の多重化回線用エコー除去方法。 - 【請求項12】前記適応フィルタは、全タップのうち積
和演算に対応した係数を使用する一部のタップ番号を有
効タップ番号として記憶し、係数を有効タップにだけ配
置し、前記積和演算に使用しないタップの番号を無効タ
ップ番号として待行列に記憶し、前記有効タップ番号に
対応する係数を更新した後に、前記有効タップ番号のう
ち、対応する係数の絶対値が小さいタップ番号を無効と
して前記待行列の最後尾に格納し、前記待行列の先頭に
ある無効タップ番号を取り出して新たに有効とするよう
に動作してタップ位置を適応制御することを特徴とする
請求項10または11のいずれかに記載の多重化回線用
エコー除去方法。 - 【請求項13】複数の回線に対してそれぞれ設けられた
複数の適応フィルタと、前記複数の適応フィルタから収
束程度と入力信号強度に関する情報を受け、予め定めら
れた数で与えられる単位時間当たりの全回線に対する総
係数更新回数を、前記収束程度と入力信号強度に応じて
配分することによって前記適応フィルタにおける係数更
新回数を制御するための係数更新制御信号を生成する制
御回路を具備していることを特徴とする多重化回線用エ
コー除去装置。 - 【請求項14】前記制御回路は、前記適応フィルタの収
束程度および入力信号強度のうち、少なくともいずれか
を平均化する平均化回路を具備することを特徴とする請
求項13記載の多重化回線用エコー除去装置。 - 【請求項15】前記制御回路は、前記総係数更新係数の
配分において、先ず全回線に予め定められた数を配分
し、残りを前記収束程度と入力信号強度に応じて配分す
ることを特徴とする請求項13または14に記載の多重
化回線用エコー除去装置。 - 【請求項16】前記制御回路は、前記収束程度の評価結
果が予め定めた値に達した回線に対して、それ以降は予
め定められた数を配分することを特徴とする請求項1
3、14または15に記載の多重化回線用エコー除去装
置。 - 【請求項17】前記適応フィルタは、同定対象とする系
の変動を検出する手段と、該検出手段の出力を受けて前
記制御回路に伝達する収束の程度を予め定められた値に
強制的に設定する手段を具備することを特徴とする請求
項13、14、15または16に記載の多重化回線用エ
コー除去装置。 - 【請求項18】前記系の変動を検出する手段は、少なく
とも一つの係数値の大きさを監視し、その値に生じた変
化を観測することで検出を実行することを特徴とする請
求項17に記載の多重化回線用エコー除去装置。 - 【請求項19】前記制御回路は、前記適応フィルタの収
束程度として、少なくとも一つの係数値に関する情報を
受け、該係数値に関する情報と入力信号強度に応じて総
係数更新回数を配分することを特徴とする請求項13か
ら18のいずれかに記載の多重化回線用エコー除去装
置。 - 【請求項20】前記適応フィルタは、収束程度に応じて
係数更新のステップサイズを制御するステップサイズ制
御回路を具備していることを特徴とする請求項13から
18のいずれかに記載の多重化回線用エコー除去装置。 - 【請求項21】前記制御回路は、前記各適応フィルタか
ら供給された前記ステップサイズに基づいて前記適応フ
ィルタの収束程度を評価することを特徴とする請求項2
0に記載の多重化回線用エコー除去装置。 - 【請求項22】前記複数の適応フィルタは、エコー経路
のインパルス応答から固定遅延を除いた波形応答部の位
置周辺にタップ係数を配置するようにタップ位置を適応
制御するためのタップ制御回路を具備していることを特
徴とする請求項13から18のいずれかに記載の多重化
回線用エコー除去装置。 - 【請求項23】前記制御回路は、前記適応フィルタの収
束程度として、タップの配置位置に関する情報を受け、
該タップの配置位置に関する情報と入力信号強度に応じ
て総係数更新回数を配分することを特徴とする請求項2
2に記載の多重化回線用エコー除去装置。 - 【請求項24】前記適応フィルタは、入力信号に対して
遅延を与える縦続接続された複数の遅延素子と、該複数
の遅延素子出力である遅延信号の一部を選択して出力す
る経路スイッチと、該経路スイッチの出力信号に対する
タップ係数値を発生する複数の係数発生回路と、該係数
発生回路の出力である各係数値と前記経路スイッチの出
力信号をそれぞれ乗算する複数の乗算器と、該複数の乗
算器出力を加算して適応フィルタの出力とする加算回路
と、タップ制御回路を少なくとも具備し、前記タップ制
御回路は、前記入力信号及び前記複数の遅延素子出力と
前記係数発生回路の出力する係数値を受けて、前記経路
スイッチを制御するためのタップ位置制御信号を発生す
る手段、及び前記複数の係数発生回路に対して前記係数
クリア信号とステップ・サイズを発生する手段を具備す
るとともに、前記制御回路から前記係数更新制御信号を
受けて、前記ステップサイズをゼロに設定する手段を具
備することを特徴とする請求項13、14、15、2
2、23のいずれかに記載の多重化回線用エコー除去装
置。
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