JP2569759B2 - 不揮発性ランダム・アクセス・半導体メモリ - Google Patents
不揮発性ランダム・アクセス・半導体メモリInfo
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- JP2569759B2 JP2569759B2 JP24275588A JP24275588A JP2569759B2 JP 2569759 B2 JP2569759 B2 JP 2569759B2 JP 24275588 A JP24275588 A JP 24275588A JP 24275588 A JP24275588 A JP 24275588A JP 2569759 B2 JP2569759 B2 JP 2569759B2
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- nonvolatile
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性ランダム・アクセス・半導体メモ
リに関し、特に長時間データーの保持可能で、かつデー
ターの書換え可能なコンピューター用記憶素子として用
いられる不揮発性ランダム・アクセス・半導体メモリに
関する。
リに関し、特に長時間データーの保持可能で、かつデー
ターの書換え可能なコンピューター用記憶素子として用
いられる不揮発性ランダム・アクセス・半導体メモリに
関する。
従来、この種の半導体メモリとして種々の構成のもの
が発表されているが、いずれも半導体メモリの構成に要
する素子数が多い、あるいはランダムアクセスメモリか
ら不揮発性記憶素子への情報の格納の過程および、逆に
不揮発性記憶素子に格納された情報をランダムアクセス
メモリに読み戻す過程が複雑で使いにくいなどな欠点が
あった。
が発表されているが、いずれも半導体メモリの構成に要
する素子数が多い、あるいはランダムアクセスメモリか
ら不揮発性記憶素子への情報の格納の過程および、逆に
不揮発性記憶素子に格納された情報をランダムアクセス
メモリに読み戻す過程が複雑で使いにくいなどな欠点が
あった。
本発明は、上記従来技術の問題点に鑑み提案されたも
のであり、素子数が少なく、かつランダム・アクセス・
メモリから不揮発性記憶素子への情報の格納および不揮
発性記憶素子に格納された情報をランダム・アクセス・
メモリに読み戻す過程において複雑な過程を必要とせ
ず、短期間に行なうことができる不揮発性ランダム・ア
クセス・半導体メモリを提供することを目的とする。
のであり、素子数が少なく、かつランダム・アクセス・
メモリから不揮発性記憶素子への情報の格納および不揮
発性記憶素子に格納された情報をランダム・アクセス・
メモリに読み戻す過程において複雑な過程を必要とせ
ず、短期間に行なうことができる不揮発性ランダム・ア
クセス・半導体メモリを提供することを目的とする。
本発明は、スタティック型ランダム・アクセス・メモ
リと比較して素子数が少ないダイナミック型ランダム・
アクセス・メモリにデーター格納／読み出し用の不揮発
性記憶素子を付加することにより、最小限の素子数にり
不揮発性ランダム・アクセス半導体メモリを実現すると
いう独創的内容を有する。
リと比較して素子数が少ないダイナミック型ランダム・
アクセス・メモリにデーター格納／読み出し用の不揮発
性記憶素子を付加することにより、最小限の素子数にり
不揮発性ランダム・アクセス半導体メモリを実現すると
いう独創的内容を有する。
本発明の不揮発性ランダム・アクセス・半導体メモリ
は、ドレインがデジット線に、ゲートがアドレス選択信
号線に、ソースと基準電圧との間に容量素子が接続され
たアドレス選択用電界効果トランジスタから成るランダ
ム・アクセス・メモリと、コントロールゲートとソース
が接続され、ドレインが電圧供給源に接続されたフロー
ティングゲート型不揮発性半導体記憶素子とを有し、前
記ランダム・アクセス・メモリの前記ソースと前記フロ
ーティングゲート型不揮発性半導体記憶素子の前記ソー
スとが接続されている不揮発性ランダム・アクセス・半
導体メモリであって、前記フローティングゲート型不揮
発性記憶素子に格納されている論理情報を前記ランダム
・アクセス・メモリに読出す時に、前記アドレス選択用
トランジスタを導通状態にした後、前記デジット線およ
び前記電圧供給源を第１の論理レベルにし、次に前記ア
ドレス選択用トランジスタを非導通状態にした後、前記
電圧供給源を第２の論理レベルにするものである。
は、ドレインがデジット線に、ゲートがアドレス選択信
号線に、ソースと基準電圧との間に容量素子が接続され
たアドレス選択用電界効果トランジスタから成るランダ
ム・アクセス・メモリと、コントロールゲートとソース
が接続され、ドレインが電圧供給源に接続されたフロー
ティングゲート型不揮発性半導体記憶素子とを有し、前
記ランダム・アクセス・メモリの前記ソースと前記フロ
ーティングゲート型不揮発性半導体記憶素子の前記ソー
スとが接続されている不揮発性ランダム・アクセス・半
導体メモリであって、前記フローティングゲート型不揮
発性記憶素子に格納されている論理情報を前記ランダム
・アクセス・メモリに読出す時に、前記アドレス選択用
トランジスタを導通状態にした後、前記デジット線およ
び前記電圧供給源を第１の論理レベルにし、次に前記ア
ドレス選択用トランジスタを非導通状態にした後、前記
電圧供給源を第２の論理レベルにするものである。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の実施例に使用される不揮発性記憶
素子の断面図で、この不揮発性記憶素子は半導体基板１
にＮ型ドレイン領域２およびＮ型ソース領域３を有して
おり、更にこの上にシリコン酸化膜４およびコントロー
ルゲート６を有している。シリコン酸化膜４の中には電
荷蓄積用のフローティング・ゲート５が設けられてい
る。部分７はドレイン領域２とフローティング・ゲート
５が重なる部分で、特に薄く形成されたシリコン酸化膜
である。
素子の断面図で、この不揮発性記憶素子は半導体基板１
にＮ型ドレイン領域２およびＮ型ソース領域３を有して
おり、更にこの上にシリコン酸化膜４およびコントロー
ルゲート６を有している。シリコン酸化膜４の中には電
荷蓄積用のフローティング・ゲート５が設けられてい
る。部分７はドレイン領域２とフローティング・ゲート
５が重なる部分で、特に薄く形成されたシリコン酸化膜
である。
第２図は、第１図に示した不揮発性記憶素子の特性を
示す図であり、横軸はコントロールゲートの電位VCGを
示し、縦軸は不揮発性記憶素子のソースを接地してドレ
インに定電圧を印加した場合のドレイン・ソース間に流
れる電流を示している。第１図において、コントロール
ゲート６を接地しドレイン２に高電圧を印加した時、薄
い酸化膜部分７にはドレイン２からフローティング・ゲ
ート５に向って強い電界が生じ、正孔がフローティング
・ゲート５に注入される。その結果シリコン基板１の表
面に反転層が出来やすくなり、第２図の曲線21に示すよ
うにコントロールゲート電圧VCGが零になっても電流IR
が流れる状態、すなわちしきい値電圧が負になる。これ
を例えば消去と称することとする。それに対して消去と
逆の状態、すなわち書込みはコントロールゲート６に高
電圧を印加し、ドレイン２を接地することにより実現で
きる。すなわち上述した電位関係をとることにより薄い
酸化膜部分７において、フローティング・ゲート５から
ドレイン２に向かう強い電界が生じて、フローティング
・ゲート中に電子が注入され、その結果シリコン基板１
の表面は反転しにくい状態となり、第２図の曲線22に示
すようにしきい値電圧が正の高い値となる。不揮発性記
憶素子の記憶された情報を読み出す時には、第２図に示
すようにコントロールゲートに書込み後のしきい値電圧
より低い正の電圧VRを印加する。不揮発性記憶素子が消
去された状態ならば導通して、コントロールゲートに0V
印加してもIRの電流を得ることができ、書込み状態にあ
るならば非導通の状態になる。具体的に本発明では、読
み戻し状態時に不揮発性記憶素子のソース及びコントロ
ールゲートに＋4Vを印加しドレインを0Vにすると、消去
された状態ならば不揮発性記憶素子は導通してソース及
びコントロールゲートの電位はドレインと同電位0Vにな
る。また書込み状態ならば不揮発性記憶素子は非導通で
ソース及びコントロールゲートの電位は4Vを保持する。
示す図であり、横軸はコントロールゲートの電位VCGを
示し、縦軸は不揮発性記憶素子のソースを接地してドレ
インに定電圧を印加した場合のドレイン・ソース間に流
れる電流を示している。第１図において、コントロール
ゲート６を接地しドレイン２に高電圧を印加した時、薄
い酸化膜部分７にはドレイン２からフローティング・ゲ
ート５に向って強い電界が生じ、正孔がフローティング
・ゲート５に注入される。その結果シリコン基板１の表
面に反転層が出来やすくなり、第２図の曲線21に示すよ
うにコントロールゲート電圧VCGが零になっても電流IR
が流れる状態、すなわちしきい値電圧が負になる。これ
を例えば消去と称することとする。それに対して消去と
逆の状態、すなわち書込みはコントロールゲート６に高
電圧を印加し、ドレイン２を接地することにより実現で
きる。すなわち上述した電位関係をとることにより薄い
酸化膜部分７において、フローティング・ゲート５から
ドレイン２に向かう強い電界が生じて、フローティング
・ゲート中に電子が注入され、その結果シリコン基板１
の表面は反転しにくい状態となり、第２図の曲線22に示
すようにしきい値電圧が正の高い値となる。不揮発性記
憶素子の記憶された情報を読み出す時には、第２図に示
すようにコントロールゲートに書込み後のしきい値電圧
より低い正の電圧VRを印加する。不揮発性記憶素子が消
去された状態ならば導通して、コントロールゲートに0V
印加してもIRの電流を得ることができ、書込み状態にあ
るならば非導通の状態になる。具体的に本発明では、読
み戻し状態時に不揮発性記憶素子のソース及びコントロ
ールゲートに＋4Vを印加しドレインを0Vにすると、消去
された状態ならば不揮発性記憶素子は導通してソース及
びコントロールゲートの電位はドレインと同電位0Vにな
る。また書込み状態ならば不揮発性記憶素子は非導通で
ソース及びコントロールゲートの電位は4Vを保持する。
以上に述べた不揮発性記憶素子は例えばElectronics
誌1980年２月28日号113〜117頁にEEPROM（電気的消去可
能プログラマブル・リードオンリー・メモリー）に応用
した例などがあり公知となっている。
誌1980年２月28日号113〜117頁にEEPROM（電気的消去可
能プログラマブル・リードオンリー・メモリー）に応用
した例などがあり公知となっている。
第３図は本発明の一実施例に係る不揮発性ランダム・
アクセス・半導体メモリの回路図である。第３図におい
て、本実施例は不揮発性ランダム・アクセス・半導体メ
モリを２ビット構成した場合を考えるがデジット線DLに
それぞれのメモリを接続し、それぞれのメモリは次のよ
うに構成される。第１のメモリは、ドレインをデジット
線DLに、ゲートをＸデコーダー出力，ソースをメモリの
出力点Viに接続したアドレス選択用IGFETMaiと、コント
ロールゲートとソースとを共通接続しViに接続しドレイ
ンを書込み信号VWに接続する前記不揮発性半導体記憶素
子Mciと一方をVi,他方をVS（0V）に接続する容量素子Ci
とによって構成する。他の１ビットのメモリは、同様に
記憶素子Maj,Mbj,およびCjによって構成される。
アクセス・半導体メモリの回路図である。第３図におい
て、本実施例は不揮発性ランダム・アクセス・半導体メ
モリを２ビット構成した場合を考えるがデジット線DLに
それぞれのメモリを接続し、それぞれのメモリは次のよ
うに構成される。第１のメモリは、ドレインをデジット
線DLに、ゲートをＸデコーダー出力，ソースをメモリの
出力点Viに接続したアドレス選択用IGFETMaiと、コント
ロールゲートとソースとを共通接続しViに接続しドレイ
ンを書込み信号VWに接続する前記不揮発性半導体記憶素
子Mciと一方をVi,他方をVS（0V）に接続する容量素子Ci
とによって構成する。他の１ビットのメモリは、同様に
記憶素子Maj,Mbj,およびCjによって構成される。
次に一実施例の動作について説明する。
第4,5図は第３図の一実施例を説明するための電圧供
給源VCC,VW及びデジット線電圧VDL,Xデコーダー出力Xi,
Xj及び各メモリの出力点Vi,Vjのタイミングチャートで
ある。第４および５図において、t1,t2はランダム・ア
クセス・メモリの読出し状態期間、t3,t4,t5,t6はラン
ダム・アクセス・メモリの書込み状態期間、t9はランダ
ム・アクセス・メモリから不揮発性記憶素子への情報の
格納期間、t11は電圧供給手段VCCの遮断期間、t12,t13,
t14,t15は不揮発性記憶素子に格納された情報をランダ
ム・アクセス・メモリに読戻す期間を示している。まず
ランダム・アクセス・メモリの読出し／書込み動作につ
いて説明する。記憶素子Mci,Mcj共に“off"に設定する
ため一般に広く用いられているダイナミック型RAM（ラ
ンダム・アクセス・メモリ）と同じ動作をする。ここで
は詳細な説明を省略するが概要は次のとおりである。容
量素子Ci,Cjに蓄積された電荷量を選択用IGFETMai又はM
ajを“on"させデジット線電位VDLを変化させ、この電位
変化量をセンスアンプによって読み出し、情報（電荷の
有無）を読み出す。書込み動作は書込み信号に対応して
VDLを設定し容量素子Ci,Cjに4Vまたは0Vの電位を蓄える
（t1〜t6）。この時メモリの選択はＸデコーダー出力の
“High"レベルで行ない、たとえばXi＝“High"の時はIG
FETMaiは“on"して記憶素子Mci,容量素子Ciを選択す
る。
給源VCC,VW及びデジット線電圧VDL,Xデコーダー出力Xi,
Xj及び各メモリの出力点Vi,Vjのタイミングチャートで
ある。第４および５図において、t1,t2はランダム・ア
クセス・メモリの読出し状態期間、t3,t4,t5,t6はラン
ダム・アクセス・メモリの書込み状態期間、t9はランダ
ム・アクセス・メモリから不揮発性記憶素子への情報の
格納期間、t11は電圧供給手段VCCの遮断期間、t12,t13,
t14,t15は不揮発性記憶素子に格納された情報をランダ
ム・アクセス・メモリに読戻す期間を示している。まず
ランダム・アクセス・メモリの読出し／書込み動作につ
いて説明する。記憶素子Mci,Mcj共に“off"に設定する
ため一般に広く用いられているダイナミック型RAM（ラ
ンダム・アクセス・メモリ）と同じ動作をする。ここで
は詳細な説明を省略するが概要は次のとおりである。容
量素子Ci,Cjに蓄積された電荷量を選択用IGFETMai又はM
ajを“on"させデジット線電位VDLを変化させ、この電位
変化量をセンスアンプによって読み出し、情報（電荷の
有無）を読み出す。書込み動作は書込み信号に対応して
VDLを設定し容量素子Ci,Cjに4Vまたは0Vの電位を蓄える
（t1〜t6）。この時メモリの選択はＸデコーダー出力の
“High"レベルで行ない、たとえばXi＝“High"の時はIG
FETMaiは“on"して記憶素子Mci,容量素子Ciを選択す
る。
次にランダム・アクセス・メモリから不揮発性記憶素
子への情報の格納期間t9では各接続点は次のように動作
する。まずXi,Xj共に0Vに設定し、この時出力点Vi,Vjは
それぞれ4V,0Vを保持しているとする。次にVWを0Vから2
0Vに変化させると不揮発性記憶素子Mciではドレインに
＋20V,ソース及びコントロールゲートに＋4Vが印加され
ドレインとコントロールゲートとの電位差は16Vにな
り、17V以上の電位差により消去が可能になる記憶素子M
ciは消去が行なわれず、VTM（不揮発性記憶素子のしき
い値電圧）は＋6Vを保持する。これに対して記憶素子Mc
jではドレインに＋20V,コントロールゲート及びソース
共に0Vになるため、ドレインとコントロールゲートとの
電位差は20Vになり消去が実現されVTMは＋６から−6Vに
変化する。
子への情報の格納期間t9では各接続点は次のように動作
する。まずXi,Xj共に0Vに設定し、この時出力点Vi,Vjは
それぞれ4V,0Vを保持しているとする。次にVWを0Vから2
0Vに変化させると不揮発性記憶素子Mciではドレインに
＋20V,ソース及びコントロールゲートに＋4Vが印加され
ドレインとコントロールゲートとの電位差は16Vにな
り、17V以上の電位差により消去が可能になる記憶素子M
ciは消去が行なわれず、VTM（不揮発性記憶素子のしき
い値電圧）は＋6Vを保持する。これに対して記憶素子Mc
jではドレインに＋20V,コントロールゲート及びソース
共に0Vになるため、ドレインとコントロールゲートとの
電位差は20Vになり消去が実現されVTMは＋６から−6Vに
変化する。
このようにVWを0Vから20Vに変化させると、保持する
メモリ情報0V,4Vに対応して一括して不揮発性記憶素子
が消去するまたは消去しないのどちらかの動作を行う。
このようにして不揮発性記憶素子への情報の格納が終了
した後、電圧供給手段を降下遮断してランダム・アクセ
ス・メモリが情報の保持をすることが不可能な状態で
も、不揮発性記憶素子に情報が格納・保持される。この
状態期間を電圧供給手段の遮断期間t11という。
メモリ情報0V,4Vに対応して一括して不揮発性記憶素子
が消去するまたは消去しないのどちらかの動作を行う。
このようにして不揮発性記憶素子への情報の格納が終了
した後、電圧供給手段を降下遮断してランダム・アクセ
ス・メモリが情報の保持をすることが不可能な状態で
も、不揮発性記憶素子に情報が格納・保持される。この
状態期間を電圧供給手段の遮断期間t11という。
次に不揮発性記憶素子に格納された情報をランダム・
アクセス・メモリに読み戻す期間t12〜t15について考え
る。電圧供給源であるVCCが0Vから5Vに回復すると同時
に、まずVWが0Vから5Vに立上り、次にXi,Xj共に0Vから5
Vに立上がる。次にデジット線電圧VDLを0Vから5Vにする
と、出力点Vi,Vjともに0Vから4Vに充電されCi,Cjに電荷
が蓄えられる。次にXi,Xjを共に5Vから0VにしてIGFETMa
i,Majを“off"にして、出力Vi,Vjをデジット線DLから回
路内に分離した後、VWを5Vから0Vにすると非導通である
記憶素子Mciと接続されているViは4Vを保持するが、同
通状態である記憶素子Mcjと接続されているVjはMcjのソ
ースからドレインへの電流経路により4Vから0Vに放電す
る。
アクセス・メモリに読み戻す期間t12〜t15について考え
る。電圧供給源であるVCCが0Vから5Vに回復すると同時
に、まずVWが0Vから5Vに立上り、次にXi,Xj共に0Vから5
Vに立上がる。次にデジット線電圧VDLを0Vから5Vにする
と、出力点Vi,Vjともに0Vから4Vに充電されCi,Cjに電荷
が蓄えられる。次にXi,Xjを共に5Vから0VにしてIGFETMa
i,Majを“off"にして、出力Vi,Vjをデジット線DLから回
路内に分離した後、VWを5Vから0Vにすると非導通である
記憶素子Mciと接続されているViは4Vを保持するが、同
通状態である記憶素子Mcjと接続されているVjはMcjのソ
ースからドレインへの電流経路により4Vから0Vに放電す
る。
このような一連の読み戻し動作によりViは4V,Vjは0V
になり、このVi,Vjは不揮発性記憶素子に格納する前の
メモリ出力点の電位と一致する。このようにして不揮発
性記憶素子に格納された情報をランダム・アクセス・メ
モリに読み戻す。以上のように本発明は容易に情報の不
揮発性記憶素子への格納及び読み戻しが可能になり、更
に構成する素子数が少ない。
になり、このVi,Vjは不揮発性記憶素子に格納する前の
メモリ出力点の電位と一致する。このようにして不揮発
性記憶素子に格納された情報をランダム・アクセス・メ
モリに読み戻す。以上のように本発明は容易に情報の不
揮発性記憶素子への格納及び読み戻しが可能になり、更
に構成する素子数が少ない。
またMci,Mcjの一括書込みは、格納する以前にVSを0V
から30Vにして、Vi,Vjを容量素子Ci,Cjを介して高電圧
にして、コントロールゲートとドレインとの間に電位差
を生じさせ、行なう。この時それぞれのメモリ出力点の
データーは書込み時破壊する危険があるため、別段のラ
ッチ回路に保持している必要があり、書込み終了後メモ
リの出力点にラッチ回路より書込む。
から30Vにして、Vi,Vjを容量素子Ci,Cjを介して高電圧
にして、コントロールゲートとドレインとの間に電位差
を生じさせ、行なう。この時それぞれのメモリ出力点の
データーは書込み時破壊する危険があるため、別段のラ
ッチ回路に保持している必要があり、書込み終了後メモ
リの出力点にラッチ回路より書込む。
第６図は本発明の他の実施例を示す回路図である。第
２図において不揮発性記憶素子Mci,Mcjのドレイン信号
をVCWにしてランダム・アクセス・メモリの読出し／書
込み状態でVCWを5Vにすると、不揮発性記憶素子の書込
みはVTMは0V以上でよく、書込み時間の短縮が図れると
いう利点がある。これに対して本発明の一実施例では書
込みはVTMを＋6V以上にしなければならない。
２図において不揮発性記憶素子Mci,Mcjのドレイン信号
をVCWにしてランダム・アクセス・メモリの読出し／書
込み状態でVCWを5Vにすると、不揮発性記憶素子の書込
みはVTMは0V以上でよく、書込み時間の短縮が図れると
いう利点がある。これに対して本発明の一実施例では書
込みはVTMを＋6V以上にしなければならない。
以上説明したように本発明は、不揮発性ランダム・ア
クセス・半導体メモリの構成素子数を少なくできるとと
もに情報の格納および読み戻しの操作が容易にできる効
果がある。
クセス・半導体メモリの構成素子数を少なくできるとと
もに情報の格納および読み戻しの操作が容易にできる効
果がある。
第１図は本発明の実施例に使用される不揮発性記憶素子
を示す断面図、第２図は第１図の不揮発性記憶素子の特
性を示す図、第３図は本発明の一実施例に係る不揮発性
ランダム・アクセス・半導体メモリを示す回路図、第4,
5図は本発明の一実施例の回路の動作を説明するための
タイミングチャート、第６図は本発明の他の実施例に係
る不揮発性ランダム・アクセス・半導体メモリを示す回
路図である。 Mai,Majアドレス選択用IGFET、Mci,Mcj……不揮発性半
導体記憶素子、Ci,Cj……容量素子。
を示す断面図、第２図は第１図の不揮発性記憶素子の特
性を示す図、第３図は本発明の一実施例に係る不揮発性
ランダム・アクセス・半導体メモリを示す回路図、第4,
5図は本発明の一実施例の回路の動作を説明するための
タイミングチャート、第６図は本発明の他の実施例に係
る不揮発性ランダム・アクセス・半導体メモリを示す回
路図である。 Mai,Majアドレス選択用IGFET、Mci,Mcj……不揮発性半
導体記憶素子、Ci,Cj……容量素子。
Claims (2)
- 【請求項１】ドレインがデジット線に、ゲートがアドレ
ス選択信号線に、ソースと基準電圧との間に容量素子が
接続されたアドレス選択用電界効果トランジスタから成
るランダム・アクセス・メモリと、コントロールゲート
とソースが接続され、ドレインが電圧供給源に接続され
たフローティングゲート型不揮発性半導体記憶素子とを
有し、前記ランダム・アクセス・メモリの前記ソースと
前記フローティングゲート型不揮発性半導体記憶素子の
前記ソースとが接続されている不揮発性ランダム・アク
セス・半導体メモリであって、前記フローティングゲー
ト型不揮発性記憶素子に格納されている論理情報を前記
ランダム・アクセス・メモリに読出す時に、前記アドレ
ス選択用トランジスタを導通状態にした後、前記デジッ
ト線および前記電圧供給源を第１の論理レベルにし、次
に前記アドレス選択用トランジスタを非導通状態にした
後、前記電圧供給源を第２の論理レベルにすることを特
徴とする不揮発性ランダム・アクセス・半導体メモリ。 - 【請求項２】デジット線と電圧供給源との間に、電界効
果型トランジスタと容量から成るランダム・アクセス・
メモリとフローティングゲート型不揮発性記憶素子が直
列接続されている不揮発性ランダム・アクセス・半導体
メモリにおいて、前記不揮発性記憶素子に記憶されてい
る情報を前記ランダム・アクセス・メモリに読み戻す際
に、前記電界効果型トランジスタをONにして前記デジッ
ト線および前記電源供給源に印加される第１の論理レベ
ルに前記容量を充電した後、前記電界効果型トランジス
タをOFFにしてから前記電圧供給源に第２の論理レベル
の電位を供給することを特徴とする不揮発性ランダム・
アクセス・半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24275588A JP2569759B2 (ja) | 1988-09-27 | 1988-09-27 | 不揮発性ランダム・アクセス・半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24275588A JP2569759B2 (ja) | 1988-09-27 | 1988-09-27 | 不揮発性ランダム・アクセス・半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0291894A JPH0291894A (ja) | 1990-03-30 |
| JP2569759B2 true JP2569759B2 (ja) | 1997-01-08 |
Family
ID=17093785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24275588A Expired - Lifetime JP2569759B2 (ja) | 1988-09-27 | 1988-09-27 | 不揮発性ランダム・アクセス・半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569759B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961072A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
-
1988
- 1988-09-27 JP JP24275588A patent/JP2569759B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0291894A (ja) | 1990-03-30 |
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