JP2568524B2

JP2568524B2 - サ−マルプリンタヘツド

Info

Publication number: JP2568524B2
Application number: JP29407886A
Authority: JP
Inventors: 正博榎本; 正芳御幡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-12-10
Filing date: 1986-12-10
Publication date: 1997-01-08
Anticipated expiration: 2012-01-08
Also published as: JPS63145057A

Description

【発明の詳細な説明】産業上の利用分野この発明は、文字および画像等の出力装置に使用され
るサーマルプリンタヘッドに関するものである。

従来の技術従来この種のサーマルプリンタヘッドでは、ラッチを
搭載せず、シフトレジスタだけで構成されているもの
や、それを集めた形として第４図のような構造の集積回
路（以下ICと呼ぶ）等を使用している（第４図は、ラッ
チを搭載したタイプ）。すなわち、ICチップ本体１内に
おいて、シフトレジスタ2a〜2hで構成される転送回路の
シリアル入出力は各々入力端子7c、インバータ6bおよび
出力端子8iを介して、またクロック入力は入力端子7dを
介して各々外部回路とインタフェースされる。さらにシ
フトレジスタ2a〜2hの各ビットのパラレル出力は、メモ
リ（以下ラッチと呼ぶ）3a〜3hで構成されるラッチ回路
のデータ入力に接続される。またラッチ3a〜3hのラッチ
入力は全ビットに渡って並列に接続されて入力端子7bを
介して外部回路とインタフェースされる。

ラッチ3a〜3hのデータ出力は、入力端子7a、インバー
タ6aを介した出力制御信号と共に出力制御ゲート4a〜4h
に接続され、出力制御ゲート4a〜4hの各出力は、出力ド
ライバ5a〜5h、出力端子8a〜8hを介してサーマルプリン
タヘッドの対応する発熱抵抗体に接続される。

第４図において、入力端子7cに入力されるシリアルの
画素データは入力端子7dに入力されるクロック信号によ
ってシフトレジスタ2a〜2h内へ順次転送される。シフト
レジスタ2a〜2hによって転送されてきた画素データは、
入力端子7bに入力されるラッチ信号によって対応するラ
ッチ3a〜3h内に取り込まれ、ラッチされた画素データ
は、入力端子7aに入力される出力制御信号がアクティヴ
な期間のみ対応する出力制御ゲート4a〜4hおよび出力ド
ライバ5a〜5hを介して出力端子8a〜8hに出力される。

この際、出力ドライバ5a〜5hの出力トランジスタは、
黒画素データの場合オン、白画素データおよび出力制御
信号が非アクティヴの場合オフして、発熱抵抗体への通
電・停止を行う。

サーマルプリンタヘッドは、一般に前記のICを主走査
方向（記録紙面に対して左右方向）に複数個並べ、記録
紙を副走査方向（記録紙面に対して上下方向）に移動さ
せ、必要な発熱抵抗体にのみ通電してそこで発生するジ
ュール熱によって記録紙に印字が行われる。

発明が解決しようとする問題点しかしながら、このような構成のICはゲート素子数が
多いために合理化が難しく、産業利用上有効なサーマル
プリンタヘッドを提供することが困難であるという問題
があった。これは以下の理由による。

つまり、ICチップ本体１を構成する論理ブロックとし
て、チップ面積の約1/2を占める出力ドライバ5a〜5hお
よび、約1/6を占めるラッチ3a〜3hから成る発熱抵抗体
駆動に不可欠な部分の他に、画素データを転送するため
だけに必要なシフトレジスタ2a〜2hが約2/6を占めてお
り、この比は内部構成を大幅に変えない限り殆ど変化し
ない。さらに、製造上の点から集積度を上げることは既
に限界に達しているために、ICチップ本体１の面積を削
減することが難しく、合理化への問題となっていた。こ
のために産業利用上有効なサーマルプリンタヘッドを提
供することが困難なのであった。

そこで、本発明はICのチップ面積削減等の合理化を図
り、産業利用上有効なサーマルプリンタヘッドの提供を
容易にするものである。

問題点を解決するための手段上記目的を達成するために本発明は、片端を共通端子
とした複数の発熱抵抗体と、前記発熱抵抗体の他端に発
熱抵抗体駆動制御用集積回路を接続した構造を持ち、外
部インタフェースから電源および制御信号を供給するこ
とによって任意の発熱抵抗体を発熱させる構成とし、前
記集積回路内に駆動可能な発熱抵抗体と同数の発熱抵抗
体駆動用出力ドライバ、印字すべき画素に対する２値の
画素データの記憶用メモリ、および前記メモリへ対応し
た前記画素データを格納するとともに、前記画素データ
に基づいて前記メモリを選択し、選択された前記メモリ
へ前記画素データを入力させる選択手段を備えたメモリ
アドレス選択回路を設けた構成としたものである。

作用この技術的手段による作用は次のようになる。

すなわち、従来のシフトレジスタに使用したものが、
画素データを文字通り『転送』していたのに対して、本
発明ではラッチ回路をメモリ（Random Access Memory）
と見なし、カウンタとデコーダを使用して任意のメモリ
（ラッチ）のアドレスを指定することによって画素デー
タをメモリに取り込ませるもので、換言すれば画素デー
タを『配送』するものである。この場合、IC内部の動作
は従来と大幅に異なるものの、その機能、信号およびそ
のタイミング等については、従来とコンパチビリティを
保っている。

さらに、本発明の回路構成は、従来のシフトレジスタ
を使用した場合の約40〜50％程度（ただし、これは駆動
する発熱抵抗体の数によって変化する）のゲート素子数
で実現可能であり、回路動作自体も単純である。

この結果、従来とのコンパチビリディを損なわずにIC
のチップ面積を現状品よりもさらに削減することが可能
となるため、一枚のウェハからの取れ数が増加し、合理
化を図ることが可能となる。

実施例以下、本発明の一実施例の添付図面に基づいて説明す
る。

第１図において、９はICチップ本体、10は３ビットの
ハイナリカウンタ（カウンタの一例として使用したもの
で、図面上では発熱抵抗体の駆動ビット数を2³としてい
る）で、クロック入力は入力端子17c、インバータ16cお
よびデコーダゲート12iを、またクリア入力は入力端子1
7eを各々介して外部回路とインタフェースされる。さら
にクリア信号ラインはＤフリップフロップ11のクリア入
力にも接続されている。さらに６本のカウンタ出力は、
デコーダゲート12a〜12hを介してメモリ13a〜13hのラッ
チ入力に接続されている（ただし、デコーダゲート12h
の出力のみは、さらにＤフリップフロップ11のクロック
入力およびデコーダゲート12h′を介してラッチ入力と
接続されている。

入力端子17dからの信号ラインは、デコーダゲート12i
および前記デコーダゲート12h′に接続されている。

前記Ｄフリップフロップ11のデータ入力は電源、Ｑ出
力は出力端子18i、出力はデコーダゲート12h′および
12iの入力に各々接続されている。

また、メモリ13a〜13hのデータ入力は全ビットに渡っ
て並列に接続され、インバータ16b、入力端子17bを介し
て外部回路とインタフェースされる。

メモリ13a〜13hの出力は、入力端子17a、インバータ1
6aを介して出力制御信号と共に出力制御ゲート14a〜14h
に接続され、出力制御ゲート14a〜14hの出力は出力ドラ
イバ15a〜15h、出力端子18a〜18hを介してサーマルプリ
ンタヘッドの対応する発熱抵抗体へ出力される。

次に、この一実施例の構成における作用を説明する。

入力端子17eに与えられたクリア信号パルスによっ
て、バイナリカウンタ10のカウンタ出力信号Q₀〜Q₂はロ
ウレベルに、反転出力信号▲▼〜▲▼はハイレ
ベルに、またＤフリップフロップ11のＱ出力信号及び出
力端子18iはロウレベルに出力信号はハイレベルに、
各々初期化される。

初期化終了後の状態で、入力信号17dの信号レベルが
ハイレベルの際には、デコーダゲート12iのNAND回路は
ロジック的にインバータ回路と等価になるため、入力端
子17cの与えられるクロック信号はインバータ16cにて一
度反転された後、再度デコーダゲート12iで反転されて
元のロジックレベルに戻され、バイナリカウンタ10のCL
K入力端子に入力される。その結果、バイナリカウンタ1
0は順次カウントを開始するが、入力端子17dの信号レベ
ルがロウレベルの際には、入力端子17cのクロック入力
レベルにかかわらずデコーダゲート12iの出力がハイレ
ベルを保つため、バイナリカウントタ10のCLK入力が変
化せず、入力端子17cのクロック信号がバイナリカウン
タ10へ伝達されないのでカウントは行われない。またカ
ウンタが2³回カウントされてフルカウントすると、デコ
ーダゲート12hの信号の立上りで、初期状態にあったＤ
フリップフロップ11がトリガされ、出力信号がロウレ
ベルになることにより、デコーダゲート12iの出力もハ
イレベルを保つため、バイナリカウンタ10のCLK入力が
変化せず、入力端子17cのクロック信号がバイナリカウ
ンタ10の伝達されないのでカウンタは停止状態となる。

また、このＤフリップフロップ11の出力と入力端子
17dからの信号よりデコーダゲート12′を開閉すること
によて、必要時以外のメモリ13hの動作を禁止してい
る。

さらに、フルカウント動作に対する情報は、Ｄフリッ
プフロップ11のＱ出力を介して出力端子18iに出力され
る。この出力信号を外部で次のICの入力端子17dへ入力
すれば、複数のICに渡ってカウントを継続することも可
能である。

このとき、１つのICを用いる場合は、入力端子17dへ
入力する信号として、ハイレベルの固定された信号を用
いる。また、複数のICを接続する場合の最初のICにおい
ても、入力端子17dへ入力する信号として、ハイレベル
の固定された信号を用いる。

こうして、バイナリカウンタ10の出力信号を順次進め
ていくと、カウンタ値に対するデコーダゲート12a〜12h
の出力の中のひとつだけがハイレベルとなり、入力端子
17bに与えられる画素データを選択的に13a〜13hに取り
込んでいく。そして、全てのメモリ13a〜13hに必要な画
素データを蓄えた後に入力端子17aに印字出力を許可す
る信号を与えると、出力制御ゲート14a〜14hが開き、メ
モリ13a〜13hに記憶された画素データに従った出力が出
力ドライバ15a〜15hを介して発熱抵抗体を駆動して、印
字が行われる。

このように、本実施例では従来のシフトレジスタを使
用したサーマルプリンタヘッドとは異なった原理・動作
であるにも関わらず、外部インタフェースからICに与え
るべき信号は従来と変わらないので、使用に関しては特
に不都合は生じない。

また、ラッチを搭載せずシフトレジスタのみで構成さ
れたサーマルプリンタヘッドが、転送と印字のタイミン
グ上どうしてもシフトレジスタを分割する必要があり、
少なくとも前記ヘッド上でシフトレジスタの画素データ
入力ラインを複数個準備しなければならない場合でも、
本実施例では画素データ入力ラインを唯一本設けるだけ
で良く、画素データを最初から順にメモリに格納してい
けば、格納の終了した領域から逐次印字していくことが
可能であり、途中で画素データを切換えたり、格納を停
止したりする必要は全くない。逆に、画素データの格納
時間を短くする場合等、画素データ入力ラインを複数個
設ける必要がある際は、従来と全く同じ方法で対応する
ことが可能である。

さらに、印字記録と完全に同時に画素データの格納を
行う場合は、Ｄラッチを追加すれば良い。

次に本実施例におけるゲート素子数を従来の場合と比
較する。

駆動可能な発熱抵抗体を2⁶ビットとした場合、カウン
タ・デコーダ部分のゲート素子数が従来のシフトレジス
タを用いた場合の約46％で済むため、チップ面積もその
分だけ削減することができ、一枚のウェハからの取れ数
が増加する。

また本実施例においては、ゲート素子煤が少ない分だ
け欠陥等による不良も相対的に減少するため、取れ数と
品質向上の相乗効果により、歩留りの大幅な向上が期待
できる。

次に本発明の他の実施例について説明する。

ICの画素データ転送方向としては、フェイスアップ・
フェイスダウン等の実装方法の違いや、ハードウェアの
都合から右方向転送および左方向転送の二種類を必要と
するが、従来の技術では各々に対応する２種類のICを開
発するか、あるいはかなり複雑になるが、双方向シフト
レジスタを使用するかの二通りしかなかった。

これを改善するものとして、実施例を第２図に示す。

この実施例では、カウンタ部にバイナルアップダウン
カウンタ10′を使用しており、この場合入力端子17fの
信号によって画素データを右方向転送および左方向転送
するのと等価的な動作が実現可能となる。

また上記の場合の転送方向は、外部のプリント基板等
の配線によってどちらか一方に固定されるのが普通であ
るが、付加回路として第３図に示すようなトランスファ
ゲート19a〜19dを用いて、上記入力端子17d,出力端子18
iを入出力兼用端子20a,20bとすれば、転送方向は入力端
子17fの制御信号のみで完全に制御可能となり、同一の
サーマルプリンタヘッドで右方向転送・左方向転送の双
方を行う場合等に非常に有効である。

駆動可能な発熱抵抗体数を2⁶ビットとした場合、第２
図の実施例でのカウンタ・デコーダ部分のゲート素子数
は、従来の双方向シフトレジスタを用いた場合の約42％
で済むため、チップ面積を削減することができる。ま
た、第３図の回路を付加した場合でも、従来のものに比
して約43％で済み、やはり同様の効果が得られる。

なお、前記第1,第２の実施例では、駆動可能な発熱抵
抗体数を2⁶（64）ビットとしたが、たとえば2⁵，2⁷ビッ
ト等の場合でも同様の効果が得られる。ただし、各々の
場合でゲート素子数比が異なり、さらに回路構成やマス
クレイアウト等によっても面積比率は変化するので、実
施の際には事前に充分な検討が必要である。

また、本実施例では、メモリアドレス選択回路の選択
手段として、カウンタおよびデコーダから構成される論
理回路を用いたが、その他の回路でも、記憶用メモリへ
対応した画素データを格納するとともに、画素データに
基づいて記憶用メモリを選択し、選択された記憶用メモ
リへ画素データを入力させる選択手段を備えていれば同
様の効果を生じる。

例えば、本実施例では、信号およびそのタイミングに
おいても従来のICチップとのコンパチビリティを保つ目
的でカウンタ回路を設けたが、機能的にはカウンタ回路
を省いてデコーダ部分のみを設けたものでもメモリアド
レス選択回路が構成可能である。この場合、従来のICチ
ップとは信号およびそのタイミングが異なり、入力端子
数も前記実施例より増加するものの、適切な外付けデコ
ーダロジックにより、サーマルプリンタヘッドの機能と
しては、従来と同様の作用を行うことができ、加えて、
ICチップ面積のさらなる削減による合理化と、完全なラ
ンダムアクセスが可能となる。

発明の効果本発明は、従来のシフトレジスタ部分の回路構成を簡
略化、動作の単純化により、同様の機能をより少ないゲ
ート素子数で実現することが可能となる。このため、相
対的にチップ面積を削減することが可能となり、取れ数
が増加するので合理化が図れる。さらに次のような効果
をも奏する。

すなわち、本発明はチップ内のゲート素子数を低減で
きるので、それだけ欠陥等による不良も減少し、歩留り
向上、品質改善を図ることができる。

また、転送方向の反転等もカウンタ部に若干の変更を
加えるだけで、従来の双方向シフトレジスタを用いるよ
りも少ないゲート素子数で実現することが可能となり、
機能向上に対するチップ面積の増加を低く押さえること
ができるのである。

【図面の簡単な説明】

第１図は本発明の一実施例のサーマルプリンタヘッド用
ICの内部回路の概念図、第２図は本発明の他の実施例の
サーマルプリンタヘッド用ICのカウンタ・デコーダ部分
の内部回路の概略図、第３図は第２図の付加回路部分の
回路図、第４図は従来のサーマルプリンタヘッド用ICの
内部回路の概念図である。ただし、図面は全て駆動可能な発熱抵抗体数を８ビット
として表記してある。９……ICチップ本体、10,10′……バイナリカウンタ、1
1……Ｄフリップフロップ、12a〜12i,12h′……デコー
ダゲート、13a〜13h……メモリ（ラッチ）、14a〜14h…
…出力制御ゲート、15a〜15h……出力ドライバ、16a〜1
6c……インバータ、17a〜17f……入力端子、18a〜18i…
…出力端子、19a〜19d……トランスファゲート、20a,20
b……入出力兼用端子。

Claims

(57)【特許請求の範囲】

【請求項１】片端を共通端子とした複数の発熱抵抗体
と、前記発熱抵抗体の他端に発熱抵抗体駆動制御用集積
回路を接続した構造を持ち、外部インタフェースから電
源および制御信号を供給することによって任意の発熱抵
抗体を発熱させる構成とし、前記集積回路内に駆動可能
な発熱抵抗体と同数の発熱抵抗体駆動用出力ドライバ、
印字すべき画素に対する２値の画素データの記憶用メモ
リ、および前記メモリへ対応した前記画素データを格納
するとともに、前記画素データに基づいて前記メモリを
選択し、選択された前記メモリへ前記画素データを入力
させる選択手段を備えたメモリアドレス選択回路を設け
たサーマルプリンタヘッド。
【請求項２】メモリアドレス選択回路をカウンタとデコ
ーダで構成した特許請求の範囲第（１）項記載のサーマ
ルプリンタヘッド。
【請求項３】カウンタとデコーダの回路部分を各々2ⁿビ
ットバイナリカウンタ、および入力数ｎの多入力ゲート
で構成した特許請求の範囲第（２）項記載のサーマルプ
リンタヘッド。
【請求項４】カウンタの回路部分を2ⁿビットバイナリア
ップダウンカウンタで構成した特許請求の範囲第（２）
項記載のサーマルプリンタヘッド。