JP3293871B2 - High voltage semiconductor device - Google Patents
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- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
Description
［発明の目的］ [Object of the invention]
【０００１】[0001]
【産業上の利用分野】本発明は、高耐圧半導体素子に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high breakdown voltage semiconductor device.
【０００２】[0002]
【従来の技術】高耐圧半導体素子を分離する有力な方法
として、誘電体分離法がよく知られている。2. Description of the Related Art As an effective method for separating a high breakdown voltage semiconductor element, a dielectric separation method is well known.
【０００３】図１は、その様な誘電体分離を施した従来
の高耐圧ダイオードの例である。１０１はｐ+ 型シリコ
ン基板であり、直接接着技術によってこれとｎ- （また
はｐ- ）型シリコン基板を接着した基板ウェハを用いて
いる。１０２はその接着界面部の酸化膜である。この基
板ウェハのｎ- 型基板側を酸化膜１０２に達する深さに
エッチングして溝を形成することにより、島状の素子領
域であるｎ- 型層１０３を形成している。溝には、側面
に酸化膜１０４を形成して多結晶シリコン膜１０５が埋
め込まれる。こうして酸化膜１０２，１０４により他か
ら分離された島状のｎ- 型層１０３の中央部表面に、カ
ソード領域であるｎ+型層１０６が形成され、周辺部に
はアノード領域であるｐ+ 型層１０７が形成されて、ダ
イオードが構成されている。島状のｎ- 型層１０３の周
囲を取り囲むように、酸化膜１０２，１０４に沿ってｐ
+型層１０８，１０９が形成されている。ｐ+ 型層１０
８，１０９は、大電流を流せるようにするためのもので
ある。ｎ+ 型層１０６にはカソード電極１１０が、ｐ+
型層１０７にはアノード電極１１１がそれぞれ形成され
ている。FIG. 1 shows an example of a conventional high withstand voltage diode having such a dielectric isolation. 101 is a p + -type silicon substrate, which the n by direct bonding technique - is used type silicon substrate substrate wafer bonding the - (or p). Reference numeral 102 denotes an oxide film at the bonding interface. The n − -type layer 103 which is an island-like element region is formed by etching the n − -type substrate side of the substrate wafer to a depth reaching the oxide film 102 to form a groove. In the groove, an oxide film 104 is formed on the side surface and a polycrystalline silicon film 105 is embedded. Thus, an n + -type layer 106 serving as a cathode region is formed on the central surface of the island-shaped n − -type layer 103 separated from the others by the oxide films 102 and 104, and a p + -type serving as an anode region is formed on the periphery. The layer 107 is formed to form a diode. P along the oxide films 102 and 104 so as to surround the island-shaped n − -type layer 103.
+ Type layers 108 and 109 are formed. p + type layer 10
8, 109 are for allowing a large current to flow. A cathode electrode 110 is provided on the n + -type layer 106, and p +
An anode electrode 111 is formed on each of the mold layers 107.
【０００４】このダイオードは、アノード・カソード間
に逆バイアスが印加されてｎ- 型層１０３に空乏層が広
がり切ったとき、表面部のｎ+ 型層１０６と底面部のｐ
+ 型層１０８の間に全印加電圧がかかる。したがってこ
のダイオードを十分高耐圧とするためには、ｎ+ 型層１
０６とｐ+ 型層１０８の間の距離ｄを十分大きくとるこ
とが必要である。具体的に例えば、６００Ｖの耐圧を得
るためには、およそｄ＝４５μm が必要である。In this diode, when a reverse bias is applied between the anode and the cathode and the depletion layer spreads completely in the n − -type layer 103, the n + -type layer 106 on the surface and the p-type
The entire applied voltage is applied between the + type layers 108. Therefore, in order to make this diode have a sufficiently high breakdown voltage, the n + type layer 1
It is necessary to make the distance d between the layer 06 and the p + -type layer 108 sufficiently large. Specifically, for example, in order to obtain a withstand voltage of 600 V, approximately d = 45 μm is required.
【０００５】この様な距離ｄを確保するようにｎ- 型層
１０３の厚みを大きくすると、横方向の素子分離のため
の溝もそれだけ深くすることが当然必要になる。これは
横方向の素子分離を非常に困難にする。When the thickness of the n − -type layer 103 is increased so as to secure such a distance d, it is naturally necessary to make the groove for element isolation in the lateral direction deeper. This makes lateral isolation very difficult.
【０００６】以上のように従来の誘電体分離構造の半導
体素子では、十分な高耐圧を得るためには空乏層が伸び
る高抵抗半導体層の厚みを十分大きくすることが必要で
あり、そうすると素子分離が難しくなる、という問題が
あった。As described above, in a conventional semiconductor device having a dielectric isolation structure, it is necessary to increase the thickness of a high-resistance semiconductor layer in which a depletion layer extends in order to obtain a sufficiently high breakdown voltage. Was difficult.
【０００７】次に、従来の誘電体分離構造の半導体素子
の他の例について説明する。Next, another example of a conventional semiconductor device having a dielectric isolation structure will be described.
【０００８】図２は、その様な誘電体分離構造を用いた
従来の横型の高耐圧ダイオードである。ｎ- 型シリコン
層（活性層）１３３は、半導体基板１３１上に分離用絶
縁膜１３２を介して形成されている。活性層１３３の底
部には高濃度のｎ+ 型層１３４が形成されている。活性
層１３３にｐ型アノード層１３５と、これから所定距離
離れたｎ型カソード層１３６とが形成され、それぞれに
アノード電極１３７，カソード電極１３８が形成されて
いる。FIG. 2 shows a conventional lateral high withstand voltage diode using such a dielectric isolation structure. The n − type silicon layer (active layer) 133 is formed on the semiconductor substrate 131 via the isolation insulating film 132. A high concentration n + -type layer 134 is formed at the bottom of the active layer 133. On the active layer 133, a p-type anode layer 135 and an n-type cathode layer 136 separated from the p-type anode layer 135 by a predetermined distance are formed, and an anode electrode 137 and a cathode electrode 138 are formed respectively.
【０００９】この様な横型のダイオードにおいて、例え
ばアノード電極１３７および基板１３１を接地してカソ
ード電極１３８に正の電圧を印加した逆バイアス状態を
考える。このときカソードに印加される電圧は、ｐ型ア
ノ−ド層１３７の下の活性層１３３に拡がる空乏層に印
加される。In such a lateral diode, consider a reverse bias state in which, for example, the anode electrode 137 and the substrate 131 are grounded and a positive voltage is applied to the cathode electrode 138. At this time, the voltage applied to the cathode is applied to the depletion layer extending to the active layer 133 below the p-type anode layer 137.
【００１０】したがって、ｐアノード層１３７下の活性
層１３３部分の厚みが薄いと、ここで大きな電界を分担
することになり、ｐ型アノード層１３７の底部の曲面部
付近で電界集中を起し、低い印加電圧でアバランシェ降
伏を生じる。これを避けて十分な高耐圧を実現するため
に、従来は、活性層１３３の厚みを４０μm 以上とする
ことが行われていた。Therefore, if the thickness of the active layer 133 below the p-type anode layer 137 is small, a large electric field is shared here, and electric field concentration occurs near the curved surface at the bottom of the p-type anode layer 137. Avalanche breakdown occurs at low applied voltages. In order to avoid this and realize a sufficiently high breakdown voltage, conventionally, the thickness of the active layer 133 has been set to 40 μm or more.
【００１１】しかしながら、活性層厚みが大きいと、Ｖ
字溝等により横方向の素子分離を行うと、深い分離溝が
必要になり、分離溝領域の面積が大きいものとなる。従
って加工が困難になるのみならず、素子の有効面積が小
さくなり、結果的に高耐圧素子の集積回路のコストが増
大する。However, when the thickness of the active layer is large, V
When element isolation in the horizontal direction is performed by using a groove or the like, a deep isolation groove is required, and the area of the isolation groove region becomes large. Therefore, not only processing becomes difficult, but also the effective area of the element becomes small, and as a result, the cost of the integrated circuit of the high breakdown voltage element increases.
【００１２】[0012]
【発明が解決しようとする課題】以上にように、従来の
誘電体分離構造の高耐圧半導体素子では、活性層が薄い
と十分な耐圧が得られず、活性層を厚くすると、横方向
の素子分離がむずかしくなる、といった問題があった。As described above, in the conventional high-breakdown-voltage semiconductor device having a dielectric isolation structure, a sufficient withstand voltage cannot be obtained if the active layer is thin. There was a problem that separation became difficult.
【００１３】本発明はこの様な問題を解決して、比較的
薄い高抵抗半導体層であっても十分な高耐圧を得ること
を可能とした、誘電体分離構造の高耐圧半導体素子を提
供することを目的とする。The present invention solves such a problem and provides a high withstand voltage semiconductor element having a dielectric isolation structure capable of obtaining a sufficiently high withstand voltage even with a relatively thin high resistance semiconductor layer. The purpose is to:
【００１４】［発明の構成］[Configuration of the Invention]
【００１５】[0015]
【課題を解決するための手段】本発明によると、半導体
基板と、この基板上に形成された絶縁膜と、この絶縁膜
上に形成された高抵抗半導体層と、この高抵抗半導体層
に形成された分離領域と、前記高抵抗半導体層に、前記
分離領域により横方向において分離されて形成された素
子領域と、この前記素子領域の中央部表面領域に形成さ
れた第１導電型の第１の低抵抗領域と、前記素子領域の
周辺部表面領域に形成された第２導電型の第２の低抵抗
領域とを具備し、前記素子領域内の不純物のド−ズ量
は、前記第１の低抵抗領域と第２の低抵抗領域との間に
電圧を印加したときに、前記素子領域の、前記第１の低
抵抗領域と第２の低抵抗領域との間の部分が完全に空乏
化するような値に設定されていることを特徴とする高耐
圧半導体素子が提供される。According to the present invention, there is provided a semiconductor substrate, an insulating film formed on the substrate, a high-resistance semiconductor layer formed on the insulating film, and a semiconductor substrate formed on the high-resistance semiconductor layer. An isolation region, an element region formed in the high resistance semiconductor layer by being laterally separated by the isolation region, and a first conductive type first region formed in a central surface region of the element region. And a second low-resistance region of the second conductivity type formed in the peripheral surface region of the element region, and the dose of impurities in the element region is the first When a voltage is applied between the low-resistance region and the second low-resistance region, the portion of the element region between the first low-resistance region and the second low-resistance region is completely depleted. High breakdown voltage semiconductor element characterized by being set to values It is.
【００１６】また、本発明によると、半導体基板と、こ
の基板上に形成された絶縁膜と、この絶縁膜上に形成さ
れた高抵抗半導体層と、この高抵抗半導体層に形成され
た分離領域と、前記高抵抗半導体層に、前記分離領域に
より横方向において分離されて形成された素子領域と、
この前記素子領域の表面から前記絶縁層にわたって形成
された第１導電型の第１の低抵抗領域と、前記素子領域
のの表面から前記絶縁層にわたって形成された第２導電
型の第２の低抵抗領域とを具備し、前記素子領域内の不
純物のド−ズ量は、前記第１の低抵抗領域と第２の低抵
抗領域との間に電圧を印加したときに、前記素子領域
の、前記第１の低抵抗領域と第２の低抵抗領域との間の
部分が完全に空乏化するような値に設定されていること
を特徴とする高耐圧半導体素子が提供される。According to the present invention, a semiconductor substrate, an insulating film formed on the substrate, a high-resistance semiconductor layer formed on the insulating film, and an isolation region formed on the high-resistance semiconductor layer An element region formed in the high-resistance semiconductor layer by being laterally separated by the isolation region;
A first low resistance region of the first conductivity type formed from the surface of the element region to the insulating layer, and a second low resistance region of the second conductivity type formed from the surface of the element region to the insulating layer. A resistive region, wherein the dose of impurities in the device region is such that when a voltage is applied between the first low-resistance region and the second low-resistance region, A high breakdown voltage semiconductor device is provided, wherein a value between the first low resistance region and the second low resistance region is set to a value that completely depletes the portion.
【００１７】更に本発明によると、半導体基板と、この
基板上に形成された絶縁膜と、この絶縁膜上に形成され
た高抵抗半導体層と、この高抵抗半導体層に形成された
分離領域と、前記高抵抗半導体層に、前記分離領域によ
り横方向において分離されて形成された素子領域と、こ
の前記素子領域に形成された第１導電型の第１の低抵抗
領域と、前記素子領域に、前記第１の低抵抗領域と離間
して形成された第２導電型の第２の低抵抗領域と、前記
第１の低抵抗領域に形成された第２導電型のドレイン領
域と、前記第２の低抵抗領域に形成された第１導電型の
ソ−ス領域とを具備し、前記素子領域内の不純物のド−
ズ量は、前記ソ−ス領域とドレイン領域との間に電圧を
印加したときに、前記素子領域の、前記ソ−ス領域とド
レイン領域との間の部分が完全に空乏化するような値に
設定されていることを特徴とする横型絶縁ゲ−ト型バイ
ポ−ラトランジスタが提供される。Further, according to the present invention, there is provided a semiconductor substrate, an insulating film formed on the substrate, a high-resistance semiconductor layer formed on the insulating film, and an isolation region formed on the high-resistance semiconductor layer. An element region formed in the high-resistance semiconductor layer by being laterally separated by the isolation region; a first low-resistance region of a first conductivity type formed in the element region; A second conductive type second low-resistance region formed apart from the first low-resistance region, a second conductive type drain region formed in the first low-resistance region, A source region of the first conductivity type formed in the second low-resistance region, and a source of impurity in the element region.
The dose amount is such a value that when a voltage is applied between the source region and the drain region, a portion of the element region between the source region and the drain region is completely depleted. Is provided, a lateral insulated gate bipolar transistor is provided.
【００１８】更にまた本発明によると、半導体基板と、
この基板上に形成された絶縁膜と、この絶縁膜上に形成
された高抵抗半導体層と、この高抵抗半導体層に形成さ
れた分離領域と、前記高抵抗半導体層に、前記分離領域
により横方向において分離されて形成された素子領域
と、この前記素子領域の表面領域に形成された第１導電
型の第１の低抵抗領域と、前記素子領域の表面領域に、
前記第１の低抵抗領域と離間して形成された第２導電型
の第２の低抵抗領域とを具備し、前記第１の低抵抗領域
と第２の低抵抗領域との間に電圧を印加し、かつ前記第
１の低抵抗領域の電位と第２の低抵抗領域の電位はいず
れも前記半導体基板の電位よりも高いときに、前記素子
領域の底部に第２導電型のチャネル領域が形成され、こ
のチャネル領域によって前記半導体基板の電位の影響が
シ−ルドされることを特徴とする高耐圧半導体素子が提
供される。Still further according to the invention, a semiconductor substrate;
An insulating film formed on the substrate; a high-resistance semiconductor layer formed on the insulating film; an isolation region formed in the high-resistance semiconductor layer; An element region separated in the direction, a first low-resistance region of a first conductivity type formed in a surface region of the element region, and a surface region of the element region.
A second conductivity type second low-resistance region formed separately from the first low-resistance region, and a voltage is applied between the first low-resistance region and the second low-resistance region. When the voltage is applied and the potential of the first low-resistance region and the potential of the second low-resistance region are both higher than the potential of the semiconductor substrate, a channel region of the second conductivity type is formed at the bottom of the element region. A high withstand voltage semiconductor element is formed, wherein the effect of the potential of the semiconductor substrate is shielded by the channel region.
【００１９】[0019]
【作用】本発明の第１の態様に係る高耐圧半導体素子に
おいて、第１及び第２の低抵抗領域間に、例えば第１の
低抵抗領域を高電位、第２の低抵抗領域を接地電位とし
て逆バイアス電圧が印加されたとする。この時印加電圧
は、高抵抗半導体層に横方向にかかると同時に、深さ方
向にもかかる。下地半導体基板が通常接地電位にされる
からである。そして、第１または第２の低抵抗領域の周
囲のｐｎ接合から高抵抗半導体層内に空乏層が拡がる。
そして、第１の低抵抗領域と第２の低抵抗領域との間
の、高抵抗半導体層の部分が完全に空乏化する。その結
果、高耐圧を有する半導体素子が得られる。In the high-breakdown-voltage semiconductor device according to the first aspect of the present invention, for example, the first low-resistance region has a high potential and the second low-resistance region has a ground potential between the first and second low-resistance regions. It is assumed that a reverse bias voltage is applied. At this time, the applied voltage is applied not only to the high resistance semiconductor layer in the lateral direction but also in the depth direction. This is because the underlying semiconductor substrate is usually set to the ground potential. Then, a depletion layer extends from the pn junction around the first or second low-resistance region into the high-resistance semiconductor layer.
Then, the portion of the high-resistance semiconductor layer between the first low-resistance region and the second low-resistance region is completely depleted. As a result, a semiconductor element having a high breakdown voltage is obtained.
【００２０】第１の低抵抗領域と第２の低抵抗領域との
間の高抵抗半導体層の部分が完全に空乏化するために
は、高抵抗半導体層の不純物のド−ズ量が０．１×１０
12〜３×１０12／ｃｍ2 の範囲にあればよい。In order for the portion of the high-resistance semiconductor layer between the first low-resistance region and the second low-resistance region to be completely depleted, the dose of the impurity in the high-resistance semiconductor layer must be less than 0. 1 × 10
It may be in the range of 12 to 3 × 10 12 / cm 2 .
【００２１】第１及び第２の低抵抗領域間の印加電圧が
ある値になると、空乏層は第１の絶縁膜にまで達し、深
さ方向の電圧は高抵抗半導体層と第１の絶縁膜によって
分担される。When the applied voltage between the first and second low-resistance regions reaches a certain value, the depletion layer reaches the first insulating film, and the voltage in the depth direction is changed between the high-resistance semiconductor layer and the first insulating film. Shared by.
【００２２】この様な高電圧印加状態でアバランシェ・
ブレークダウンを防止するためには、印加電圧のうち高
抵抗半導体層の底部にある絶縁膜で分担される部分が大
きい方がよい。しかも、高抵抗半導体層と絶縁膜との界
面で電束密度は連続であるので、高抵抗半導体層内で縦
方向の電界が強くならないようにするためには、絶縁膜
中の電界も小さい方がよい。In such a high voltage application state, the avalanche
In order to prevent breakdown, it is preferable that the portion of the applied voltage that is shared by the insulating film at the bottom of the high-resistance semiconductor layer is large. In addition, since the electric flux density is continuous at the interface between the high-resistance semiconductor layer and the insulating film, the electric field in the insulating film must be small in order to prevent the electric field in the vertical direction from increasing in the high-resistance semiconductor layer. Is good.
【００２３】本発明に係る高耐圧半導体素子において、
絶縁膜を１μm 以上と厚くした場合には、上述のように
空乏層が伸びた状態でも第１の絶縁膜中での電界は比較
的小さく、従って高抵抗半導体層の縦方向電界も小さく
抑えられる。また、印加電圧の多くが第１の絶縁膜によ
り分担されるために、高抵抗半導体層の深さ方向にかか
る印加電圧が小さく抑えられる。以上により本発明に係
る半導体素子では、高抵抗半導体層が比較的薄いもので
あっても、十分な高耐圧特性が得られる。In the high breakdown voltage semiconductor device according to the present invention,
When the thickness of the insulating film is increased to 1 μm or more, the electric field in the first insulating film is relatively small even when the depletion layer is extended as described above, so that the vertical electric field of the high-resistance semiconductor layer can be suppressed to be small. . In addition, since most of the applied voltage is shared by the first insulating film, the applied voltage applied in the depth direction of the high-resistance semiconductor layer can be reduced. As described above, in the semiconductor element according to the present invention, sufficient high withstand voltage characteristics can be obtained even if the high-resistance semiconductor layer is relatively thin.
【００２４】本発明の第１の態様に係る高耐圧半導体素
子において、特に、高低抗層底部に単位面積当りの不純
物総量が３×１０12／cm2以下、より好ましくは０．５
〜２．０×１０12／cm2となるように設定した低不純物
濃度のバッファ層を設けると、一層高い耐圧が得られ
る。なぜなら逆バイアス印加時、このバッファ層が完全
に空乏化すると、ここに高抵抗半導体層より高濃度の空
間電荷が生じるからである。このバッファ層と第１の絶
縁膜の界面における電界の垂直方向成分を、半導体層側
でＥs ，絶縁膜側でＥi とし、半導体層の誘電率をεs
，絶縁膜の誘電率をεi とすると、 Ｅs ＝（εi ／εs ）Ｅi である。このため、第１の絶縁膜中の電界が大きくなる
とこれにしたがって半導体層内の電界も大きくなる。と
ころがバッファ層に生じた空間電荷は、この半導体層側
の電界を緩和する働きをする。従ってこの様なバッファ
層を設けることによって、半導体層中の電界を小さく保
ったまま第１の絶縁膜中の電界をより大きくすることが
でき、高耐圧化が図られることになる。In the high breakdown voltage semiconductor device according to the first aspect of the present invention, the total impurity amount per unit area at the bottom of the high / low resistance layer is 3 × 10 12 / cm 2 or less, more preferably 0.5 × 10 12 / cm 2 or less.
By providing a buffer layer with a low impurity concentration set so as to be 2.0 × 10 12 / cm 2 , a higher breakdown voltage can be obtained. This is because, when a reverse bias is applied, if the buffer layer is completely depleted, a higher concentration of space charge is generated here than in the high-resistance semiconductor layer. The vertical component of the electric field at the interface between the buffer layer and the first insulating film is Es on the semiconductor layer side and Ei on the insulating film side, and the dielectric constant of the semiconductor layer is εs
If the dielectric constant of the insulating film is εi, then Es = (εi / εs) Ei. Therefore, when the electric field in the first insulating film increases, the electric field in the semiconductor layer also increases accordingly. However, the space charge generated in the buffer layer works to reduce the electric field on the semiconductor layer side. Therefore, by providing such a buffer layer, the electric field in the first insulating film can be further increased while the electric field in the semiconductor layer is kept small, and the withstand voltage can be increased.
【００２５】本発明の第１の態様に係る高耐圧半導体素
子は、横方向の素子分離を絶縁膜ではなくｐｎ接合によ
り行ないことも可能であり、この場合、それ以外は素子
分離を絶縁膜で行う場合と同じである。従ってこの高耐
圧半導体素子も、比較的薄い高抵抗半導体層で十分な高
耐圧特性が得られる。In the high-breakdown-voltage semiconductor device according to the first aspect of the present invention, lateral device isolation can be performed not by an insulating film but by a pn junction. In this case, the device isolation is otherwise performed by an insulating film. It is the same as when performing. Therefore, this high withstand voltage semiconductor element can also obtain a sufficiently high withstand voltage characteristic with a relatively thin high resistance semiconductor layer.
【００２６】ところで、本発明の第１の態様に係る高耐
圧半導体素子において、素子領域の高抵抗半導体層の分
離を行なうための第２の絶縁膜との界面部に第１導電型
の第３の低抵抗領域が形成されている場合を考える。こ
れは、隣接する素子領域の溝側壁に第１導電型の低抵抗
領域を形成する場合に避けられない。溝の側壁の一方の
面にのみ選択的に低抵抗領域を拡散形成することは困難
だからである。この構造においては、逆バイアス時、第
２の低抵抗領域と第３の低抵抗領域の間のブレークダウ
ンが問題になる。まず逆バイアスを印加すると、第２の
低抵抗領域の回りと第１の絶縁膜の上面から高抵抗半導
体層に空乏層が拡がる。素子領域中央の第１の低抵抗領
域と第３の低抵抗領域の間が中性領域でつながっている
間は、第３の低抵抗領域の電位は第１の低抵抗領域の電
位に追随する。第２の低抵抗領域と第３の低抵抗領域間
のｐｎ接合のブレークダウン電圧をＶB として、第１の
低抵抗領域と第３の低抵抗領域の間が上述のように中性
領域でつながっている間に逆バイアス電圧がＶB に達す
ると、ブレークダウンしてしまう。第２の低抵抗領域下
の空乏層が第１の絶縁膜に達する時の印加電圧がＶB よ
りも低くなるように、高抵抗半導体層の厚みと不純物濃
度を設定しておけば、第１の低抵抗領域と第３の低抵抗
領域の間はブレークダウンを生じる前に空乏層によって
互いに分断される。この様に第３の低抵抗領域が第１の
低抵抗領域から空乏層で分断されると、第２の低抵抗領
域と第３の低抵抗領域間の電位差はそれ以上大きくなる
ことはなく、これら低抵抗領域間でのブレークダウンは
防止される。In the high-breakdown-voltage semiconductor device according to the first aspect of the present invention, a third conductive type third conductive film is formed at the interface between the high-resistivity semiconductor layer in the device region and the second insulating film. Consider the case where the low resistance region is formed. This is unavoidable when forming a low-resistance region of the first conductivity type on the groove side wall of an adjacent element region. This is because it is difficult to selectively form a low resistance region by diffusion only on one surface of the side wall of the groove. In this structure, at the time of reverse bias, breakdown between the second low resistance region and the third low resistance region becomes a problem. First, when a reverse bias is applied, a depletion layer expands around the second low-resistance region and from the upper surface of the first insulating film to the high-resistance semiconductor layer. As long as the neutral region connects the first low-resistance region and the third low-resistance region at the center of the element region, the potential of the third low-resistance region follows the potential of the first low-resistance region. . Assuming that the breakdown voltage of the pn junction between the second low resistance region and the third low resistance region is VB, the neutral region connects the first low resistance region and the third low resistance region as described above. If the reverse bias voltage reaches VB during the operation, breakdown occurs. If the thickness and impurity concentration of the high-resistance semiconductor layer are set so that the applied voltage when the depletion layer below the second low-resistance region reaches the first insulating film is lower than VB, the first The low resistance region and the third low resistance region are separated from each other by a depletion layer before a breakdown occurs. When the third low-resistance region is separated from the first low-resistance region by the depletion layer in this manner, the potential difference between the second low-resistance region and the third low-resistance region does not increase any more. Breakdown between these low resistance regions is prevented.
【００２７】例えば、高抵抗半導体層の厚みをｄ、不純
物濃度をＣ、第１の絶縁膜の厚みをｔ、誘電率をεi 、
半導体の誘電率をεs 、第２の低抵抗領域の深さをｘj
とすると、第２の低抵抗領域の面積が十分大きければ、
第２の低抵抗領域の下から第１の絶縁膜まで空乏層が伸
びる時の逆バイアスの大きさＶ0 は、 Ｖ0 ＝ ｅＣ｛2t (εs/εi)+d-xj ｝2 (d-xj)2 ／８εs ｛t(εs/εi)+d-xj ｝2 と近似できる。ここで、ｅは素電荷を示す。この式を参
照して、Ｖ0 ＜ＶB を満たすように各部の厚みや不純物
濃度を設定することによって、高耐圧特性が得られるこ
とになる。For example, the thickness of the high-resistance semiconductor layer is d, the impurity concentration is C, the thickness of the first insulating film is t, the dielectric constant is εi,
The dielectric constant of the semiconductor is εs, and the depth of the second low-resistance region is xj
Then, if the area of the second low resistance region is sufficiently large,
Magnitude V0 of the reverse bias when the bottom of the second low resistance region depletion layer extends to the first insulating film, V0 = eC {2t (εs / εi) + d-xj} 2 (d-xj) It can be approximated as 2 / 8εs ｛t (εs / εi) + d-xj｝ 2 . Here, e indicates an elementary charge. By referring to this equation and setting the thickness and impurity concentration of each part so as to satisfy V0 <VB, high withstand voltage characteristics can be obtained.
【００２８】また第２の低抵抗領域の幅が数μm 以下と
狭い場合には、その値をｌとして、Ｖ0 とｘに関する連
立方程式 Ｖ0 ＝（ｅＣ／２εs ）［（x+l)2 ｛ln {（t+l)/l} −1/2 ｝＋l 2 /2］ Ｖ0 ＝（ｅＣ／２εs ）（d-l-x ）2 ＋（ｅＣ／εi ）ｔ（d-l-x ） からＶ0 が近似的に求められるので、この値が、Ｖ0 ＜
ＶB を満たすように設定すればよい。ただし、これらの
式の中で、ｘは第２の低抵抗領域の回りの空乏層の拡が
りを表しており、長さの次元を持つ。If the width of the second low-resistance region is as small as several μm or less, the value is set to 1 and the simultaneous equation V0 = (eC / 2εs) [(x + 1) 2 ｛ln {(t + l) / l } -1/2} + l 2/2] V0 = so (eC / 2εs) (dlx) 2 + (eC / εi) from t (dlx) V0 is approximately obtained, This value is V0 <
What is necessary is just to set so that VB may be satisfied. However, in these equations, x represents the extension of the depletion layer around the second low-resistance region, and has a dimension of length.
【００２９】本発明の第１の態様に係る高耐圧半導体素
子において、第２の低抵抗領域を第１の絶縁膜に達する
深さに形成し、これにより第１の低抵抗領域と第３の低
抵抗領域を切離さすことも可能である。この場合、第３
の低抵抗領域の電位が第１の低抵抗領域に追従して上昇
することはなく、第２の低抵抗領域と第３の低抵抗領域
間のｐｎ接合でのブレークダウンは生じない。したがっ
て第３の低抵抗領域があっても、高耐圧特性が得られ
る。In the high-breakdown-voltage semiconductor device according to the first aspect of the present invention, the second low-resistance region is formed to a depth reaching the first insulating film, thereby forming the first low-resistance region and the third low-resistance region. It is also possible to separate the low resistance region. In this case, the third
Does not rise following the first low-resistance region, and no breakdown occurs at the pn junction between the second low-resistance region and the third low-resistance region. Therefore, high withstand voltage characteristics can be obtained even with the third low resistance region.
【００３０】本発明の第１の態様に係る高耐圧半導体素
子において、絶縁膜と高抵抗半導体層の界面に高抵抗体
膜を配設することも可能であり、この場合、高抵抗体膜
は、下地半導体基板の電位の影響をシールドする働きを
する。従って、したがってこれによっても、優れた高耐
圧特性が得られる。In the high-breakdown-voltage semiconductor device according to the first aspect of the present invention, it is possible to provide a high-resistance film at the interface between the insulating film and the high-resistance semiconductor layer. And functions to shield the influence of the potential of the underlying semiconductor substrate. Accordingly, this also provides excellent high withstand voltage characteristics.
【００３１】[0031]
【実施例】以下、図面を参照して本発明の第１の態様に
係る種々の実施例を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Various embodiments according to the first aspect of the present invention will be described below with reference to the drawings.
【００３２】図３は、一実施例の高耐圧ダイオードの断
面図である。１は、単結晶（または多結晶）のシリコン
基板であり、この上に酸化膜２（第１の絶縁膜）により
基板１から分離され、酸化膜３（第２の絶縁膜）により
横方向に他の素子領域から分離された島状の高抵抗シリ
コン層４が形成されている。下地の酸化膜２は１μm以
上の厚さとする。高抵抗シリコン層４は、ｎ- 型（また
はｐ- 型）である。素子分離領域はトレンチを掘って形
成されたものであり、トレンチには酸化膜３を形成した
後に多結晶シリコン膜５が埋め込まれている。FIG. 3 is a sectional view of a high voltage diode according to one embodiment. Reference numeral 1 denotes a single-crystal (or polycrystalline) silicon substrate, which is separated from the substrate 1 by an oxide film 2 (first insulating film), and is laterally separated by an oxide film 3 (second insulating film). An island-shaped high-resistance silicon layer 4 separated from other element regions is formed. The underlying oxide film 2 has a thickness of 1 μm or more. The high-resistance silicon layer 4 is an n - type (or p - type). The element isolation region is formed by digging a trench. In the trench, a polycrystalline silicon film 5 is buried after forming an oxide film 3.
【００３３】高抵抗シリコン層４の中央部表面にカソー
ド領域となる高不純物濃度のｎ+ 型層６（第１の低抵抗
領域）が形成されている。高抵抗シリコン層４の周辺部
表面にはアノード領域となる高不純物濃度のｐ+ 型層７
（第２の低抵抗領域）が形成されている。ｐ+ 型層７
は、上から見たとき、ｎ+ 型層６を取り囲むように形成
されている。ｎ+ 型層６にはカソード電極８が形成さ
れ、ｐ+ 型層７にはアノード電極９が形成されている。A high impurity concentration n + -type layer 6 (first low-resistance region) serving as a cathode region is formed on the central surface of the high-resistance silicon layer 4. A high impurity concentration p + -type layer 7 serving as an anode region is formed on the peripheral surface of the high-resistance silicon layer 4.
(A second low-resistance region) is formed. p + type layer 7
Are formed so as to surround the n + -type layer 6 when viewed from above. A cathode electrode 8 is formed on the n + -type layer 6, and an anode electrode 9 is formed on the p + -type layer 7.
【００３４】この高耐圧ダイオードの製造工程は例え
ば、次の通りである。まずシリコン基板１と高抵抗シリ
コン層４に対応する高抵抗シリコン基板とを直接接着技
術により貼り合せる。すなわち、２枚の基板を鏡面研磨
しておき、その研磨面同士を清浄な雰囲気下で密着さ
せ、所定の熱処理を加えることにより一体化する。この
とき一方の基板の接着面に酸化膜２を形成しておくこと
により、図示のように電気的に分離された状態で一体化
した基板が得られる。次に高抵抗シリコン基板側を研磨
して素子領域に必要な所定厚みの高抵抗シリコン層４を
得る。その後、素子分離領域にトレンチを形成し、島状
に分離された高抵抗シリコン層４の側面に酸化膜３を形
成する。そして分離用トレンチ内に多結晶シリコン膜５
を埋め込んだ後、ｎ+ 型層６，ｐ+ 型層７を順次拡散形
成し、最後に電極８，９を形成する。The manufacturing process of this high voltage diode is, for example, as follows. First, the silicon substrate 1 and the high-resistance silicon substrate corresponding to the high-resistance silicon layer 4 are bonded by a direct bonding technique. That is, two substrates are mirror-polished, their polished surfaces are brought into close contact with each other in a clean atmosphere, and integrated by applying a predetermined heat treatment. At this time, by forming the oxide film 2 on the bonding surface of one of the substrates, a substrate integrated in an electrically separated state as shown in the figure can be obtained. Next, the high-resistance silicon substrate side is polished to obtain a high-resistance silicon layer 4 having a predetermined thickness required for the element region. After that, a trench is formed in the element isolation region, and an oxide film 3 is formed on the side surface of the high-resistance silicon layer 4 separated in an island shape. Then, a polycrystalline silicon film 5 is formed in the isolation trench.
, The n + -type layer 6 and the p + -type layer 7 are sequentially diffused, and finally, the electrodes 8 and 9 are formed.
【００３５】この様に構成された高耐圧ダイオードにお
いて、例えば基板１および電極９を接地して電極８に正
の電位を印加すると、ｐｎ接合は逆バイアスされて高抵
抗シリコン層４内に空乏層が拡がる。酸化膜２と高抵抗
シリコン層４の界面からも上に向かって空乏層が拡が
る。印加電圧がある値になると、高抵抗シリコン層４は
空乏層で満たされた状態になり、高抵抗シリコン層４に
はｎ+型層６から下方に向かう強い電界が生じる。In the high breakdown voltage diode configured as described above, for example, when the substrate 1 and the electrode 9 are grounded and a positive potential is applied to the electrode 8, the pn junction is reverse-biased and a depletion layer is formed in the high resistance silicon layer 4. Expands. The depletion layer also extends upward from the interface between the oxide film 2 and the high-resistance silicon layer 4. When the applied voltage reaches a certain value, the high-resistance silicon layer 4 is filled with a depletion layer, and a strong electric field is generated in the high-resistance silicon layer 4 from the n + -type layer 6 downward.
【００３６】しかしこの実施例においては、酸化膜２の
厚みを１μm 以上と厚くしているため、印加電圧の多く
はこの酸化膜２により分担され、高抵抗シリコン層４内
の電界はアバランシェ・ブレークダウンを生じる値以下
に抑えられる。具体的に例えば、高抵抗シリコン層４の
厚みが２０μm しかない場合でも、３５０Ｖ以上の高耐
圧が得られる。酸化膜２の膜厚を２μm 以上にすれば、
更に４５０Ｖ以上の高耐圧特性が得られる。However, in this embodiment, since the thickness of the oxide film 2 is as thick as 1 μm or more, most of the applied voltage is shared by the oxide film 2 and the electric field in the high-resistance silicon layer 4 is avalanche-break. It can be suppressed below the value that causes down. Specifically, for example, even when the thickness of the high-resistance silicon layer 4 is only 20 μm, a high withstand voltage of 350 V or more can be obtained. If the thickness of the oxide film 2 is 2 μm or more,
Further, high withstand voltage characteristics of 450 V or more can be obtained.
【００３７】また、高抵抗シリコン層４と酸化膜２の界
面には、素子形成工程で自然に正の界面電荷が生じる。
この界面電荷は高抵抗シリコン層４がｎ型の場合そのな
かの縦方向電界を弱める効果があり、この効果も高耐圧
特性に寄与している。At the interface between the high-resistance silicon layer 4 and the oxide film 2, a positive interface charge is naturally generated in the element forming step.
This interface charge has the effect of weakening the vertical electric field in the case where the high-resistance silicon layer 4 is n-type, and this effect also contributes to the high breakdown voltage characteristics.
【００３８】図４は、図３の実施例の素子構造におい
て、高抵抗シリコン層４の底部に低不純物濃度（高抵抗
シリコン層４よりは高い）のｎ- 型バッファ層１０を設
けた実施例である。このバッファ層１０は、単位面積当
りの不純物総量が３×１０12／cm2 以下、より好ましく
は０．５〜２．０×１０12／cm2 となるように設定され
る。FIG. 4 shows an embodiment in which an n − -type buffer layer 10 having a low impurity concentration (higher than the high resistance silicon layer 4) is provided at the bottom of the high resistance silicon layer 4 in the device structure of the embodiment of FIG. It is. The buffer layer 10 is set so that the total amount of impurities per unit area is 3 × 10 12 / cm 2 or less, more preferably 0.5 to 2.0 × 10 12 / cm 2 .
【００３９】この実施例においては、アノード・カソー
ド間に逆バイアスを与えてバッファ層１０が空乏化する
と、ここに正の空間電荷が生じる。この空間電荷が高抵
抗シリコン層４内の電界を緩和する働きをする結果、高
耐圧特性が得られる。In this embodiment, when a reverse bias is applied between the anode and the cathode to deplete the buffer layer 10, a positive space charge is generated here. As a result of this space charge functioning to reduce the electric field in the high-resistance silicon layer 4, high breakdown voltage characteristics can be obtained.
【００４０】図５は、図３の構造を基本として、カソー
ド領域となるｎ+型層１１とアノード領域となるｐ+ 型
層１２が繰り返し形成された実施例である。例えば、高
抵抗シリコン層４の中央部にｎ+ 型層１１ａが形成さ
れ、所定距離おいてこれを囲むようにリング状にｐ+ 型
層１２ｂが形成され、その外側に所定距離おいてリング
状にｎ+ 型層１１ｂが形成され、更にその外側の高抵抗
シリコン層周辺部にリング状にｐ+ 型層１２ｂが形成さ
れている。ｎ+ 型層１１にはカソード電極１３が形成さ
れ、ｐ+ 型層１２にはアノード電極１４が形成されてい
る。この様な同心的なリング状パターンでなく、ストラ
イプ状パターンの繰り返しであってもよい。FIG. 5 shows an embodiment in which an n + -type layer 11 serving as a cathode region and a p + -type layer 12 serving as an anode region are repeatedly formed on the basis of the structure shown in FIG. For example, an n + -type layer 11a is formed at the center of the high-resistance silicon layer 4, a ring-shaped p + -type layer 12b is formed so as to surround the n + -type layer 11b at a predetermined distance, and a ring-shaped at a predetermined distance outside the ring-type An n + -type layer 11b is formed on the substrate, and a p + -type layer 12b is formed in a ring shape around the high resistance silicon layer on the outside. A cathode electrode 13 is formed on the n + -type layer 11, and an anode electrode 14 is formed on the p + -type layer 12. Instead of such a concentric ring pattern, a stripe pattern may be repeated.
【００４１】この実施例の構造は、素子面積が大きい場
合にカソード電流を分散させて均一化する上で有効であ
る。カソード電極１３とアノード電極１４間に逆バイア
スを印加すると、図３の実施例と同様にｎ+ 型層１１か
ら下方に向かう電界が生じるが、やはり酸化膜２を１μ
m 以上と厚くしている結果、高耐圧が得られる。The structure of this embodiment is effective in dispersing and uniformizing the cathode current when the element area is large. When a reverse bias is applied between the cathode electrode 13 and the anode electrode 14, an electric field is generated downward from the n + -type layer 11 as in the embodiment of FIG.
As a result, a high withstand voltage can be obtained.
【００４２】以下の実施例でも同様に、ｎ+ 型層とｐ+
型層を多数繰り返し形成することは、素子のオン抵抗を
低くするために有効である。Similarly, in the following embodiments, the n + -type layer and the p +
It is effective to form a large number of mold layers repeatedly to reduce the on-resistance of the device.
【００４３】図６は、図４の構造を基本として、ＭＯＳ
ＦＥＴを構成した実施例である。高抵抗シリコン層４の
表面部にｐ型ベース層１５が形成され、このｐ型ベース
層１５内にｎ+ 型ソース層１６が形成されている。ｐ型
ベース層１５から所定距離離れた位置にｎ+ 型ドレイン
層１７が形成されている。ｐ型ベース層１５のｎ+ 型ソ
ース層１６とｎ- 型高抵抗シリコン層４に挟まれた領域
をチャネル領域として、この上にゲート酸化膜２０を介
してゲート電極２１が形成されている。ｎ+ 型ドレイン
層１７にはドレイン電極１８が接続され、ｎ+ 型ソース
層１６にはソース電極１９が接続されている。ソース電
極１９は同時にｐ型ベース層１５にも接続されている。
ここでは、図５の実施例にならってソース，ドレインを
繰り返し配置した構造を示している。繰り返しパターン
はストライプ状でも同心リング状でもよい。FIG. 6 shows a MOS transistor based on the structure of FIG.
This is an embodiment in which an FET is configured. A p-type base layer 15 is formed on the surface of the high-resistance silicon layer 4, and an n + -type source layer 16 is formed in the p-type base layer 15. An n + -type drain layer 17 is formed at a position separated from the p-type base layer 15 by a predetermined distance. A region between the n + -type source layer 16 and the n − -type high-resistance silicon layer 4 of the p-type base layer 15 is used as a channel region, and a gate electrode 21 is formed thereon via a gate oxide film 20. A drain electrode 18 is connected to the n + -type drain layer 17, and a source electrode 19 is connected to the n + -type source layer 16. The source electrode 19 is also connected to the p-type base layer 15 at the same time.
Here, a structure in which the source and the drain are repeatedly arranged according to the embodiment of FIG. 5 is shown. The repetition pattern may be a stripe shape or a concentric ring shape.
【００４４】この実施例のＭＯＳＦＥＴは、ドレイン電
極１８に、ソース電極１９に対して正の電圧を印加して
動作させる。ゲート電圧が零または負でｐ型ベース層１
５にチャネルが形成されていないオフ状態では、ドレイ
ン・ソース間電圧がある値以上で高抵抗シリコン層４お
よびバッファ層１０は空乏化する。これにより、ｎ+ 型
ドレイン層１７から下方に向かう強い電界が生じる。こ
の実施例では、図２の実施例と同様に、酸化膜２を１μ
m 以上と厚くしていること、およびバッファ層１０が空
乏化して正の空間電荷が生じることから、印加電圧の多
くが酸化膜２で分担され、また高抵抗シリコン層４内の
電界が弱められて、高耐圧が得られる。この実施例にお
いて、バッファ層１０はなくてもよい。The MOSFET of this embodiment operates by applying a positive voltage to the drain electrode 18 and to the source electrode 19. When the gate voltage is zero or negative and the p-type base layer 1
In the off state where no channel is formed in 5, the high-resistance silicon layer 4 and the buffer layer 10 are depleted when the drain-source voltage exceeds a certain value. As a result, a strong electric field is generated from the n + -type drain layer 17 downward. In this embodiment, similarly to the embodiment of FIG.
m or more, and since the buffer layer 10 is depleted to generate positive space charges, most of the applied voltage is shared by the oxide film 2 and the electric field in the high-resistance silicon layer 4 is weakened. Thus, a high withstand voltage can be obtained. In this embodiment, the buffer layer 10 may not be provided.
【００４５】以下の実施例のダイオード構造において
も、この実施例と同様にｐ+ 型層表面にｎ+ 型ソース層
を形成し、ゲート電極を設けることによりＭＯＳＦＥＴ
を形成することができる。さらにｎ+ 型ドレイン層にｐ
+ 型層を形成して、ＩＧＢＴとすることも可能である。In the diode structure of the following embodiment as well, an n + type source layer is formed on the surface of the p + type layer and a gate electrode is provided in the same manner as in this embodiment.
Can be formed. Furthermore, p is applied to the n + type drain layer.
It is also possible to form an IGBT by forming a + type layer.
【００４６】図７は、第１の低抵抗領域と第２の低抵抗
領域の導電型を逆にした実施例の高耐圧ダイオードであ
る。図１とは逆に、高抵抗シリコン層４の中央部表面に
アノード層となるｐ+ 型層２２が形成され、周辺部表面
にカソード層となるｎ+ 型層２３が形成されている。ｐ
+ 型層２２にアノード電極２４が、ｎ+ 型層２３にカソ
ード電極２５がそれぞれ形成されている。その他図５の
実施例と同じである。FIG. 7 shows a high breakdown voltage diode according to an embodiment in which the conductivity types of the first low resistance region and the second low resistance region are reversed. Contrary to FIG. 1, a p + -type layer 22 serving as an anode layer is formed on the central surface of the high-resistance silicon layer 4, and an n + -type layer 23 serving as a cathode layer is formed on the peripheral surface. p
An anode electrode 24 is formed on the + type layer 22, and a cathode electrode 25 is formed on the n + type layer 23. Others are the same as the embodiment of FIG.
【００４７】この実施例でも、図５の実施例と同様に、
酸化膜２が１μm 以上と厚く、逆バイアス印加時にその
電圧の多くを酸化膜２が分担することにより、高耐圧が
得られる。In this embodiment, as in the embodiment of FIG.
The oxide film 2 is as thick as 1 μm or more, and a large breakdown voltage is shared by the oxide film 2 when a reverse bias is applied, so that a high breakdown voltage can be obtained.
【００４８】図８は、図３の構造を基本として、高抵抗
シリコン層４の側面すなわち酸化膜３に接する部分に高
不純物濃度のｐ+ 型層２６を形成した実施例である。こ
のダイオードを製造するには、図５のダイオードの製造
工程で説明した素子分離用トレンチを形成した後、酸化
膜３を形成する前にトレンチ側面に不純物拡散を行えば
よい。FIG. 8 shows an embodiment in which a p + -type layer 26 having a high impurity concentration is formed on the side surface of the high-resistance silicon layer 4, that is, on the portion in contact with the oxide film 3, based on the structure of FIG. In order to manufacture this diode, impurity diffusion may be performed on the side surface of the trench before forming the oxide film 3 after forming the element isolation trench described in the diode manufacturing process of FIG.
【００４９】この実施例も、酸化膜２が１μm 以上と厚
く、高耐圧特性が得られる。また高抵抗シリコン層４の
側面のｐ+ 型層２６は、逆バイアス印加時に表面のｐ+
型層７と同電位に保たれ、これにより欠陥の多い酸化膜
３との界面部で無用な電界がかかることが防止される。
これも、高耐圧特性の向上に寄与する。Also in this embodiment, the oxide film 2 is as thick as 1 μm or more, and high withstand voltage characteristics can be obtained. The p + -type layer 26 on the side surface of the high resistance silicon layer 4 has a p +
The same potential as that of the mold layer 7 is maintained, so that an unnecessary electric field is prevented from being applied to the interface with the oxide film 3 having many defects.
This also contributes to improvement of the high withstand voltage characteristics.
【００５０】図９は、図８の構造を基本として、図４と
同様に高抵抗シリコン層４の底部にｎ- 型バッファ層１
０を設けた実施例である。これにより、一層の高耐圧化
が図られる。FIG. 9 is based on the structure of FIG. 8 and shows the n − -type buffer layer 1 on the bottom of the high-resistance silicon layer 4 as in FIG.
This is an embodiment in which 0 is provided. Thereby, the withstand voltage can be further increased.
【００５１】図１０は、高抵抗シリコン層４をｐ- 型と
して、その側面の低抵抗領域として図８の実施例と逆導
電型のｎ+ 型層２７を形成した実施例である。その他、
図８の実施例と異なるところはない。FIG. 10 shows an embodiment in which the high resistance silicon layer 4 is of the p − type and the n + type layer 27 of the opposite conductivity type to that of the embodiment of FIG. Others
There is no difference from the embodiment of FIG.
【００５２】この実施例の構造では、周辺部表面のｐ+
型層７とｎ+ 型層２７とが接しているが、ｎ+ 型層２７
と中央部表面のｎ+ 型層６との間は電気的につながって
いない。したがってこのダイオードに逆バイアスが印加
されたときに、ｐ+ 型層７とｎ+ 型層２７の間のｐｎ接
合に電圧がかかることはなく、ここでブレークダウンを
生じることはない。この結果この実施例でも図３の実施
例と同様の高耐圧特性を示す。In the structure of this embodiment, p +
Although a type layer 7 and the n + -type layer 27 is in contact, the n + -type layer 27
And the n + -type layer 6 on the central surface is not electrically connected. Therefore, when a reverse bias is applied to this diode, no voltage is applied to the pn junction between the p + -type layer 7 and the n + -type layer 27, and no breakdown occurs here. As a result, this embodiment also shows the same high withstand voltage characteristics as the embodiment of FIG.
【００５３】図１１は、横方向の素子分離をｐｎ接合に
より行った実施例の高耐圧ダイオードである。高抵抗シ
リコン層４をｎ- 型層として、素子領域を取り囲むよう
に酸化膜２に達する深さのｐ+ 型層５０を拡散形成して
素子分離を行っている。この横方向素子分離の構造の他
は、図３の実施例と同様であり、素子領域の中央部表面
にカソード領域となるｎ+ 型層６が形成され、周辺部表
面にアノード領域となるｐ+ 型層７が形成されている。FIG. 11 shows a high-breakdown-voltage diode according to an embodiment in which lateral element isolation is performed by a pn junction. Using the high-resistance silicon layer 4 as an n − -type layer, a p + -type layer 50 having a depth reaching the oxide film 2 is formed by diffusion so as to surround the element region, thereby performing element isolation. Except for the structure of the lateral element isolation, the structure is the same as that of the embodiment of FIG. 3. An n + -type layer 6 serving as a cathode region is formed on the central surface of the element region, and a p-type layer serving as an anode region is formed on the peripheral surface. A + type layer 7 is formed.
【００５４】逆バイアス印加時、ｎ+ 型層６が高電位と
なって基板１との間に大きな電位差を生じるが、酸化膜
１が１μm 以上と厚いため、高抵抗シリコン層４中の電
界は低く抑えられる。したがってこの実施例によっても
高耐圧特性が得られる。When a reverse bias is applied, the n + -type layer 6 has a high potential and a large potential difference is generated between the n + -type layer 6 and the substrate 1. Can be kept low. Therefore, high withstand voltage characteristics can be obtained also in this embodiment.
【００５５】図１２は、図１１の構造に於いて、高抵抗
シリコン層４の底部に低不純物濃度のｎ- 型バッファ層
１０を設けた実施例である。図４の実施例と同様にｎ-
型バッファ層１０の不純物濃度を適当に設定することに
よって、逆バイアス印加により空乏化した時にこのｎ-
型バッファ層１０での空間電荷が高抵抗シリコン層４で
の電界を弱める働きをし、これにより一層の高耐圧特性
が得られる。FIG. 12 shows an embodiment in which a low impurity concentration n − -type buffer layer 10 is provided at the bottom of the high resistance silicon layer 4 in the structure of FIG. N − as in the embodiment of FIG.
By appropriately setting the impurity concentration of the type buffer layer 10, this n −
The space charge in the mold buffer layer 10 functions to weaken the electric field in the high-resistance silicon layer 4, whereby a higher withstand voltage characteristic can be obtained.
【００５６】図１３は、図１２の実施例の素子分離構造
を基本として、ダイオードのカソード領域，アノード領
域となる第１，第２の低抵抗領域の配置を図１２とは逆
にした実施例である。横方向の素子分離領域であるｐ+
型層２９により囲まれた高抵抗シリコン層４の中央部表
面にアノード領域となるｐ+ 型層２２が形成され、この
ｐ+ 型層２２を取り囲み、かつ素子分離領域のｐ+ 型層
２９からも所定距離離れた位置の表面にカソード領域と
なるｎ+ 型層２３が形成されている。このｎ+ 型層２３
と一部重なるように、酸化膜２に達する深さにｎ+ 型層
２８が形成されている。ｐ+ 型層２にアノード電極２４
が、ｎ+ 型層２３にカソード電極２５がそれぞれ形成さ
れている。FIG. 13 shows an embodiment in which the arrangement of the first and second low resistance regions serving as the cathode region and the anode region of the diode is reversed from that of FIG. 12 based on the element isolation structure of the embodiment of FIG. It is. P + which is a lateral element isolation region
A p + -type layer 22 serving as an anode region is formed on the central surface of the high-resistance silicon layer 4 surrounded by the mold layer 29. The p + -type layer 22 surrounds the p + -type layer 22 and extends from the p + -type layer 29 in the element isolation region. Also, an n + -type layer 23 serving as a cathode region is formed on the surface at a position separated by a predetermined distance. This n + type layer 23
An n + -type layer 28 is formed at a depth reaching oxide film 2 so as to partially overlap with oxide film 2. Anode electrode 24 on p + type layer 2
However, a cathode electrode 25 is formed on each of the n + -type layers 23.
【００５７】この実施例の場合、逆バイアス印加時に正
の高電位となるｎ+ 型層２３，２８と通常接地電位とさ
れる素子分離領域のｐ+ 型層２９間のブレークダウンも
問題になる。このため図示のようにその間の距離をある
程度とることが必要である。したがって面積的には不利
であるが、縦方向については、図１２の実施例と同様
に、１μm 以上と厚い酸化膜２とバッファ層１０の働き
により、高耐圧が得られる。In the case of this embodiment, the breakdown between the n + -type layers 23 and 28 which become a positive high potential when a reverse bias is applied and the p + -type layer 29 of the element isolation region which is normally set to the ground potential also becomes a problem. . Therefore, it is necessary to take a certain distance between them as shown in the figure. Therefore, although it is disadvantageous in terms of area, a high breakdown voltage can be obtained in the vertical direction by the action of the oxide film 2 and the buffer layer 10 as thick as 1 μm or more, as in the embodiment of FIG.
【００５８】図１４は、図１０の実施例において、高抵
抗シリコン層４をｐ- 型層ではなく、ｎ- 型層とした実
施例である。FIG. 14 shows an embodiment in which the high-resistance silicon layer 4 in the embodiment of FIG. 10 is not a p - type layer but an n - type layer.
【００５９】この実施例の場合、中央部表面のｎ+ 型層
６と側面のｎ+ 型層２７とは、図８のように分離され
ず、したがって逆バイアス印加時に周辺部で表面のｐ+
型層７とｎ+ 型層２７との間のｐｎ接合３０の耐圧が問
題になる。しかし、この場合でも、酸化膜２の膜厚、高
抵抗シリコン層４の不純物濃度と厚み等を最適設計すれ
ば、十分高耐圧化ができる。このことを、図１５および
図１６を参照しながら説明する。[0059] In this embodiment, the n + -type layer 6 and the side surfaces of the n + -type layer 27 in the central portion surface, the surface at the periphery so not separated, hence when a reverse bias is applied as shown in FIG. 8 p +
The breakdown voltage of the pn junction 30 between the mold layer 7 and the n + -type layer 27 becomes a problem. However, even in this case, if the thickness of the oxide film 2 and the impurity concentration and thickness of the high-resistance silicon layer 4 are optimally designed, the withstand voltage can be sufficiently increased. This will be described with reference to FIGS.
【００６０】逆バイアス印加時、図１５に示すように、
ｐ+ 型層７からは下方に空乏層５１が伸び、同時に酸化
膜２から上方に空乏層５２が伸びる。逆バイアスを大き
くすると、図１６に示すようにこれらの空乏層５１，５
２はつながる。空乏層５１，５２がこの様につながる
と、周辺のｎ+ 型層２７は素子中央のｎ+ 型層６とは電
気的に分離されてフローティングになる。それ以上逆バ
イアスを大きくしても、ｎ+ 型層２７の電位はもはやｎ
+ 型層６の電位に追随しない。従って、空乏層５１，５
２がつながる時の逆バイアス電圧をＶ0 、ｐｎ接合３０
のブレークダウン電圧をＶB として、Ｖo ＜ＶB であれ
ば、ｐｎ接合３０には電圧ＶB がかかることはなく、ｐ
ｎ接合３０でのブレークダウンは防止される。When a reverse bias is applied, as shown in FIG.
A depletion layer 51 extends downward from p + type layer 7, and simultaneously a depletion layer 52 extends upward from oxide film 2. When the reverse bias is increased, as shown in FIG.
2 connects. When the depletion layers 51 and 52 are connected in this manner, the surrounding n + -type layer 27 is electrically separated from the n + -type layer 6 at the center of the device and becomes floating. Even if the reverse bias is further increased, the potential of the n + -type layer 27 is no longer n-type.
It does not follow the potential of the + type layer 6. Therefore, the depletion layers 51 and 5
2 is connected, the reverse bias voltage is V0, the pn junction 30
Assuming that the breakdown voltage is VB and Vo <VB, the voltage VB is not applied to the pn junction 30,
Breakdown at the n-junction 30 is prevented.
【００６１】具体的に例えば、ｐ+ 型層７の深さを５μ
m 、ｐｎ接合３０のブレークダウン電圧をＶB ＝１０Ｖ
とする。また、図１４に示すｐ+ 型層７の幅ｗは、１０
μm程度以上あるものとする。このとき、高抵抗シリコ
ン層４の不純物濃度を１．３×１０14／cm3 以下、厚み
を２０μm 、酸化膜２の厚みを２μm とすれば、 Ｖ0 ＝ ｅＣ｛2t (εs/εi)+d-xj ｝2 (d-xj)2 ／８εs ｛t(εs/εi)+d-xj ｝2 を用いて、図１６のように上下からの空乏層がつながる
逆バイアス電圧Ｖ0は１０Ｖ以下であり、ｐｎ接合３０
にはブレークダウン電圧ＶB はかからない。Specifically, for example, the depth of the p + type layer 7 is set to 5 μm.
m, the breakdown voltage of the pn junction 30 is VB = 10V
And The width w of the p + -type layer 7 shown in FIG.
It should be about μm or more. At this time, if the impurity concentration of the high-resistance silicon layer 4 is 1.3 × 10 14 / cm 3 or less, the thickness is 20 μm, and the thickness of the oxide film 2 is 2 μm, V0 = eC ｛2t (εs / εi) + d Using -xj｝ 2 (d-xj) 2 / 8εs ｛t (εs / εi) + d-xj｝ 2 , the reverse bias voltage V0 connecting the depletion layers from above and below as shown in FIG. , Pn junction 30
Does not receive the breakdown voltage VB.
【００６２】また、Ｗが小さい場合には、図１４に示す
長さｌを例えば、５μm として、先に述べたＶo とｘの
連立方程式より、高抵抗シリコン層４の不純物濃度を
１．１×１０14／cm3 以下、厚み２０μm 、酸化膜２の
厚み２μm とすれば、Ｖ0 は１０Ｖ以下になるので、ｐ
ｎ接合３０でのブレークダウンは起こらない。When W is small, the length l shown in FIG. 14 is set to, for example, 5 μm, and the impurity concentration of the high-resistance silicon layer 4 is set to 1.1 × by the simultaneous equation of Vo and x. If it is 10 14 / cm 3 or less, the thickness is 20 μm, and the thickness of the oxide film 2 is 2 μm, V0 becomes 10 V or less.
No breakdown occurs at the n-junction 30.
【００６３】以上のようにしてこの実施例によれば、ｐ
ｎ接合３０のブレークダウン電圧が低いにも拘らず、こ
こでのブレークダウンを防止することができる。すなわ
ち酸化膜２を１μm 以上と厚くすれば、図１或いは図８
と同様の高耐圧特性が得られる。As described above, according to this embodiment, p
Although the breakdown voltage of the n-junction 30 is low, the breakdown here can be prevented. That is, if the thickness of the oxide film 2 is increased to 1 μm or more, FIG.
High breakdown voltage characteristics similar to those described above can be obtained.
【００６４】図１７は、図１４の構造を基本として、高
抵抗シリコン層４の底部にｎ- 型バッファ層１０を設け
て、より高耐圧化を図った実施例である。FIG. 17 shows an embodiment in which an n − -type buffer layer 10 is provided at the bottom of the high-resistance silicon layer 4 based on the structure of FIG.
【００６５】図１８は、図１４の実施例を若干変形した
実施例である。この実施例では、高抵抗シリコン層４の
側面に酸化膜３に接して形成されるｎ+ 型層３１が表面
まで露出して、ｐ+ 型層７との間で横方向にｐｎ接合３
２が形成されている。この構造は、図１４と同じ拡散層
レイアウトを用いて得られる。即ち図１４の構造は、ｎ
+ 型層２７よりｐ+型層７の不純物濃度を高く設定する
ことにより得られ、図１８の構造はｎ+ 型層３１の不純
物濃度をｐ+ 型層７より高く設定することにより得られ
る。この実施例でも図１４と同様の高耐圧が得られる。FIG. 18 shows an embodiment in which the embodiment of FIG. 14 is slightly modified. In this embodiment, the n + -type layer 31 formed in contact with the oxide film 3 on the side surface of the high-resistance silicon layer 4 is exposed to the surface, and the pn junction 3 is formed in the lateral direction with the p + -type layer 7.
2 are formed. This structure is obtained using the same diffusion layer layout as in FIG. That is, the structure of FIG.
+ Obtained by -type layer 27 is set high the impurity concentration of the p + -type layer 7, the structure of FIG. 18 is obtained by setting the impurity concentration of the n + -type layer 31 higher than the p + type layer 7. In this embodiment, the same high withstand voltage as in FIG. 14 can be obtained.
【００６６】図１９は、図１８の構造に於いて、高抵抗
シリコン層４の底部にｎ- 型バッファ層１０を設けて、
一層の高耐圧化を図った実施例である。FIG. 19 shows that, in the structure of FIG. 18, an n − -type buffer layer 10 is provided at the bottom of the high-resistance silicon layer 4.
This is an example in which the withstand voltage is further increased.
【００６７】図２０は、図１８の構造を変形した実施例
のＭＯＳＦＥＴである。高抵抗シリコン層４の側面のｎ
+ 型領域３１から離してｐ型チャネル領域２０１が形成
され、その中にソースとなるｎ+ 型領域２０２が形成さ
れ、ｎ型領域２０３がドレインとなる。ｎ型領域２０３
上にドレイン電極１８が、ｐ型領域２０１とｎ+ 型領域
２０２に跨がってソース電極１９がそれぞれ形成されて
いる。ｎ+ 型領域２０２とｎ-型の高抵抗シリコン層４
で挟まれたｐ型領域２０１の表面部にはゲート絶縁膜２
０を介してゲート電極２１が形成されている。FIG. 20 shows a MOSFET according to an embodiment in which the structure of FIG. 18 is modified. N on the side surface of the high resistance silicon layer 4
A p-type channel region 201 is formed apart from + -type region 31, an n + -type region 202 serving as a source is formed therein, and an n-type region 203 serves as a drain. n-type region 203
The drain electrode 18 is formed thereon, and the source electrode 19 is formed over the p-type region 201 and the n + -type region 202, respectively. n + type region 202 and n − type high resistance silicon layer 4
The gate insulating film 2 is formed on the surface of the p-type region 201 sandwiched between
The gate electrode 21 is formed through the gate electrode 0.
【００６８】この実施例のＭＯＳＦＥＴは、ゲートをオ
フにした状態でソース・ドレイン間に電圧を印加した
時、図２１に示すようにｐ型領域２０１の周囲および酸
化膜２の上面から高抵抗シリコン層４に空乏層２０４，
２０５が拡がる。このときｎ+ 型領域３１はドレインと
同電位になっており、その下部の破線で囲んだ部分
Ａ1 ，Ａ2 で電界が強くなる。印加電圧が大きくなる
と、図２２に示すように、ｐ型領域２０１の周囲の空乏
層２０４は側面のｎ+ 型領域３１に届く。ｎ+ 型領域３
１の中には空乏層が拡がらないので、それ以上印加電圧
が大きくなると、破線で囲んだＢ1 ，Ｂ2 の部分で電界
が強くなる。しかし、さらに印加電圧を大きくしたと
き、これらの部分でブレークダウンする前に、図２３に
示すように空乏層２０４と２０５がつながり、ｎ+ 型領
域３１の電位はドレインから切り離される。したがって
ｎ+ 型領域３１の近辺でのブレークダウンは生じない。In the MOSFET of this embodiment, when a voltage is applied between the source and the drain with the gate turned off, the high-resistance silicon is removed from the periphery of the p-type region 201 and the upper surface of the oxide film 2 as shown in FIG. Layer 4 has a depletion layer 204,
205 expands. At this time, the n + -type region 31 is at the same potential as the drain, and the electric field becomes stronger in the lower portions A 1 and A 2 surrounded by broken lines. When the applied voltage increases, the depletion layer 204 around the p-type region 201 reaches the n + -type region 31 on the side as shown in FIG. n + type region 3
Since the depletion layer does not expand in the area 1, if the applied voltage is further increased, the electric field becomes stronger at the portions B1 and B2 surrounded by the broken line. However, when the applied voltage is further increased, before breakdown at these portions, the depletion layers 204 and 205 are connected as shown in FIG. 23, and the potential of the n + type region 31 is cut off from the drain. Therefore, no breakdown occurs near n + type region 31.
【００６９】例えば、図１４の実施例と同様に、高抵抗
シリコン層４の厚み２０μm 、酸化膜２の厚み２μm 、
ｐ型領域２０１の深さ５μm 、高抵抗シリコン層４の不
純物濃度１．３×１０14／cm3であれば、約１０Ｖの印
加電圧で空乏層２０４と２０５はつながり、ｎ+ 型領域
３１とソースとの電位差はそれ以上大きくならない。高
電圧を印加して高抵抗シリコン層４内に空乏層が拡がり
切ったとき、ｎ型領域２０３の下に深さ方向の強い電界
が生じるが、酸化膜２が厚いために高耐圧特性か得られ
る。For example, as in the embodiment of FIG. 14, the high-resistance silicon layer 4 has a thickness of 20 μm, the oxide film 2 has a thickness of 2 μm,
If the depth of the p-type region 201 is 5 μm and the impurity concentration of the high-resistance silicon layer 4 is 1.3 × 10 14 / cm 3 , the depletion layers 204 and 205 are connected by an applied voltage of about 10 V, and the n + -type region 31 is connected. The potential difference from the source does not increase any further. When the depletion layer spreads completely in the high-resistance silicon layer 4 by applying a high voltage, a strong electric field in the depth direction is generated below the n-type region 203. However, since the oxide film 2 is thick, high breakdown voltage characteristics cannot be obtained. Can be
【００７０】図２４は、図２０においてさらに高耐圧化
を図った実施例であり、高抵抗シリコン層４の底面にバ
ッファ用ｎ- 型層１０が設けられている。FIG. 24 shows an embodiment in which the withstand voltage is further increased in FIG. 20, and an n − type buffer layer 10 is provided on the bottom surface of the high resistance silicon layer 4.
【００７１】図２５は、図２０の実施例のＭＯＳＦＥＴ
を基本として作ったＩＧＢＴの実施例である。ｎ型領域
２０３の中にドレイン領域としてｐ+ 型領域２０６が設
けられている。高耐圧特性は図２０の実施例と同様であ
る。FIG. 25 shows the MOSFET of the embodiment shown in FIG.
This is an embodiment of an IGBT made on the basis of FIG. In the n-type region 203, ap + -type region 206 is provided as a drain region. The high withstand voltage characteristics are the same as in the embodiment of FIG.
【００７２】図２６は、図２５の実施例を一部変形した
ＭＣＴの実施例である。ｎ+ 型領域２０２の中にｐ+ 型
領域２０７が設けられている。ｐ+ 型領域２０７とｎ+
型領域２０２に跨がってカソード電極２０８が、ｐ+ 型
領域２０６上にアノード電極２０９がそれぞれ形成され
ている。また、ｐ+ 型領域２０７とｎ- 型高抵抗シリコ
ン層４で挟まれたｐ型領域２０１の表面部およびｎ+ 型
領域２０２の表面部に跨がって、ゲート絶縁膜２１０を
介してゲート電極２１１が形成されている。FIG. 26 shows an embodiment of the MCT in which the embodiment of FIG. 25 is partially modified. A p + type region 207 is provided in the n + type region 202. p + type region 207 and n +
A cathode electrode 208 is formed over the mold region 202, and an anode electrode 209 is formed on the p + -type region 206. Further, the gate extends through the gate insulating film 210 across the surface of the p-type region 201 and the surface of the n + -type region 202 sandwiched between the p + -type region 207 and the n − -type high-resistance silicon layer 4. An electrode 211 is formed.
【００７３】この実施例のＭＣＴは、アノード・カソー
ド間にアノードが高電位となるように電圧をかけて動作
させる。カソード電位を基準として、正のゲート電圧を
かけてｐ型領域２０１の表面にｎチャネルを形成するこ
とにより、素子はオンする。負のゲート電圧をかけてｎ
+ 型領域２０２の表面にｐチャネルを形成することによ
り、素子はオフする。この実施例も、図２０の実施例と
同様に高耐圧特性を示す。The MCT of this embodiment is operated by applying a voltage between the anode and the cathode so that the anode has a high potential. The element is turned on by applying a positive gate voltage with reference to the cathode potential to form an n-channel on the surface of the p-type region 201. Apply negative gate voltage and n
By forming a p-channel on the surface of the + type region 202, the device is turned off. This embodiment also exhibits high withstand voltage characteristics as in the embodiment of FIG.
【００７４】図２７は、図２５の実施例を一部変形した
もう一つのＭＣＴの実施例である。ｐ型領域２０１の中
にｎ+ 型領域２０２と並んでｎ+ 型領域２１２が形成さ
れ、ｎ+ 型領域２０２とｎ+ 型領域２１２に挟まれたｐ
型領域２０１の表面部にはゲート絶縁膜２１３を介して
第２のゲート電極２１４が形成されている。ｎ+ 型領域
２０２上にカソード電極２１５が、ｐ+ 型領域２０６上
にアノード電極２０９がそれぞれ形成されている。FIG. 27 shows another embodiment of the MCT in which the embodiment of FIG. 25 is partially modified. n + -type region 212 along with the n + -type region 202 in the p-type region 201 is formed, sandwiched between the n + -type region 202 and the n + -type region 212 p
A second gate electrode 214 is formed on the surface of the mold region 201 via a gate insulating film 213. A cathode electrode 215 is formed on the n + -type region 202, and an anode electrode 209 is formed on the p + -type region 206.
【００７５】ｐ型領域２０１の表面のｎ+ 型領域２１２
との境界部分にコンタクトを良くするためのｐ+ 型領域
２１６が形成され、ｎ+ 型領域２１２とｐ+ 型領域２１
６にまたがって電極２１７が形成されている。ただし、
この電極２１７はなくてもよい。N + type region 212 on the surface of p type region 201
A p + -type region 216 for improving the contact is formed at the boundary between the n + -type region 212 and the p + -type region 21.
The electrode 217 is formed so as to extend over the area 6. However,
The electrode 217 may not be provided.
【００７６】この実施例の素子は、第１のゲート電極２
１によりオン駆動され、第２のゲート電極２１４により
オフ駆動される。この実施例も図２０の実施例と同様の
高耐圧特性を示す。The device of this embodiment has the first gate electrode 2
1 and is turned off by the second gate electrode 214. This embodiment also shows the same high withstand voltage characteristics as the embodiment of FIG.
【００７７】図２８は、図２７の実施例を一部変形した
実施例のＥＳＴである。ｎ+ 型領域２１２とｐ+ 型領域
２１６にまたがってカソード電極２１８が形成され、ｎ
+ 型領域２０２上に電極２１９が形成されている。ただ
し、この電極２１９はなくてもよい。FIG. 28 is an EST of an embodiment in which the embodiment of FIG. 27 is partially modified. A cathode electrode 218 is formed over the n + -type region 212 and the p + -type region 216,
An electrode 219 is formed on the + type region 202. However, the electrode 219 may not be provided.
【００７８】この実施例の素子は、第１のゲート電極２
１と第２のゲート電極２１４の両方によりオン駆動さ
れ、第２のゲート電極２１４によりオフ駆動される。こ
の実施例の素子も図２０の実施例の素子と同様の高耐圧
特性を示す。The device of this embodiment has the first gate electrode 2
It is turned on by both the first and second gate electrodes 214 and is turned off by the second gate electrode 214. The device of this embodiment also has the same high withstand voltage characteristics as the device of the embodiment of FIG.
【００７９】図２９は、図１４の実施例の各部の導電型
を逆にした実施例である。すなわち高抵抗シリコン層４
がｐ- 型であって、中央部表面にアノード層となるｐ+
型層２２が形成され、周辺部表面にカソード層となるｎ
+ 型層２３が形成され、酸化膜３に接する側面部にｐ+
型層３３が形成されている。周辺部のｎ+ 型層２３とｐ
+ 型層３３の間にｐｎ接合３４が形成される。FIG. 29 shows an embodiment in which the conductivity type of each part of the embodiment of FIG. 14 is reversed. That is, the high resistance silicon layer 4
Is a p - type, and p + serving as an anode layer is formed on the central surface.
A mold layer 22 is formed, and n serving as a cathode layer is formed on the peripheral surface.
+ Type layer 23 is formed, and p +
A mold layer 33 is formed. Peripheral n + -type layer 23 and p
A pn junction 34 is formed between the + type layers 33.
【００８０】この実施例の場合も、ｐｎ接合３４の耐圧
は低いが、図１４の実施例と同様に高抵抗シリコン層４
の厚みや不純物濃度を最適設計することによって、ｐｎ
接合３４でのブレークダウンが防止され、高耐圧特性が
得られる。In this embodiment, the breakdown voltage of the pn junction 34 is low, but the high-resistance silicon layer 4 is formed similarly to the embodiment of FIG.
By optimally designing the thickness and impurity concentration of pn
Breakdown at the junction 34 is prevented, and high withstand voltage characteristics are obtained.
【００８１】図３０は、図１８の実施例の各部の導電型
を全て逆にした実施例である。FIG. 30 shows an embodiment in which the conductivity types of the respective parts of the embodiment of FIG. 18 are all reversed.
【００８２】図３１は、横方向の素子分離領域をＵ字状
のトレンチに代ってＶ字溝とした実施例である。拡散層
構造は、図１４の実施例と同じ場合を示しているが、そ
れ以外の先に説明した各実施例に於いても、この様なＶ
字溝とすることができる。この様なＶ字溝は、異方性エ
ッチングを用いることにより形成することができる。FIG. 31 shows an embodiment in which the lateral element isolation regions are V-shaped grooves instead of U-shaped trenches. The structure of the diffusion layer is the same as that of the embodiment of FIG. 14, but in each of the other embodiments described above, such a V
It can be a groove. Such a V-shaped groove can be formed by using anisotropic etching.
【００８３】図３２は、図１８の構造を基本として、周
辺のアノード領域としてのｐ+ 型層７を下地の酸化膜２
に達する深さに形成した実施例である。FIG. 32 is based on the structure of FIG. 18 and has a p + -type layer 7 as a peripheral anode region and an underlying oxide film 2.
This is an embodiment formed to a depth reaching.
【００８４】この実施例の構造では、素子中央のｎ+ 型
層６と周辺側壁のｎ+ 型層３１とは電気的に分離されて
いて、図１６の実施例のように中性領域でつながること
はない。したがって周辺部のｐ+ 型層７とｎ+ 型層３１
の間のｐｎ接合のブレークダウン電圧は素子耐圧に影響
はなく、高耐圧特性が得られる。In the structure of this embodiment, the n + -type layer 6 at the center of the element and the n + -type layer 31 at the peripheral side wall are electrically separated from each other, and are connected by a neutral region as in the embodiment of FIG. Never. Therefore, the peripheral p + -type layer 7 and n + -type layer 31
Does not affect the breakdown voltage of the device, and high breakdown voltage characteristics can be obtained.
【００８５】図３３は、図３１の実施例に於いて、高抵
抗シリコン層４の底部にｎ- 型バッファ層１０を設け
て、一層の高耐圧化を図った実施例である。FIG. 33 shows an embodiment in which an n − -type buffer layer 10 is provided at the bottom of the high resistance silicon layer 4 in the embodiment of FIG. 31 to further increase the breakdown voltage.
【００８６】図３４は、図３０の実施例の周辺のｎ+ 型
層２３を酸化膜２に達する深さに形成した実施例、言換
えれば、図３３の各部の導電型を逆にした実施例であ
る。この実施例でも同様に高耐圧特性が得られる。FIG. 34 shows an embodiment in which the surrounding n + -type layer 23 of the embodiment of FIG. 30 is formed to a depth reaching oxide film 2, in other words, an embodiment in which the conductivity type of each part in FIG. 33 is reversed. It is an example. Also in this embodiment, high withstand voltage characteristics can be obtained similarly.
【００８７】図３５は、高耐圧ダイオードとｎｐｎトラ
ンジスタ３６を同一基板上に集積形成した実施例であ
る。高耐圧ダイオードは、基本的に図５の実施例のもの
と同じである。二つの素子間はトレンチ溝により誘電体
分離されている。ｎｐｎトランジスタ３６は、コレクタ
抵抗を低減するためトレンチ溝側面にｎ+ 型層が拡散形
成されている。このｎ+ 型拡散層は、トレンチを形成し
た後、その側壁に酸化膜３を形成する前に形成される。
したがってこのとき同時に、高耐圧ダイオード領域側の
トレンチ側面にもｎ+ 型層２７が形成される。例えば図
１０や図１４の実施例で説明した側面のｎ+ 型層２７
は、この様な事情で形成される。FIG. 35 shows an embodiment in which a high breakdown voltage diode and an npn transistor 36 are integrally formed on the same substrate. The high breakdown voltage diode is basically the same as that of the embodiment of FIG. The two elements are dielectrically separated by a trench. In the npn transistor 36, an n + -type layer is formed by diffusion on the side surface of the trench to reduce the collector resistance. This n + type diffusion layer is formed after forming the trench and before forming oxide film 3 on the side wall.
Therefore, at this time, simultaneously, the n + -type layer 27 is also formed on the side surface of the trench on the high breakdown voltage diode region side. For example, the n + -type layer 27 on the side surface described in the embodiment of FIGS.
Is formed under such circumstances.
【００８８】高耐圧ダイオード側では、周辺部にｐ+ 型
層１２とｎ+ 型層２７による耐圧の低いｐｎ接合３０が
形成されるが、図１４の実施例と同様に高抵抗シリコン
層４の不純物濃度や厚みを設定することによって、この
ｐｎ接合３０でのブレークダウンを防止することができ
る。On the high breakdown voltage diode side, a pn junction 30 having a low breakdown voltage is formed in the peripheral portion by the p + -type layer 12 and the n + -type layer 27. As in the embodiment of FIG. By setting the impurity concentration and the thickness, breakdown at the pn junction 30 can be prevented.
【００８９】図３６は、図３５の実施例を一部変形した
実施例である。高耐圧ダイオードの側面のｎ+ 型層３１
は表面まで露出した状態でｐ+ 型層７との間で横方向に
ｐｎ接合３２が形成されている。この部分の構造は、図
１８と同じである。この実施例でも、逆バイアス印加
時、空乏層によってｎ+ 型層３１がカソード電位から切
り離されて高耐圧が得られる。また高抵抗シリコン層４
の底部にｎ- 型バッファ層１０を設けることによって、
一層の高耐圧化が図られている。FIG. 36 shows an embodiment in which the embodiment of FIG. 35 is partially modified. N + -type layer 31 on side of high voltage diode
A pn junction 32 is formed in the lateral direction with the p + -type layer 7 with the surface exposed. The structure of this part is the same as in FIG. Also in this embodiment, when a reverse bias is applied, the n + -type layer 31 is separated from the cathode potential by the depletion layer, and a high breakdown voltage can be obtained. Also, a high resistance silicon layer 4
By providing an n − -type buffer layer 10 at the bottom of
A higher withstand voltage has been achieved.
【００９０】図３７は、高耐圧ＭＯＳＦＥＴとｎｐｎト
ランジスタ３６を同一基板上に集積形成した実施例であ
る。高耐圧ＭＯＳＦＥＴの構造は、図６の実施例と同様
である。そして図３５の実施例で説明したと同様の事情
で、高耐圧ＭＯＳＦＥＴの側壁にｎ+ 型層３１が形成さ
れる。FIG. 37 shows an embodiment in which a high breakdown voltage MOSFET and an npn transistor 36 are integrated on the same substrate. The structure of the high breakdown voltage MOSFET is the same as that of the embodiment of FIG. Then, under the same circumstances as described in the embodiment of FIG. 35, the n + -type layer 31 is formed on the side wall of the high breakdown voltage MOSFET.
【００９１】この実施例のＭＯＳＦＥＴが、ゲート電圧
零または負でソース・ドレイン間に逆バイアスが印加さ
れた状態のとき、ｐ型ベース層１５から下方に伸びる空
乏層と酸化膜２から上方に伸びる空乏層がつながると、
周辺のｎ+型層３１はドレイン領域であるｎ+ 型層１７
から切り離されてフローティングになる。この状態にな
る逆バイアス電圧がｐ型ベース層１５とｎ+ 型層３１間
のｐｎ接合のブレークダウン電圧より小さければ、この
ｐｎ接合でのブレークダウンは防止される。したがって
ＭＯＳＦＥＴの高耐圧特性が得られれる。When the MOSFET of this embodiment has a gate voltage of zero or negative and a reverse bias is applied between the source and the drain, a depletion layer extending downward from the p-type base layer 15 and an upward extension from the oxide film 2. When the depletion layer is connected,
The surrounding n + -type layer 31 is an n + -type layer 17 serving as a drain region.
It is separated from and becomes floating. If the reverse bias voltage in this state is smaller than the breakdown voltage of the pn junction between the p-type base layer 15 and the n + -type layer 31, breakdown at this pn junction is prevented. Therefore, a high breakdown voltage characteristic of the MOSFET can be obtained.
【００９２】図３８は、図３７におけるＭＯＳＦＥＴを
一部変形した実施例のＩＧＢＴである。ｎ型領域１７の
中にｐ+ 型ドレイン層２２０が形成されている。高耐圧
特性は図３７の実施例と同様である。ＩＧＢＴのソース
領域を、図２６や図２７，図２８のように変形してＭＣ
ＴやＥＳＴとすることもできる。FIG. 38 shows an IGBT of an embodiment in which the MOSFET in FIG. 37 is partially modified. The p + -type drain layer 220 is formed in the n-type region 17. The high withstand voltage characteristics are the same as in the embodiment of FIG. The source region of the IGBT is modified as shown in FIG. 26, FIG.
It can be T or EST.
【００９３】図３９は、図３８の実施例におけるＩＧＢ
Ｔのソース・ドレイン間にＳＩＰＯＳ等の高抵抗体膜２
２１を設けた実施例の一部を示す断面図である。ｐ型ベ
ース層１５とｐ+ 型ドレイン層２２０の間の高抵抗シリ
コン層４の表面に絶縁膜２２２が形成され、その上に抵
抗性フィールドプレートとなる高抵抗体膜２２１が設け
られている。高抵抗体膜２２１の一端はｎ+ 型ソース層
１６の表面に接続され、他端はｐ+ 型ドレイン層２２０
の表面、およびドレイン電極１８に接続されている。FIG. 39 shows an IGB in the embodiment of FIG.
High resistance film 2 such as SIPOS between the source and drain of T
It is sectional drawing which shows a part of Example provided with 21. An insulating film 222 is formed on the surface of the high-resistance silicon layer 4 between the p-type base layer 15 and the p + -type drain layer 220, and a high-resistance film 221 serving as a resistive field plate is provided thereon. One end of the high-resistance film 221 is connected to the surface of the n + -type source layer 16, and the other end is connected to the p + -type drain layer 220.
And the drain electrode 18.
【００９４】この実施例では、高抵抗体膜２２１による
抵抗性フィールドプレートの効果によって、図３８の実
施例におけるＩＧＢＴの高耐圧特性が、さらに高められ
ている。高抵抗体膜２２１の一端はｐ+ 型ドレイン層２
２０の表面に接続されているので、ドレイン電極１８と
は離してもよい。また、もう一方の端はソース電極１９
と接続してもよい。In this embodiment, the high withstand voltage characteristic of the IGBT in the embodiment of FIG. 38 is further enhanced by the effect of the resistive field plate by the high resistance film 221. One end of the high resistance film 221 is a p + type drain layer 2
Since it is connected to the surface of the drain electrode 20, it may be separated from the drain electrode 18. The other end is the source electrode 19
May be connected.
【００９５】先に示した各実施例においても、ソース・
ドレイン間またはアノード・カソード間にＳＩＰＯＳ等
の高抵抗体膜を設けることにより、高耐圧特性の向上を
図ることができる。In each of the embodiments described above, the source
By providing a high-resistance film such as SIPOS between the drains or between the anode and the cathode, high withstand voltage characteristics can be improved.
【００９６】図４０は、図３９の実施例のＩＧＢＴにお
いて、高抵抗体膜２２１のドレイン側の接続方法を変更
した実施例である。ドレイン側の絶縁膜２２２上に多結
晶シリコン電極２２３が設けられ、これに高抵抗体膜２
２１の一端とドレイン電極１８が接続されている。多結
晶シリコン電極２２３は高抵抗体膜２２１とドレイン電
極１８の接続を良好にするために設けられているが、フ
ィールドプレートの効果も持つ。高抵抗体膜２２１のソ
ース側の端部はソース電極１９に接続してもよい。FIG. 40 shows an embodiment in which the connection method on the drain side of the high-resistance film 221 is changed in the IGBT of the embodiment of FIG. A polycrystalline silicon electrode 223 is provided on the insulating film 222 on the drain side.
One end of 21 and the drain electrode 18 are connected. The polycrystalline silicon electrode 223 is provided to improve the connection between the high-resistance film 221 and the drain electrode 18, but also has the effect of a field plate. The source-side end of the high-resistance film 221 may be connected to the source electrode 19.
【００９７】図４１は、ｐチャネルＩＧＢＴの実施例で
ある。これまでの実施例と同様に誘電体分離された高抵
抗シリコン層４の中央部表面にｎ型ベース層５３が形成
されこのｎ型ベース層５３内にｐ+ 型ソース層５４が形
成されている。ソース電極５９はｐ+ 型ソース層５４と
同時にｎ型ベース層５３にもコンタクトさせて配設され
ている。高抵抗シリコン層４の周辺にはｐ型ベース層５
５が形成され、この中にｎ+ 型ドレイン層５６が形成さ
れている。ｎ+ 型ドレイン層５６にはドレイン電極５８
が接続されている。ｐ型ベース層５５の内側には、ｐ-
型層リサーフ層５７が形成されている。ｐ+ 型ソース層
５４とｐ- 型リサーフ層５７に挟まれた領域表面に、ゲ
ート絶縁膜６０を介してゲート電極６１が形成されてい
る。素子領域周辺側面には、図３７の実施例と同様にｎ
+型層３１が形成されている。FIG. 41 shows an embodiment of a p-channel IGBT. An n-type base layer 53 is formed on the central surface of the high-resistance silicon layer 4 which is dielectrically separated in the same manner as in the previous embodiments, and ap + -type source layer 54 is formed in the n-type base layer 53. . The source electrode 59 is provided so as to be in contact with the n + base layer 53 simultaneously with the p + source layer 54. A p-type base layer 5 is provided around the high resistance silicon layer 4.
5, and an n + -type drain layer 56 is formed therein. A drain electrode 58 is provided on the n + type drain layer 56.
Is connected. Inside the p-type base layer 55, p −
A mold layer resurf layer 57 is formed. A gate electrode 61 is formed on a surface of a region sandwiched between the p + type source layer 54 and the p − type RESURF layer 57 via a gate insulating film 60. As in the embodiment shown in FIG. 37, n
A + type layer 31 is formed.
【００９８】この実施例のＩＧＢＴは、ソース電極５９
に、ドレイン電極５８に対して正の電圧を印加して動作
させる。ゲート電圧が零または正でオフの状態では、高
抵抗シリコン層４およびｐ- 型リサーフ層５７の領域に
空乏層が拡がる。周辺のｎ+ 型層３１が、これとｐ型ベ
ース層５５との間のｐｎ接合のブレークダウン電圧以下
のドレイン・ソース間電圧条件で空乏層によってｎ型ベ
ース層５３から切り離されると、このｐｎ接合でのブレ
ークダウンは防止される。したがって先の各実施例と同
様に高耐圧特性が得られる。The IGBT of this embodiment has a source electrode 59
Then, a positive voltage is applied to the drain electrode 58 to operate. When the gate voltage is zero or positive and in the off state, the depletion layer extends to the region of the high-resistance silicon layer 4 and the p − -type resurf layer 57. When the surrounding n + -type layer 31 is separated from the n-type base layer 53 by a depletion layer under a drain-source voltage condition equal to or lower than a breakdown voltage of a pn junction between the n + -type layer 31 and the p-type base layer 55, the pn Breakdown at the junction is prevented. Therefore, high withstand voltage characteristics can be obtained in the same manner as in the previous embodiments.
【００９９】図４２は、図４１の実施例のｐチャネルＩ
ＧＢＴにＳＩＰＯＳ等の高抵抗体膜２２４を設けて高耐
圧特性を向上させた実施例である。図３９の実施例と同
様に、高抵抗シリコン層４の表面に絶縁膜２２５が形成
され、その上に抵抗性フィールドプレートとなる高抵抗
体膜２２４が形成されている。高抵抗体膜２２４の一端
はｐ+ 型ソース層５４の表面に接続され、他端はｎ+ 型
ドレイン層５６の表面に接続されている。高抵抗体膜２
２４の両端は、それぞれドレイン電極５８，ソース電極
５９に接続してもよい。FIG. 42 shows the p channel I of the embodiment of FIG.
This is an embodiment in which a high resistance film 224 such as SIPOS is provided on a GBT to improve high withstand voltage characteristics. As in the embodiment of FIG. 39, an insulating film 225 is formed on the surface of the high-resistance silicon layer 4, and a high-resistance film 224 serving as a resistive field plate is formed thereon. One end of the high-resistance film 224 is connected to the surface of the p + -type source layer 54, and the other end is connected to the surface of the n + -type drain layer 56. High resistance film 2
24 may be connected to the drain electrode 58 and the source electrode 59, respectively.
【０１００】図４３は、図３の実施例において、高抵抗
シリコン層４の底部すなわち酸化膜２との界面部にＳＩ
ＰＯＳ等の高抵抗体膜７１を形成した実施例である。こ
の高耐圧ダイオードの製造工程は、例えば次の通りであ
る。高抵抗シリコン層４に対応する高抵抗シリコン基板
に、高抵抗体膜７１、例えばＳＩＰＯＳを堆積し、その
上に酸化膜２をＣＶＤ等で形成する。これをシリコン
（または多結晶シリコン）基板１と直接接着する。この
基板１は、接着でなく、多結晶シリコンを厚く堆積した
ものでもよい。次に高抵抗シリコン基板側を研磨して所
定の厚みに調整された高抵抗シリコン層４を得る。次に
素子分離領域に高抵抗体膜７１に達するトレンチ溝を掘
り、このトレンチ溝を酸化して酸化膜３を形成し、ここ
に多結晶シリコン５を埋め込む。そして表面を平坦化し
た後、ｎ+ 型層６，ｐ+ 型層７を拡散形成してできあが
る。FIG. 43 shows that, in the embodiment of FIG. 3, the SI at the bottom of the high resistance silicon layer 4, that is, at the interface with the oxide film 2.
This is an embodiment in which a high-resistance film 71 such as POS is formed. The manufacturing process of this high voltage diode is, for example, as follows. A high-resistance film 71, for example, SIPOS is deposited on a high-resistance silicon substrate corresponding to the high-resistance silicon layer 4, and an oxide film 2 is formed thereon by CVD or the like. This is directly bonded to the silicon (or polycrystalline silicon) substrate 1. The substrate 1 may not be bonded but may be a thick layer of polycrystalline silicon. Next, the high-resistance silicon substrate side is polished to obtain a high-resistance silicon layer 4 adjusted to a predetermined thickness. Next, a trench groove reaching the high-resistance film 71 is dug in the element isolation region, and the trench groove is oxidized to form an oxide film 3, which is filled with polycrystalline silicon 5. After the surface is flattened, the n + -type layer 6 and the p + -type layer 7 are formed by diffusion.
【０１０１】このダイオードにおいて、基板１を接地し
てカソード８を高電位にすると、高抵抗体膜７１がない
場合はｎ- 型の基板は酸化膜２側から空乏化されるが、
高抵抗体膜７１があるとこれで基板１の電界がシールド
されるため、基板１の電位の影響はなくなり、カソード
８，アノード９間の耐圧は向上する。これは、ＳＩＰＯ
Ｓ等の高抵抗体膜７１に電界がかかると、バンドギャッ
プの深い準位によって表面に電荷が誘起され、そこで電
気力線が止まるためである。さらに高抵抗体膜７１には
微小電流が流れ、この電流が電位勾配を決めるため、更
に外からの電位の遮蔽に役立つ。したがってこの構造で
は、酸化膜２を１μm 以下に薄くしても良い。In this diode, when the substrate 1 is grounded and the cathode 8 is set at a high potential, the n − -type substrate is depleted from the oxide film 2 side when the high resistance film 71 is not provided.
When the high resistance film 71 is provided, the electric field of the substrate 1 is shielded by this, so that the influence of the potential of the substrate 1 is eliminated, and the breakdown voltage between the cathode 8 and the anode 9 is improved. This is SIPO
This is because, when an electric field is applied to the high-resistance film 71 such as S, electric charges are induced on the surface by a deep band gap level, and the lines of electric force stop there. Furthermore, a minute current flows through the high-resistance film 71, and this current determines a potential gradient, which further helps to shield a potential from the outside. Therefore, in this structure, the oxide film 2 may be thinned to 1 μm or less.
【０１０２】こうしてこの実施例によれば、下地基板１
の電位の高抵抗シリコン層４に対する影響がシールドさ
れ、効果的に高耐圧特性が得られる。Thus, according to this embodiment, the base substrate 1
Is shielded from affecting the high resistance silicon layer 4, and high withstand voltage characteristics can be obtained effectively.
【０１０３】図４４は、図４３と同様の構造を用いたｎ
チャネルＩＧＢＴの実施例である。図４３と同様に高抵
抗シリコン層４の底部にはＳＩＰＯＳ等の高抵抗体膜７
１が形成されている。高抵抗シリコン層４の厚さは１μ
m から５μm 程度に調整されている。素子分離された高
抵抗シリコン層４の中央部には高抵抗体膜７１に達する
深さにｎ型ベース層７４が形成され、高抵抗体膜７１と
接続されている。このｎ型ベース層７４中にｐ+ 型ドレ
イン層７５が形成されている。ドレイン層７５にはドレ
イン電極８０が形成されている。高抵抗シリコン層４の
周辺部にはやはり高抵抗体膜７１に達する深さにｐ型ベ
ース層７２が形成され、高抵抗体膜７１と電気的に接続
されている。このｐ型ベース層７２の中にｎ+ 型ソース
層７３が形成されている。FIG. 44 shows n using the same structure as in FIG.
5 is an embodiment of a channel IGBT. As in FIG. 43, a high-resistance film 7 such as SIPOS is formed on the bottom of the high-resistance silicon layer 4.
1 is formed. The thickness of the high-resistance silicon layer 4 is 1 μm.
It is adjusted from m to about 5 μm. An n-type base layer 74 is formed at a depth reaching the high-resistance film 71 at the center of the high-resistance silicon layer 4 from which the elements are separated, and is connected to the high-resistance film 71. In this n-type base layer 74, ap + -type drain layer 75 is formed. A drain electrode 80 is formed on the drain layer 75. A p-type base layer 72 is formed around the high resistance silicon layer 4 to a depth reaching the high resistance film 71, and is electrically connected to the high resistance film 71. An n + -type source layer 73 is formed in the p-type base layer 72.
【０１０４】ソース層７３とｐ型ベース層７２に同時に
コンタクトしてソース電極７９が形成されている。ｐ型
ベース層７２表面のｎ+ 型ソース層７３と高抵抗シリコ
ン層４に挟まれた領域にゲート絶縁膜７７を介してゲー
ト電極７８が形成されている。ｎ型ベース層７４とｐ型
ベース層７２の間に高抵抗シリコン層４表面にはゲート
絶縁膜７７より厚い絶縁膜８１が形成され、この上に抵
抗性フィールドプレートとなる高抵抗体膜８２が形成さ
れている。高抵抗体膜８２の一端はゲート電極７８に接
続され、他端はドレイン電極８０に接続されている。A source electrode 79 is formed in contact with the source layer 73 and the p-type base layer 72 at the same time. A gate electrode 78 is formed on the surface of the p-type base layer 72 between the n + -type source layer 73 and the high-resistance silicon layer 4 via a gate insulating film 77. An insulating film 81 thicker than the gate insulating film 77 is formed on the surface of the high-resistance silicon layer 4 between the n-type base layer 74 and the p-type base layer 72, and a high-resistance film 82 serving as a resistive field plate is formed thereon. Is formed. One end of the high resistance film 82 is connected to the gate electrode 78, and the other end is connected to the drain electrode 80.
【０１０５】このＩＧＢＴは、ドレイン電極８０に、ソ
ース電極７９に対して正の電圧を印加することにより動
作させる。ゲート電圧が零または負のとき素子はオフで
ある。オフ状態で上述のドレイン・ソース間電圧が印加
されると、高抵抗シリコン層４に空乏層が伸びる。この
時、１μm 以上と厚い酸化膜２による電圧分担と電界緩
和の働き、高抵抗体膜７１による基板電位に対するシー
ルド効果、および上部高抵抗体膜８２のフィールドプレ
ート効果によって、高耐圧特性が得られる。The IGBT is operated by applying a positive voltage to the drain electrode 80 with respect to the source electrode 79. The device is off when the gate voltage is zero or negative. When the above-described drain-source voltage is applied in the off state, a depletion layer extends in the high-resistance silicon layer 4. At this time, a high withstand voltage characteristic is obtained by the function of voltage sharing and electric field relaxation by the oxide film 2 as thick as 1 μm or more, the shield effect against the substrate potential by the high-resistance film 71, and the field plate effect of the upper high-resistance film 82. .
【０１０６】ただし、高抵抗体膜７１のシールド効果が
あるので、酸化膜２の厚さは１μm以下にすることもで
きる。However, since the high resistance film 71 has a shielding effect, the thickness of the oxide film 2 can be set to 1 μm or less.
【０１０７】図４５は、図４４を変形した実施例のＩＧ
ＢＴである。この実施例では、高抵抗シリコン層４と高
抵抗体膜７１との間に酸化膜８３を介在させている。こ
の酸化膜８３は、ソース領域とドレイン領域の下に開口
が開けられている。したがって高抵抗体膜７１の一端は
ｐ型ベース層７２を介してソース電位に、他端はｎ型ベ
ース層７４を介してドレイン電位に設定されるようにな
っている。またその間は酸化膜８３によって高抵抗シリ
コン層４と絶縁されているので、高抵抗体膜７１中にで
きる電位勾配は図４４の場合よりも均一になる。FIG. 45 shows an IG of an embodiment obtained by modifying FIG.
BT. In this embodiment, an oxide film 83 is interposed between the high resistance silicon layer 4 and the high resistance film 71. The oxide film 83 has an opening below the source region and the drain region. Therefore, one end of the high resistance film 71 is set to the source potential via the p-type base layer 72, and the other end is set to the drain potential via the n-type base layer 74. In addition, since the high resistance silicon layer 4 is insulated from the high resistance silicon layer 4 during that time, the potential gradient in the high resistance film 71 becomes more uniform than in the case of FIG.
【０１０８】このＩＧＢＴを作るには、高抵抗シリコン
層４になる基板の表面に酸化膜８３を形成し、コンタク
トのための開口を開け、この上にＳＩＰＯＳ等の高抵抗
体膜７１を堆積する。この高抵抗体膜７１の表面と下地
基板１の表面の一方または両方にＣＶＤや熱酸化によっ
て酸化膜を形成し、これらを直接接着する。この下地基
板１は接着でなく、多結晶シリコンの堆積によって形成
してもよい。その後トレンチ溝により素子分離を行う方
法は、図４３の場合と同様である。高抵抗シリコン層４
の厚みは図４４の場合と同様、１μm から５μm 程度に
してあるので、ｐ型ベース層７２、ｎ型ベース層７４は
高抵抗体膜７１にまで達する。In order to fabricate this IGBT, an oxide film 83 is formed on the surface of the substrate to be the high-resistance silicon layer 4, an opening for contact is opened, and a high-resistance film 71 such as SIPOS is deposited thereon. . An oxide film is formed on one or both of the surface of the high resistance film 71 and the surface of the base substrate 1 by CVD or thermal oxidation, and these are directly bonded. The base substrate 1 may be formed by depositing polycrystalline silicon instead of bonding. Thereafter, a method of performing element isolation by the trench groove is the same as that in the case of FIG. High resistance silicon layer 4
44 is about 1 μm to 5 μm as in the case of FIG. 44, so that the p-type base layer 72 and the n-type base layer 74 reach the high resistance film 71.
【０１０９】この実施例においては、高抵抗シリコン層
４の底部の高抵抗体膜７１は、上記実施例のように基板
電位の影響をシールドする働きと同時に、上部高抵抗体
膜８２と同様のフィールドプレートの働きをしている。
したがってこの実施例によっても、十分な高耐圧特性が
得られる。In this embodiment, the high-resistance film 71 at the bottom of the high-resistance silicon layer 4 functions to shield the influence of the substrate potential as in the above-described embodiment, and at the same time, has the same function as the upper high-resistance film 82. It works as a field plate.
Therefore, also in this embodiment, a sufficiently high withstand voltage characteristic can be obtained.
【０１１０】図４６は、図４４を変形した実施例のＩＧ
ＢＴである。ドレイン層７５が高抵抗体膜７１まで達
し、また、高抵抗シリコン層４の側面には図３２と同様
にｎ+ 型層３１が形成されている。この構造でも、図４
４の実施例と同様に高耐圧特性が得られる。FIG. 46 shows an IG according to an embodiment obtained by modifying FIG.
BT. The drain layer 75 reaches the high resistance film 71, and the n + type layer 31 is formed on the side surface of the high resistance silicon layer 4 as in FIG. Even with this structure, FIG.
As in the case of the fourth embodiment, high withstand voltage characteristics can be obtained.
【０１１１】図４７は、図４６の実施例のＩＧＢＴにお
いて、高抵抗体膜８２の接続法を変更した実施例であ
る。高抵抗体膜８２は、一端がｎ+ 型ソース層７３の表
面に接続されており、他端がｐ+ 型ドレイン層７５およ
びドレイン電極８０に接続されている。ドレイン側で
は、高抵抗体膜８２とドレイン電極１８とは離れていて
もよい。また、高抵抗体膜８２のソース側の端はソース
電極１９と接続してもよい。FIG. 47 shows an embodiment in which the connection method of the high-resistance film 82 is changed in the IGBT of the embodiment of FIG. One end of the high resistance film 82 is connected to the surface of the n + -type source layer 73, and the other end is connected to the p + -type drain layer 75 and the drain electrode 80. On the drain side, the high resistance film 82 and the drain electrode 18 may be separated from each other. The source-side end of the high-resistance film 82 may be connected to the source electrode 19.
【０１１２】図４８は、図４５を変形した実施例のＩＧ
ＢＴである。ドレイン層７５は、高抵抗体膜７１に達す
るように形成され、ソース電極７９およびドレイン電極
８０と高抵抗体膜７１の間を金属等の導電体８４，８５
でつないで、更に高い耐圧を得ている。FIG. 48 shows an IG according to an embodiment obtained by modifying FIG.
BT. The drain layer 75 is formed so as to reach the high resistance film 71, and conductors 84, 85 such as a metal are provided between the source electrode 79 and the drain electrode 80 and the high resistance film 71.
To obtain a higher withstand voltage.
【０１１３】図４３〜図４８の実施例のように素子底部
にＳＩＰＯＳ等の高抵抗体膜を設けることは、これらよ
り先に示した実施例においても有効である。Providing a high-resistance film such as SIPOS at the bottom of the element as in the embodiments shown in FIGS. 43 to 48 is also effective in the embodiments shown earlier.
【０１１４】図４４〜図４８の実施例においては高抵抗
シリコン層４が薄いので、表面から高抵抗体膜７１に達
する酸化膜を容易に形成することができる。したがって
素子分離溝を形成する代りに、ＬＯＣＯＳ法により素子
分離を行うことができる。In the embodiments of FIGS. 44 to 48, since the high resistance silicon layer 4 is thin, an oxide film reaching the high resistance film 71 from the surface can be easily formed. Therefore, element isolation can be performed by the LOCOS method instead of forming element isolation grooves.
【０１１５】図４９は、素子間分離をＬＯＣＯＳ法で行
った実施例である。高抵抗シリコン層４の表面から高抵
抗体膜７１に達する酸化膜２２６が局所的に形成され、
これにより横方向の素子分離が行われている。この実施
例では、酸化膜２２６により分離された領域の一つに、
図４６の実施例のＩＧＢＴが形成され、他の一つにロジ
ック素子であるＣＭＯＳ回路が形成されている。ただ
し、図４６におけるｎ+ 型層３１はトレンチ側面に形成
されたものであるため、この図４９では入っていない。
これに相当するｎ+ 型層をＩＧＢＴのソース電極７９の
下に高抵抗体膜７１に達するように形成してもよい。こ
れにより、ソース電極７９と高抵抗体膜７１との電気的
接続をより良くすることができる。FIG. 49 shows an embodiment in which element isolation is performed by the LOCOS method. An oxide film 226 reaching the high-resistance film 71 from the surface of the high-resistance silicon layer 4 is locally formed,
As a result, lateral element isolation is performed. In this embodiment, one of the regions separated by the oxide film 226 includes
The IGBT of the embodiment shown in FIG. 46 is formed, and a CMOS circuit as a logic element is formed on the other one. However, since the n + -type layer 31 in FIG. 46 is formed on the side surface of the trench, it is not shown in FIG.
An n + -type layer corresponding to this may be formed below the source electrode 79 of the IGBT so as to reach the high-resistance film 71. Thereby, the electrical connection between the source electrode 79 and the high-resistance film 71 can be further improved.
【０１１６】図５０は、図４９の高抵抗体膜７１がない
実施例である。高抵抗体膜７１がない代わり、酸化膜２
を２μm 以上と厚くすることによって、高耐圧特性を得
ている。FIG. 50 shows an embodiment in which the high-resistance film 71 shown in FIG. 49 is not provided. Oxide film 2 instead of high resistance film 71
Is increased to 2 μm or more to obtain high withstand voltage characteristics.
【０１１７】図５１は、ＬＯＣＯＳ法による素子分離
を、図４８の実施例に適用した実施例である。ＬＯＣＯ
Ｓ酸化膜２２６は、高抵抗シリコン層４の表面から酸化
膜８３に達するように形成されている。FIG. 51 shows an embodiment in which element isolation by the LOCOS method is applied to the embodiment of FIG. LOCO
S oxide film 226 is formed to reach oxide film 83 from the surface of high resistance silicon layer 4.
【０１１８】図５２は、ＬＯＣＯＳ法により分離された
領域にＭＣＴを形成した実施例である。このＭＣＴは、
図４９の実施例のＩＧＢＴを一部変形したものである。
ｐ型領域７２の中にｎ+ 型領域７３と並んで別のｎ+型
領域２２７が形成され、ｎ+ 型領域７３とｎ+ 型領域２
２７に挟まれたｐ型領域７２の表面部にはゲート絶縁膜
２２８を介して第２のゲート電極２２９が形成されてい
る。ｎ+ 型領域７３上にカソード電極２３０が、ｐ+ 型
領域７５上にアノード電極２３１がそれぞれ形成されて
いる。ｐ型領域７２の表面のｎ+ 型領域２２７との境界
部分にコンタクトを良くするためのｐ+ 型領域２３２が
形成され、ｎ+ 型領域２２７とｐ+ 型領域２３２にまた
がって電極２３３が設けられている。ただし、この電極
２３３はなくてもよい。FIG. 52 shows an embodiment in which MCTs are formed in regions separated by the LOCOS method. This MCT is
This is a partial modification of the IGBT of the embodiment in FIG.
Another n + -type region 227 along with the n + -type region 73 in the p-type region 72 is formed, n + -type region 73 and the n + -type region 2
A second gate electrode 229 is formed on the surface of the p-type region 72 sandwiched between the gate electrodes 27 via a gate insulating film 228. A cathode electrode 230 is formed on the n + -type region 73, and an anode electrode 231 is formed on the p + -type region 75. A p + -type region 232 for improving contact is formed at the boundary between the surface of the p-type region 72 and the n + -type region 227, and an electrode 233 is provided across the n + -type region 227 and the p + -type region 232. Have been. However, the electrode 233 need not be provided.
【０１１９】この実施例の素子は、第１のゲート電極７
８によってオン駆動され、第２のゲート電極２２９によ
ってオフ駆動される。The device of this embodiment has the first gate electrode 7
8 and is turned off by the second gate electrode 229.
【０１２０】図５３は、図４９の実施例のＩＧＢＴを一
部変形した実施例である。高抵抗体膜８２の両端は、ｎ
+ 型ソース層７３の表面とｐ+ 型ドレイン層７５の表面
にそれぞれ接続されている。ソース側の一端をソース電
極７９に接続してもよい。FIG. 53 shows an embodiment in which the IGBT of the embodiment of FIG. 49 is partially modified. Both ends of the high resistance film 82 are n
The surface of the + source layer 73 and the surface of the p + drain layer 75 are connected to each other. One end on the source side may be connected to the source electrode 79.
【０１２１】図５４は、図４４の実施例のＩＧＢＴを一
部変形した実施例である。この実施例では、図４４にお
ける素子底部の高抵抗体膜７１がなく、その代わりに底
部酸化膜２の内部に多結晶シリコン膜２３４が埋設され
ている。多結晶シリコン膜２３４はイオン注入等により
所定の比抵抗に設定されており、適当な間隔をもってス
トライプ状またはメッシュ状にパターン形成されてい
る。この多結晶シリコン膜２３４がフィールド・プレー
トの働きをして、素子の高耐圧特性が実現されている。FIG. 54 shows an embodiment in which the IGBT of the embodiment of FIG. 44 is partially modified. In this embodiment, the high resistance film 71 at the bottom of the element in FIG. 44 is not provided, but a polycrystalline silicon film 234 is buried inside the bottom oxide film 2 instead. The polycrystalline silicon film 234 is set to a predetermined specific resistance by ion implantation or the like, and is patterned into stripes or meshes at appropriate intervals. The polycrystalline silicon film 234 functions as a field plate to realize a high withstand voltage characteristic of the device.
【０１２２】図５５は、図５４の実施例の素子におい
て、多結晶シリコン膜２３４の下に更に同様の多結晶シ
リコン膜２３５を設けた実施例である。これらの二層の
多結晶シリコン膜２３４，２３５は、それらの間隙が互
い違いになるように配置されている。すなわち多結晶シ
リコン膜２３４の間隙の下には必ず多結晶シリコン膜２
３５があるように、パターン形成されている。この様な
多結晶シリコン膜の配置により、素子に対する基板１の
電位の影響が効果的にシールドされる。FIG. 55 shows an embodiment in which a similar polycrystalline silicon film 235 is provided below the polycrystalline silicon film 234 in the device of the embodiment shown in FIG. These two layers of polycrystalline silicon films 234 and 235 are arranged such that their gaps are alternated. That is, the polycrystalline silicon film 2
The pattern is formed so as to have 35. Such an arrangement of the polycrystalline silicon film effectively shields the effect of the potential of the substrate 1 on the element.
【０１２３】図５６（ａ）のシリコン基板は、素子領域
である高抵抗シリコン層４になる基板であり、これに図
５６（ｂ）Ｂに示すように熱酸化によって酸化膜２３６
を形成する。続いて図５６（ｃ）に示すように多結晶シ
リコン膜２３６を形成する。この多結晶シリコン膜２３
６にはその後イオン注入等によって不純物をドープして
所定の比抵抗を与える。次に図５６（ｄ）に示すよう
に、多結晶シリコン膜２３４を所定の間隙を持つストラ
イプパターンまたはメッシュパターンに形成し、その後
図５６（ｅ）に示すように、ＣＶＤ等による酸化膜２３
７で多結晶シリコン膜２３４の上および間隙部を完全に
埋める。The silicon substrate shown in FIG. 56A is a substrate which becomes the high-resistance silicon layer 4 which is an element region, and has an oxide film 236 formed thereon by thermal oxidation as shown in FIG. 56B.
To form Subsequently, a polycrystalline silicon film 236 is formed as shown in FIG. This polycrystalline silicon film 23
6 is then doped with impurities by ion implantation or the like to give a predetermined specific resistance. Next, as shown in FIG. 56 (d), a polycrystalline silicon film 234 is formed in a stripe pattern or a mesh pattern having a predetermined gap, and thereafter, as shown in FIG.
7 completely fills the polycrystalline silicon film 234 and the gap.
【０１２４】そして図５６（ｆ）に示すように研磨して
表面を平坦化した後、図５６（ｇ）に示すように再度多
結晶シリコン膜２３５を堆積し、これを図５６（ｈ）に
示すようにパターニングした後、図５７（ａ）に示すよ
うにＣＶＤ酸化膜２３８を堆積し、図５７（ｂ）に示す
ように研磨して表面を平坦化する。図５６（ｇ）〜図５
７（ｂ）工程は、図５６（ｃ）〜図５６（ｆ）までの工
程の繰り返しである。After polishing and flattening the surface as shown in FIG. 56 (f), a polycrystalline silicon film 235 is deposited again as shown in FIG. 56 (g). After patterning as shown, a CVD oxide film 238 is deposited as shown in FIG. 57 (a) and polished as shown in FIG. 57 (b) to flatten the surface. FIG. 56 (g) to FIG.
Step 7 (b) is a repetition of the steps from FIG. 56 (c) to FIG. 56 (f).
【０１２５】なお、図５７（ａ）の状態から直接研磨し
て図５７（ｂ）の状態を得る代りに、図５７（ｃ）に示
すように厚めの多結晶シリコン膜２３９を堆積してこれ
を研磨して、図５７（ｄ）に示すような平坦基板を得る
こともできる。It should be noted that instead of directly polishing from the state of FIG. 57A to obtain the state of FIG. 57B, a thick polycrystalline silicon film 239 is deposited as shown in FIG. Can be polished to obtain a flat substrate as shown in FIG.
【０１２６】以上のようにして多結晶シリコン膜を二層
埋め込んだ酸化膜が形成された状態の図５７（ｂ）の基
板（または図５７（ｄ）の基板）とは別に、熱酸化膜２
４０を形成したシリコン基板１を用意して、これらを図
５７（ｅ）に示すように直接接着して、一体化基板を得
る。そして図５７（ｆ）に示すように、高抵抗シリコン
層４が所定の厚みになるように研磨して、素子基板が完
成する。この際、素子基板周辺の接着不完全な部分は削
り落とす。図５７（ｅ）の基板１の熱酸化膜２４０は、
必ずしも付けなくてもよい。In addition to the substrate of FIG. 57 (b) (or the substrate of FIG. 57 (d)) in which an oxide film in which two layers of a polycrystalline silicon film are embedded as described above is formed, a thermal oxide film 2 is formed.
The silicon substrate 1 on which the substrate 40 is formed is prepared, and these are directly bonded as shown in FIG. 57 (e) to obtain an integrated substrate. Then, as shown in FIG. 57 (f), the high resistance silicon layer 4 is polished so as to have a predetermined thickness, thereby completing the element substrate. At this time, an incompletely bonded portion around the element substrate is scraped off. The thermal oxide film 240 of the substrate 1 in FIG.
It is not necessary to attach it.
【０１２７】以上は、二枚の基板を用いた誘電体分離素
子基板の製造工程例であるが、一枚の基板を用いて同様
の素子基板を得ることもできる。例えば、図５７（ａ）
の状態の基板を形成した後、図５８（ａ）のように厚く
多結晶シリコン２４１を堆積し、この多結晶シリコン２
４１をそのまま台基板とする。そして図５８（ｂ）に示
すように、高抵抗シリコン層４が所定厚みになるように
研磨して、同様の素子基板が得られる。Although the above is an example of the manufacturing process of the dielectric isolation element substrate using two substrates, a similar element substrate can be obtained by using one substrate. For example, FIG.
After forming the substrate in the state shown in FIG. 58, a polycrystalline silicon 241 is deposited thickly as shown in FIG.
The base substrate 41 is used as it is. Then, as shown in FIG. 58B, the high resistance silicon layer 4 is polished so as to have a predetermined thickness, and a similar element substrate is obtained.
【０１２８】また以上の素子基板形成工程において、多
結晶シリコン膜２３５の堆積，パターニング工程を省略
すれば、図５５の実施例の素子基板が得られる。If the steps of depositing and patterning the polycrystalline silicon film 235 are omitted in the above element substrate forming step, the element substrate of the embodiment shown in FIG. 55 can be obtained.
【０１２９】図５９は、図５５の実施例を一部変形した
実施例である。この実施例では、多結晶シリコン膜２３
４がｐ型ベース層７２とｎ型ベース層７４間のドリフト
層の下にのみ設けられている。FIG. 59 shows an embodiment in which the embodiment of FIG. 55 is partially modified. In this embodiment, the polycrystalline silicon film 23
4 is provided only below the drift layer between the p-type base layer 72 and the n-type base layer 74.
【０１３０】図６０、同様に図５５の実施例を変形し
て、多結晶シリコン２３４，２３５をｐ型ベース層７２
とｎ型ベース層７４間のドリフト層下にのみ設けたもの
である。FIG. 60 is similarly modified from the embodiment shown in FIG. 55 so that polycrystalline silicon 234 and 235 are added to p-type base layer 72.
This is provided only below the drift layer between the n-type base layer 74 and the n-type base layer 74.
【０１３１】図６１は、図５４の実施例を一部変形した
実施例である。図４８の実施例と同様に、ソース電極７
９およびドレイン電極８０の下に、金属等の導電体８
４，８５が埋め込まれ、これにより素子底部の多結晶シ
リコン２３４がソース電極７９およびドレイン電極８０
に接続されている。多結晶シリコン２３４のそれぞれ導
電体８４，８５に接続される部分２３４ａ，２３４ｂ
は、フィールドプレートとして適当に長さを持つように
設計されている。FIG. 61 shows an embodiment in which the embodiment of FIG. 54 is partially modified. As in the embodiment of FIG.
9 and a conductor 8 such as a metal below the drain electrode 80.
4, 85 are buried, so that the polycrystalline silicon 234 at the bottom of the device is filled with the source electrode 79 and the drain electrode 80.
It is connected to the. Portions 234a, 234b of polycrystalline silicon 234 connected to conductors 84, 85, respectively
Are designed to have an appropriate length as a field plate.
【０１３２】図６２は、図６１の実施例において、多結
晶シリコン２３４の下に、図５５の実施例のように多結
晶シリコン２３５を配設して、基板電位の影響を効果的
にシールドするようにした実施例である。FIG. 62 shows that, in the embodiment of FIG. 61, a polycrystalline silicon 235 is provided below the polycrystalline silicon 234 as in the embodiment of FIG. 55 to effectively shield the influence of the substrate potential. This is an embodiment of the present invention.
【０１３３】図６３は、図５４の実施例を一部変形した
実施例である。この実施例では、素子底部に埋め込まれ
た多結晶シリコン膜２３４のｐ型ベース層７２およびｎ
型バッファ層７４の下方にある部分２３４ｃおよび２３
４ｄの一部が酸化膜２の上面に露出しており、それぞれ
ｐ型ベース層７２およびｎ型バッファ層７４に接続され
ている。したがって多結晶シリコン膜２３４のソース直
下，ドレイン直下の部分がそれぞれソース電位，ドレイ
ン電位に設定される。この様な電位に設定される多結晶
シリコン膜２３４の部分２３４ｃ，２３４ｄは、図６１
の実施例と同様にフィールドプレートとして適当な長さ
に設定されている。FIG. 63 shows an embodiment in which the embodiment of FIG. 54 is partially modified. In this embodiment, the p-type base layer 72 and the n-type
Portions 234c and 23 below mold buffer layer 74
Part of 4d is exposed on the upper surface of oxide film 2, and is connected to p-type base layer 72 and n-type buffer layer 74, respectively. Therefore, the portions immediately below the source and the drain of the polycrystalline silicon film 234 are set to the source potential and the drain potential, respectively. The portions 234c and 234d of the polycrystalline silicon film 234 set to such a potential are shown in FIG.
The length is set to an appropriate value as the field plate as in the embodiment of FIG.
【０１３４】この実施例の素子基板を製造する際には、
先の図５６（ａ）〜５８（ｂ）で説明した工程におい
て、図５６（ｂ）と図５６（ｃ）の間に、ｐ型ベース層
７２と多結晶シリコン２３４ｃ，ｎ型バッファ層７４と
多結晶シリコン２３４ｄの接続部となる位置で酸化膜２
３６に開口を設ける工程を付加すればよい。In manufacturing the element substrate of this embodiment,
In the steps described with reference to FIGS. 56 (a) to 58 (b), the p-type base layer 72, the polycrystalline silicon 234c, and the n-type buffer layer 74 are provided between FIGS. 56 (b) and 56 (c). Oxide film 2 at a position to be a connection portion of polycrystalline silicon 234d
A step of providing an opening at 36 may be added.
【０１３５】図６４は、図６１の実施例において、図６
０の実施例と同様に、多結晶シリコン膜２３４の下に多
結晶シリコン膜２３５を設けたものである。FIG. 64 shows the embodiment of FIG.
In this embodiment, a polycrystalline silicon film 235 is provided below the polycrystalline silicon film 234 as in the embodiment of FIG.
【０１３６】図６５は、図５４の実施例のＩＧＢＴを一
部変形した実施例である。この実施例では、図５４の実
施例における高抵抗体膜８２の代りに、素子底部の多結
晶シリコン膜２３４と同様の多結晶シリコン膜２４２を
フィールドプレートとして配設している。この多結晶シ
リコン膜２４２はゲート電極７８と同時に形成すること
ができるので、図５４の実施例に比べて製造工程は簡単
になる。FIG. 65 shows an embodiment in which the IGBT of the embodiment of FIG. 54 is partially modified. In this embodiment, a polycrystalline silicon film 242 similar to the polycrystalline silicon film 234 at the bottom of the element is provided as a field plate instead of the high resistance film 82 in the embodiment of FIG. Since the polycrystalline silicon film 242 can be formed simultaneously with the gate electrode 78, the manufacturing process is simplified as compared with the embodiment of FIG.
【０１３７】図６６は、図６５の実施例において、図５
５の実施例のように底部の多結晶シリコン膜２３４の下
にさらに多結晶シリコン膜２３５を設け、また上部の多
結晶シリコン膜２４２の上にさらに多結晶シリコン膜２
４３を設けた実施例である。これにより、素子上下のシ
ールド効果が大きくなる。FIG. 66 shows an example of FIG.
5, a polycrystalline silicon film 235 is further provided below the bottom polycrystalline silicon film 234, and the polycrystalline silicon film 2 is further formed on the upper polycrystalline silicon film 242.
This is an embodiment in which the number 43 is provided. As a result, the shielding effect above and below the element is increased.
【０１３８】以上、図５４〜図６６において説明した実
施例の多結晶シリコン膜２３４，２３５，２４２，２４
３は、多結晶シリコン膜に限らず、ＳＩＰＯＳや他の導
電体または抵抗体で置き換えることが可能である。また
図５４〜図６６で説明したと同様の変形は、ダイオー
ド，ＭＯＳＦＥＴ，ＭＣＴ，ＥＳＴ等においても有効で
ある。As described above, the polysilicon films 234, 235, 242, and 24 of the embodiment described with reference to FIGS.
Reference numeral 3 is not limited to a polycrystalline silicon film, and can be replaced with SIPOS or another conductor or resistor. The modification similar to that described with reference to FIGS. 54 to 66 is also effective for diodes, MOSFETs, MCTs, ESTs, and the like.
【０１３９】以上説明したように本発明によれば、下地
半導体基板から絶縁膜により分離され、横方向には素子
分離用絶縁膜またはｐｎ接合により分離された高抵抗半
導体層を用い、その表面に第１導電型の第１の低抵抗領
域と第２導電型の低抵抗領域を形成して構成される高耐
圧半導体素子において、高抵抗半導体層内の不純物のド
−ズ量を、第１の低抵抗領域と第２の低抵抗領域との間
に電圧を印加したときに、高抵抗半導体層の、第１の低
抵抗領域と第２の低抵抗領域との間の部分が完全に空乏
化するような値に設定されている。その結果、十分な高
耐圧特性を得ることができる。また、絶縁膜の膜厚を１
μm 以上と厚くした場合には、素子の逆バイアス電圧を
絶縁膜で大きく分担させ、また絶縁膜中の電界に依存す
る高抵抗半導体層中の電界を弱くすることによって、高
抵抗半導体層が薄いものであっても十分な高耐圧特性を
得ることができる。そして、高抵抗半導体層を薄くする
ことができる結果、素子分離が容易になる。As described above, according to the present invention, a high-resistance semiconductor layer separated from an underlying semiconductor substrate by an insulating film and laterally separated by an element-separating insulating film or a pn junction is used. In a high breakdown voltage semiconductor element formed by forming a first low resistance region of a first conductivity type and a low resistance region of a second conductivity type, the dose of impurities in the high resistance semiconductor layer is reduced by the first When a voltage is applied between the low-resistance region and the second low-resistance region, a portion of the high-resistance semiconductor layer between the first low-resistance region and the second low-resistance region is completely depleted. Is set to such a value. As a result, sufficient high withstand voltage characteristics can be obtained. The thickness of the insulating film is set to 1
When the thickness is increased to μm or more, the reverse bias voltage of the element is largely shared by the insulating film, and the electric field in the high-resistance semiconductor layer, which depends on the electric field in the insulating film, is reduced. Even with this, a sufficiently high withstand voltage characteristic can be obtained. As a result, the high-resistance semiconductor layer can be made thin, so that element isolation becomes easy.
【０１４０】本発明の第２の態様に係る高耐圧半導体素
子は、高抵抗半導体層の表面領域に、互いに離間して形
成された第１導電型の第１の低抵抗領域と第２導電型の
第２の低抵抗領域とを具備しており、これら第１の低抵
抗領域と第２の低抵抗領域との間に電圧を印加し、かつ
第１の低抵抗領域の電位と第２の低抵抗領域の電位はい
ずれも前記半導体基板の電位よりも高いときに、高抵抗
半導体層の底部に第２導電型、例えばｐ型のチャネル領
域が形成される。このｐ−チャネル領域は正の電荷を有
するので、基板とともにキャパシタを形成し、そによっ
て半導体基板の電位の影響をシ−ルドし、高抵抗半導体
層が空乏化するのを防止する。A high-breakdown-voltage semiconductor device according to a second aspect of the present invention is characterized in that a first low-resistance region of a first conductivity type and a second conductivity type are formed on a surface region of a high-resistance semiconductor layer so as to be separated from each other. A second low resistance region, a voltage is applied between the first low resistance region and the second low resistance region, and the potential of the first low resistance region and the second When the potential of each of the low resistance regions is higher than the potential of the semiconductor substrate, a second conductivity type, for example, a p-type channel region is formed at the bottom of the high resistance semiconductor layer. Since this p-channel region has a positive charge, it forms a capacitor with the substrate, thereby shielding the influence of the potential of the semiconductor substrate and preventing the high-resistance semiconductor layer from being depleted.
【０１４１】また、高抵抗の活性層（高抵抗半導体層）
に形成される高不純物濃度層が分離用の絶縁膜まで達す
るように、薄い活性層を用いた場合には、例えば、第１
導電型の高不純物濃度層が第１の絶縁膜に達する深さに
形成され、第２導電型の高不純物濃度層と基板を接地し
た状態で、第１導電型の高不純物濃度層にｐｎ接合が逆
バイアスとなる高電圧が印加されたとする。このとき第
１導電型の高不純物濃度層に印加される電圧は、縦方向
には全て第１の絶縁膜で分担される。また横方向には、
活性層表面に設けられた高抵抗体膜内に形成される一様
な電位分布に従って、活性層表面の横方向電位分布も均
一なものとなる。以上により、活性層内部の電界集中は
緩和されて、従来にない高耐圧特性が得られる。Further, a high-resistance active layer (high-resistance semiconductor layer)
In the case where a thin active layer is used so that the high impurity concentration layer formed
A conductive type high impurity concentration layer is formed to a depth reaching the first insulating film, and a pn junction is formed with the first conductive type high impurity concentration layer in a state where the second conductive type high impurity concentration layer and the substrate are grounded. It is assumed that a high voltage causing reverse bias is applied. At this time, the voltage applied to the first-conductivity-type high-impurity-concentration layer is entirely shared by the first insulating film in the vertical direction. Also, in the horizontal direction,
According to the uniform potential distribution formed in the high-resistance film provided on the active layer surface, the lateral potential distribution on the active layer surface also becomes uniform. As described above, the electric field concentration inside the active layer is alleviated, and a high withstand voltage characteristic which has not been obtained conventionally can be obtained.
【０１４２】また本発明では、薄い活性層が用いられる
から、横方向の素子分離も容易になる。In the present invention, since a thin active layer is used, lateral element isolation is also facilitated.
【０１４３】以下、図面を参照しながら本発明の第２の
態様に係る高耐圧半導体素子について説明する。Hereinafter, a high breakdown voltage semiconductor device according to the second embodiment of the present invention will be described with reference to the drawings.
【０１４４】図６７は、本発明の一実施例に係る横型ダ
イオードである。シリコン基板３０１上に、シリコン酸
化膜（第１の絶縁膜）３０２を介して、ｎ- 型の高抵抗
シリコン層（活性層）３０３が形成されている。シリコ
ン酸化膜３０２は１〜５μm程度の厚さとする。ｎ- 型
活性層３０３は、厚さが２μm 以下で、不純物総量が、
１．０×１０10／cm2 〜２．０×１０12／cm2 の範囲、
より好ましくは、厚さが０．４μm 以下で不純物総量が
０．５〜１．８×１０12／cm2 に設定されている。この
活性層３０３に、所定距離離れて高不純物濃度のｐ型ア
ノード層３０４と高不純物濃度のｎ型カソード層３０５
が形成されている。ｐ型アノード層３０４とｎ型カソー
ド層３０５は、図示のように活性層底部のシリコン酸化
膜３０２に達する深さに拡散形成されている。ただし、
ｐ型アノード層３０４は、シリコン酸化膜３０２に達し
ない深さでもよい。FIG. 67 shows a lateral diode according to one embodiment of the present invention. An n − -type high-resistance silicon layer (active layer) 303 is formed on a silicon substrate 301 with a silicon oxide film (first insulating film) 302 interposed therebetween. The silicon oxide film 302 has a thickness of about 1 to 5 μm. The n − -type active layer 303 has a thickness of 2 μm or less and a total impurity amount of
A range of 1.0 × 10 10 / cm 2 to 2.0 × 10 12 / cm 2 ,
More preferably, the thickness is set to 0.4 μm or less and the total amount of impurities is set to 0.5 to 1.8 × 10 12 / cm 2 . A p-type anode layer 304 having a high impurity concentration and an n-type cathode layer 305 having a high impurity concentration are separated from the active layer 303 by a predetermined distance.
Are formed. The p-type anode layer 304 and the n-type cathode layer 305 are formed by diffusion to a depth reaching the silicon oxide film 302 at the bottom of the active layer as shown in the figure. However,
The p-type anode layer 304 may have a depth that does not reach the silicon oxide film 302.
【０１４５】活性層３０３のｐ型アノード層３０４とｎ
型カソード層３０５により挟まれた領域上には、シリコ
ン酸化膜（第２の絶縁膜）３０６を介して、高抵抗体膜
３０７が配設されている。シリコン酸化膜３０６は０．
３μm 以下、より好ましくは０．２μm 以下の厚さとす
る。高抵抗体膜３０７は、例えばＳＩＰＯＳ（Ｓemi-Ｉ
nsurating Ｐolycrystalline Ｓilicon）である。高抵
抗体膜３０７の表面は保護膜としてのシリコン酸化膜３
０８により覆われている。The p-type anode layer 304 of the active layer 303 and n
On a region sandwiched between the mold cathode layers 305, a high-resistance film 307 is provided via a silicon oxide film (second insulating film) 306. The silicon oxide film 306 has a thickness of 0.
The thickness is 3 μm or less, more preferably 0.2 μm or less. The high resistance film 307 is made of, for example, SIPOS (Semi-I
nsurating Polycrystalline Silicon). The surface of the high resistance film 307 is a silicon oxide film 3 as a protective film.
08.
【０１４６】ｐ型アノード層３０４，ｎ型カソード層３
０５にはそれぞれ、アノード電極３０９，カソード電極
３１０が形成されている。高抵抗体膜３０７の両端部は
これらアノード電極３０９，カソード電極３１０に接続
されている。The p-type anode layer 304 and the n-type cathode layer 3
An anode electrode 309 and a cathode electrode 310 are formed on each of the electrodes 05. Both ends of the high resistance film 307 are connected to the anode electrode 309 and the cathode electrode 310.
【０１４７】この実施例によれば、優れた高耐圧特性が
得られる。例えば、ｐ型アノード層３０４と基板３０１
を接地して、ｎ型カソード層３０５に正の高電圧を印加
した場合について考える。ｎ型カソード層３０５は、活
性層底部のシリコン酸化膜３０２に達する深さに形成さ
れているから、縦方向には、ｎ型カソード層３０５に印
加される電圧は全てシリコン酸化膜３０２で分担され
る。また、アノード・カソード間電圧により、活性層３
０３の表面に形成された高抵抗体膜３０７には微小電流
が流れて、横方向に一様な電位分布が形成される。この
高抵抗体膜３０７内の電位分布の影響を受けて、高抵抗
体膜３０７直下の活性層３０３内も横方向に一様な電位
分布が形成される。以上の結果、素子内部の電界集中は
緩和されて、高耐圧が実現される。According to this embodiment, excellent high withstand voltage characteristics can be obtained. For example, the p-type anode layer 304 and the substrate 301
Is grounded, and a positive high voltage is applied to the n-type cathode layer 305. Since the n-type cathode layer 305 is formed to a depth reaching the silicon oxide film 302 at the bottom of the active layer, all the voltage applied to the n-type cathode layer 305 is shared by the silicon oxide film 302 in the vertical direction. You. Further, the active layer 3 is controlled by the voltage between the anode and the cathode.
A minute current flows through the high-resistance film 307 formed on the surface of the substrate 03, and a uniform potential distribution is formed in the lateral direction. Under the influence of the potential distribution in the high-resistance film 307, a uniform potential distribution is also formed in the horizontal direction in the active layer 303 immediately below the high-resistance film 307. As a result, the electric field concentration inside the element is reduced, and a high breakdown voltage is realized.
【０１４８】高抵抗体膜３０７の一様電位分布の影響が
活性層３０３に十分に伝わるためには、高抵抗体膜３０
７の下のシリコン酸化膜３０６は薄い方がよく、前述の
ようにこれが０．２μm 以下で好ましい高耐圧特性が得
られる。また、基板電位の活性層３に対する影響を小さ
くして、相対的に高抵抗体膜３０７の電位の影響を大き
くするためには、活性層３０３下のシリコン酸化膜３０
２は活性層より厚い方がよい。In order for the effect of the uniform potential distribution of the high-resistance film 307 to be sufficiently transmitted to the active layer 303, the high-resistance film 30
The thickness of the silicon oxide film 306 below 7 is preferably thin. As described above, when the thickness is 0.2 μm or less, preferable high withstand voltage characteristics can be obtained. In order to reduce the influence of the substrate potential on the active layer 3 and relatively increase the influence of the potential of the high-resistance film 307, the silicon oxide film 30 under the active layer 303 is formed.
2 is preferably thicker than the active layer.
【０１４９】この実施例の効果を裏付ける具体的なデー
タを以下に説明する。Specific data supporting the effect of this embodiment will be described below.
【０１５０】図１２２は、ｎ- 型活性層３０３の不純物
総量と耐圧の関係を示している。図から明らかなよう
に、不純物総量がほぼ１．８×１０12／cm2 の点を境に
して、これを越えると耐圧は急激に低下する。約５００
Ｖ以上の耐圧を得る上で許容される不純物総量の範囲
は、１．０×１０10／cm2 〜２．０×１０12／cm2 であ
る。FIG. 122 shows the relationship between the total amount of impurities in the n − -type active layer 303 and the breakdown voltage. As is apparent from the figure, the breakdown voltage sharply decreases when the total amount of impurities exceeds the boundary of about 1.8 × 10 12 / cm 2 . About 500
The range of the total amount of impurities allowed for obtaining a withstand voltage of V or more is 1.0 × 10 10 / cm 2 to 2.0 × 10 12 / cm 2 .
【０１５１】図１２３は、活性層３０３の厚さが０．１
μm のときの高抵抗体膜３０７下の酸化膜３０６の膜厚
と耐圧の関係である。酸化膜３０６の膜厚が大きいと、
高抵抗体膜３０７による活性層の電位分布一様化の効果
が得られず、０．３μm 以下でその効果が現れる。特に
０．２μm 以下にすると、耐圧向上に顕著な効果が認め
られることが分かる。FIG. 123 shows that the thickness of the active layer 303 is 0.1
This is a relationship between the thickness of the oxide film 306 below the high resistance film 307 and the breakdown voltage when the thickness is μm. If the thickness of the oxide film 306 is large,
The effect of equalizing the potential distribution of the active layer by the high-resistance film 307 cannot be obtained, and the effect appears at 0.3 μm or less. In particular, when the thickness is 0.2 μm or less, a remarkable effect in improving the withstand voltage is recognized.
【０１５２】図１２４は、活性層３０３の厚みと耐圧の
関係を示すデータである。活性層厚みが２μm 以下で
は、薄くなるにつれて耐圧が向上する。これは、ｐ型ア
ノード層３０４およびカソード層３０５が酸化膜３０２
に達する深さに形成されていることと、活性層３０３上
の高抵抗体膜３０７による活性層３０３内の電位分布均
一化の効果によるものである。FIG. 124 shows data indicating the relationship between the thickness of the active layer 303 and the breakdown voltage. When the thickness of the active layer is 2 μm or less, the withstand voltage increases as the thickness decreases. This is because the p-type anode layer 304 and the cathode layer 305
, And the effect of uniforming the potential distribution in the active layer 303 by the high-resistance film 307 on the active layer 303.
【０１５３】図６８は、図６７の構造を基本として、高
抵抗体膜３０７下のシリコン酸化膜３０６を省略し、高
抵抗体膜３０７を直接活性層３０３の表面に配設した実
施例である。この構造では、高抵抗体膜３０７の一様電
位分布がそのまま活性層内部に伝わり、より効果的に電
界集中が緩和される。FIG. 68 shows an embodiment in which the silicon oxide film 306 under the high-resistance film 307 is omitted and the high-resistance film 307 is provided directly on the surface of the active layer 303 based on the structure of FIG. . In this structure, the uniform potential distribution of the high resistance film 307 is directly transmitted to the inside of the active layer, and the electric field concentration is more effectively reduced.
【０１５４】図６９は、本発明をＭＯＳＦＥＴに適用し
た実施例である。基板３０１上にシリコン酸化膜３０２
を介して２μm 以下の薄いｎ- 型活性層３０３が形成さ
れる構造は、図６５の実施例と同様である。ｎ- 型活性
層３０３の不純物総量も図６７の実施例と同様に設定さ
れる。活性層３０３には、図６７の実施例でのｐ型アノ
ード層３０４，ｎ型カソード層３０５にそれぞれに対応
するｐ型ベース層３１１、ｎ型ドレイン層３１２が形成
されている。ｐ型ベース層３１１およびｎ型ドレイン層
３１２は、シリコン酸化膜３０２に達する深さに形成さ
れているが、ｐ型ベース層３１１はこれより浅いもので
あってもよい。FIG. 69 shows an embodiment in which the present invention is applied to a MOSFET. A silicon oxide film 302 on a substrate 301
The structure in which a thin n − -type active layer 303 of 2 μm or less is formed through the same as that of the embodiment of FIG. The total amount of impurities in n − -type active layer 303 is set in the same manner as in the embodiment of FIG. In the active layer 303, a p-type base layer 311 and an n-type drain layer 312 corresponding to the p-type anode layer 304 and the n-type cathode layer 305 in the embodiment of FIG. 67 are formed. Although the p-type base layer 311 and the n-type drain layer 312 are formed to a depth reaching the silicon oxide film 302, the p-type base layer 311 may be shallower.
【０１５５】ｐ型ベース層３１１内にはｎ型ソース層３
１３が形成され、このｎ型ソース層３１３とｎ- 型活性
層３０３により挟まれたｐ型ベース層３１１の表面部を
チャネル領域として、この上に６０nm程度のゲート酸化
膜３１４を介してゲート電極３１５が形成されている。The p-type base layer 311 has an n-type source layer 3
13 is formed, and the surface of p-type base layer 311 sandwiched between n-type source layer 313 and n − -type active layer 303 is used as a channel region. 315 are formed.
【０１５６】ｐ型ベース層３１１とｎ型ドレイン層３１
２により挟まれた活性層３０３の表面には、図６７の実
施例と同様に、０．３μm 以下、好ましくは０．２μm
以下のシリコン酸化膜３０６を介して高抵抗体膜３０７
が形成されている。高抵抗体膜３０７上はシリコン酸化
膜３０８で覆われている。P-type base layer 311 and n-type drain layer 31
2, the surface of the active layer 303 is 0.3 μm or less, preferably 0.2 μm
A high-resistance film 307 is formed via the following silicon oxide film 306.
Are formed. The high resistance film 307 is covered with a silicon oxide film 308.
【０１５７】ソース電極３１６は、ｎ型ソース層３１３
とｐ型ベース層３１１に同時にコンタクトするようにソ
ース電極３１６が形成され、ｎ型ドレイン層３１２には
ドレイン電極３１７が形成されている。高抵抗体膜３０
７はの端部は、ゲート電極３１５とドレイン電極３１７
に接続されている。The source electrode 316 is formed of the n-type source layer 313
And a p-type base layer 311, a source electrode 316 is formed, and a drain electrode 317 is formed on the n-type drain layer 312. High resistance film 30
7 has a gate electrode 315 and a drain electrode 317
It is connected to the.
【０１５８】この実施例のＭＯＳＦＥＴも、図６７の実
施例のダイオードと同様に優れた高耐圧特性が得られ
る。The MOSFET of this embodiment can obtain excellent high withstand voltage characteristics similarly to the diode of the embodiment of FIG.
【０１５９】図７０は、図６９の構造において、活性層
３０３をより薄くして、ｎ型ソース層３１３がシリコン
酸化膜３０２に達するようにした実施例である。図７１
および図７２はそれぞれ、図６９および図７０の構造を
基本として、高抵抗体膜３０７を直接ｎ- 型活性層３０
３の表面に形成した実施例である。FIG. 70 shows an embodiment in which, in the structure of FIG. 69, the active layer 303 is made thinner so that the n-type source layer 313 reaches the silicon oxide film 302. Figure 71
And FIG. 72 show that the high-resistance film 307 is directly formed on the n − -type active layer 30 based on the structure of FIGS.
This is an embodiment formed on the surface of No. 3.
【０１６０】これらの実施例によっても、同様に優れた
高耐圧特性が得られる。According to these embodiments, similarly, excellent high withstand voltage characteristics can be obtained.
【０１６１】図７３は、本発明を横型のＩＧＢＴに適用
した実施例である。その基本構造は、図６９と同様であ
る。図６９のｎ型ドレイン層１２に相当するものがこの
実施例ではｎ型ベース層１２′であり、このｎ型ベース
層１２′内にｐ型ドレイン層１８が形成されている。FIG. 73 shows an embodiment in which the present invention is applied to a horizontal IGBT. The basic structure is the same as that of FIG. What corresponds to the n-type drain layer 12 in FIG. 69 is an n-type base layer 12 'in this embodiment, and a p-type drain layer 18 is formed in the n-type base layer 12'.
【０１６２】図７４は、この様なＩＧＢＴにおいて、図
７０の実施例と同様にｎ型ソース層３１３およびｐ型ド
レイン層３１８がシリコン酸化膜３０２に達する深さと
なるように活性層３０３を薄くした実施例である。この
ときｐ型ドレイン層３１８がシリコン酸化膜３０２に接
しているため、活性層底部にｐ型反転層によるチャネル
が形成されることがある。これを防ぐにはｎ型ベース層
３１２′の不純物濃度を高く設定する必要があり、具体
的にはｎ型ベース層３１２′の不純物濃度が１×１０17
／cm3 以上であればよい。FIG. 74 shows such an IGBT in which the active layer 303 is thinned so that the n-type source layer 313 and the p-type drain layer 318 reach the silicon oxide film 302 as in the embodiment of FIG. This is an example. At this time, since the p-type drain layer 318 is in contact with the silicon oxide film 302, a channel may be formed by the p-type inversion layer at the bottom of the active layer. To prevent this, it is necessary to set the impurity concentration of the n-type base layer 312 'to be high. Specifically, the impurity concentration of the n-type base layer 312' is 1 × 10 17
/ Cm 3 or more.
【０１６３】また、図７５および図７６はそれぞれ、図
７３および図７４の構造を基本として、高抵抗体膜３０
７を直接活性層３０３の表面に接触させて形成した実施
例である。FIGS. 75 and 76 are based on the structure of FIGS. 73 and 74, respectively.
7 is an embodiment in which the layer 7 is formed in direct contact with the surface of the active layer 303.
【０１６４】これらのＩＧＢＴにおいても、優れた高耐
圧特性が得られる。In these IGBTs as well, excellent high withstand voltage characteristics can be obtained.
【０１６５】図７７は、図６７のダイオードにおいて、
高抵抗体膜３０７の両端を直接ｐ型アノード層３０４と
ｎ型カソード層３０５にコンタクトさせた実施例であ
る。FIG. 77 shows the diode of FIG.
In this embodiment, both ends of the high-resistance film 307 are directly contacted with the p-type anode layer 304 and the n-type cathode layer 305.
【０１６６】図７８は同様に、図６９のＭＯＳＦＥＴに
おいて、高抵抗体膜３０７の両端をそれぞれ、ｎ型ソー
ス層３１３とｎ型ドレイン層３１２にコンタクトさせた
実施例である。図７９はさらに、図７８の構造におい
て、高抵抗体膜３０７のドレイン側端部を不純物ドープ
の多結晶シリコン膜３１９を介してドレイン電極３１７
に接続した実施例である。図８０は、図７１のＭＯＳＦ
ＥＴにおいて、高抵抗体膜３０７のソース側端部をｎ型
ソース層３１３にコンタクトさせた実施例である。Similarly, FIG. 78 shows an embodiment in which both ends of the high-resistance film 307 are brought into contact with the n-type source layer 313 and the n-type drain layer 312 in the MOSFET of FIG. 69, respectively. FIG. 79 further shows that, in the structure of FIG. 78, the drain-side end of the high-resistance film 307 is connected to the drain electrode 317 via an impurity-doped polycrystalline silicon film 319.
This is an embodiment connected to the present embodiment. FIG. 80 shows the MOSF of FIG.
In this example, the source side end of the high resistance film 307 is brought into contact with the n-type source layer 313 in ET.
【０１６７】図７３〜図７６のＩＧＢＴの実施例におい
ても、図には示さないが、高抵抗体膜３０７の端部の接
続をＭＯＳＦＥＴの実施例と同様に変形することができ
る。In the embodiment of the IGBT of FIGS. 73 to 76, though not shown, the connection at the end of the high-resistance film 307 can be modified in the same manner as in the embodiment of the MOSFET.
【０１６８】これらの実施例によっても、同様の効果が
得られる。The same effects can be obtained by these embodiments.
【０１６９】図８１〜図９４は、これまでに示した図６
７〜図８０の各実施例において、活性層３０３の底部に
もＳＩＰＯＳ等の高抵抗体膜３２０を形成した実施例で
ある。FIGS. 81 to 94 correspond to FIGS.
In each of the embodiments shown in FIGS. 7 to 80, a high-resistance film 320 such as SIPOS is also formed on the bottom of the active layer 303.
【０１７０】活性層３０３の底部に形成した高抵抗体膜
３２０は、活性層３０３の表面に設けられた高抵抗体膜
３０７と同様の働きをする。これにより素子内部の電界
集中が更に効果的に緩和され、高耐圧特性が得られる。The high-resistance film 320 formed on the bottom of the active layer 303 functions similarly to the high-resistance film 307 provided on the surface of the active layer 303. Thereby, the electric field concentration inside the element is more effectively alleviated, and a high breakdown voltage characteristic is obtained.
【０１７１】図９５〜図１０８はそれぞれ、図８１〜図
９４の構造において、活性層３０３と高抵抗体膜３２０
の間に薄いシリコン酸化膜３２１を介在させた実施例で
ある。これらの実施例でも、シリコン酸化膜３２１の膜
厚を十分薄く、好ましくは０．２μm 以下とすれば、高
抵抗体膜３２１の効果により優れた高耐圧特性が得られ
る。FIGS. 95 to 108 show the active layer 303 and the high-resistance film 320 in the structures of FIGS. 81 to 94, respectively.
In this embodiment, a thin silicon oxide film 321 is interposed. Also in these embodiments, when the thickness of the silicon oxide film 321 is sufficiently small, preferably 0.2 μm or less, excellent high withstand voltage characteristics can be obtained by the effect of the high resistance film 321.
【０１７２】なお図８１〜９４および図９５〜図１０８
では、素子底部の高抵抗体膜３２０に対するアノード，
カソードの電位或いはドレイン，ソースの電位が拡散層
を介して与えられているが、溝を掘る等して電極が直接
高抵抗体膜３２０に接続されるようにしてもよい。FIGS. 81 to 94 and FIGS. 95 to 108
Then, the anode for the high-resistance film 320 at the bottom of the element,
Although the potential of the cathode or the potential of the drain and the source is applied through the diffusion layer, the electrode may be directly connected to the high-resistance film 320 by digging a groove or the like.
【０１７３】ここまでの実施例では、ダイオードのアノ
ード，カソード不純物層のように、活性層内で横方向に
対向する異なる導電型不純物層が共に活性層下地の酸化
膜に接する場合を説明したが、本発明は、これらのうち
少なくとも一方が下地酸化膜に接する状態であれば有効
である。その様な実施例を次に幾つか例示する。In the embodiments described above, the case where different conductive type impurity layers which are laterally opposed in the active layer, such as the anode and cathode impurity layers of the diode, both contact the oxide film underlying the active layer has been described. The present invention is effective as long as at least one of them is in contact with the underlying oxide film. Several such embodiments will now be illustrated.
【０１７４】図１０９は、図６７の実施例において、ｐ
型アノード層３０４が下地酸化膜３０２に接しない状態
とした実施例である。逆バイアス印加時に電界集中によ
りブレークダウンを生じるのはｎ型カソード層３０５側
であるから、この実施例によっても十分に高耐圧特性が
得られる。FIG. 109 shows that p in the embodiment of FIG.
This is an embodiment in which the mold anode layer 304 is not in contact with the base oxide film 302. Since breakdown occurs due to electric field concentration when a reverse bias is applied, on the n-type cathode layer 305 side, sufficiently high withstand voltage characteristics can be obtained also in this embodiment.
【０１７５】図１１０は、図１０９と逆に、ｐ型アノー
ド層３０４は酸化膜３０２に接する深さとし、ｎ型カソ
ード層３０５は酸化膜３０２に達しない深さに形成され
た実施例である。この構造でも、ｎ型カソード層３０５
の下に残る活性層厚みが非常に小さいものであれば、十
分な高耐圧特性が得られる。FIG. 110 shows an embodiment in which the p-type anode layer 304 is formed to have a depth in contact with the oxide film 302 and the n-type cathode layer 305 is formed to a depth which does not reach the oxide film 302, contrary to FIG. Even in this structure, the n-type cathode layer 305
If the thickness of the active layer remaining under the substrate is very small, sufficient high withstand voltage characteristics can be obtained.
【０１７６】同様の変形は先に説明した他のダイオード
の実施例についても可能である。Similar modifications are possible for the other diode embodiments described above.
【０１７７】図１１１および図１１２は、それぞれ図７
１および図７２の実施例のＭＯＳＦＥＴにおいて、ｎ型
ドレイン層３１２の深さが下地酸化膜３０２に達しない
状態とした実施例である。これらの実施例も、ｎ型ドレ
イン層３１２の下に残る活性層厚みが十分小さいもので
あれば、必要な高耐圧特性が得られる。FIGS. 111 and 112 correspond to FIG.
72 is an embodiment in which the depth of the n-type drain layer 312 does not reach the base oxide film 302 in the MOSFETs of the embodiments of FIGS. Also in these embodiments, if the thickness of the active layer remaining under the n-type drain layer 312 is sufficiently small, necessary high breakdown voltage characteristics can be obtained.
【０１７８】図１１３は、図７１の実施例のＭＯＳＦＥ
Ｔにおいて、ｐ型ベース層３１１が下地酸化膜３０２に
接しない深さに形成された実施例である。この場合も、
図１０９のダイオードの実施例と同様の理由で高耐圧特
性が得られる。FIG. 113 shows the MOSFE of the embodiment shown in FIG.
In this embodiment, at T, the p-type base layer 311 is formed at a depth not in contact with the base oxide film 302. Again,
High breakdown voltage characteristics can be obtained for the same reason as in the embodiment of the diode in FIG.
【０１７９】図１１４および図１１５は、ＩＧＢＴの実
施例において、ソース層，ドレイン層の一方のみが酸化
膜３０２に接する深さに形成された実施例である。ＩＧ
ＢＴの場合、ソース，ドレイン層は高耐圧特性に直接関
係ないので、この様な変形を施しても、高耐圧特性に影
響はない。特に図１１５は、ｐ型ドレイン層が酸化膜３
０２に接しておらず、活性層底部のｐ型反転層によるチ
ャネル形成を避けることができる。FIGS. 114 and 115 show an embodiment of the IGBT in which only one of the source layer and the drain layer is formed at a depth in contact with the oxide film 302. FIG. IG
In the case of BT, since the source and drain layers are not directly related to the high withstand voltage characteristics, such a deformation does not affect the high withstand voltage characteristics. In particular, FIG. 115 shows that the p-type drain layer
Since it is not in contact with 02, channel formation by the p-type inversion layer at the bottom of the active layer can be avoided.
【０１８０】図１１６および図１１７は、それぞれ図７
５および図７６の実施例のＩＧＢＴにおいて、ｐ型ベー
ス層３１１が酸化膜３０２に達しない深さをもって形成
された実施例である。ＩＧＢＴでは、逆バイアス印加
時、ドレイン側のｎ型ベース層側の電界集中が問題にな
るので、ｎ型ベース層３１２′が酸化膜に達する深さに
形成されていれば、十分に高耐圧特性が保証される。FIGS. 116 and 117 correspond to FIG.
In this embodiment, the p-type base layer 311 is formed to have a depth that does not reach the oxide film 302 in the IGBT of the embodiment shown in FIGS. In the IGBT, when a reverse bias is applied, electric field concentration on the n-type base layer on the drain side becomes a problem. Therefore, if the n-type base layer 312 'is formed to a depth reaching the oxide film, sufficiently high breakdown voltage characteristics can be obtained. Is guaranteed.
【０１８１】図１１８および図１１９はそれぞれ、図１
１６および図１１７と逆に、ｎ型ベース層３１２′が酸
化膜３０２に達しない深さに形成された実施例である。
この場合も、ｎ型ベース層３１２′下に残る活性層厚み
が十分小さいものであれば、高耐圧特性が得られる。FIGS. 118 and 119 correspond to FIGS.
In this embodiment, the n-type base layer 312 ′ is formed at a depth that does not reach the oxide film 302, contrary to FIGS.
Also in this case, if the thickness of the active layer remaining under the n-type base layer 312 'is sufficiently small, high withstand voltage characteristics can be obtained.
【０１８２】図１２０は、図６７の実施例において、ｐ
型アノード層３０４，ｎ型カソード層３０５を上からの
不純物拡散ではなく、横からの不純物拡散によって形成
して、接合面が活性層にほぼ垂直になるようにした実施
例である。同様の変形は、これまでに示した他の実施例
についても可能である。FIG. 120 shows that p in the embodiment of FIG.
In this embodiment, the anode layer 304 and the n-type cathode layer 305 are formed not by diffusion of impurities from above but by diffusion of impurities from the side, so that the junction surface is substantially perpendicular to the active layer. Similar modifications are possible for the other embodiments shown above.
【０１８３】以上においては、素子の横方向分離につい
ては説明を省いたが、図１２１（ａ）〜（ｃ）に示すよ
うな分離構造を用いることができる。In the above, the description of the lateral separation of the elements is omitted, but the separation structure as shown in FIGS. 121 (a) to 121 (c) can be used.
【０１８４】図１２１（ａ）は、選択酸化法（ＬＯＣＯ
Ｓ法）によって活性層３０３の底部のシリコン酸化膜３
０２に達する深さに、横方向分離用のシリコン酸化膜３
２２を形成したものである。本発明では、活性層３０３
が２μm 以下と薄いものであるため、この様に選択酸化
法によって完全な誘電体分離構造を得ることが容易であ
る。FIG. 121 (a) shows a selective oxidation method (LOCO
S method), the silicon oxide film 3 on the bottom of the active layer 303
02, a silicon oxide film 3 for lateral isolation
22 is formed. In the present invention, the active layer 303
Is as thin as 2 μm or less, and thus it is easy to obtain a complete dielectric isolation structure by the selective oxidation method.
【０１８５】図１２１（ｂ) は、シリコン酸化膜３０２
に達する深さの分離溝３２３を形成し、その側面にシリ
コン酸化膜３２４を形成した後に例えば多結晶シリコン
膜３２５を埋め込んだものである。FIG. 121B shows a silicon oxide film 302.
Is formed by forming a separation groove 323 having a depth to reach a depth, forming a silicon oxide film 324 on the side surface thereof, and then embedding a polycrystalline silicon film 325, for example.
【０１８６】図１２１（ｃ）は、ｐ型拡散層３２６によ
りｐｎ接合分離構造としたものである。これらの構造で
あっても、活性層３０３が薄いものであるために、分離
領域に大きい面積を確保することなく、容易に横方向分
離を行うことができる。FIG. 121 (c) shows a pn junction isolation structure with a p-type diffusion layer 326. Even in these structures, since the active layer 303 is thin, horizontal separation can be easily performed without securing a large area in the separation region.
【０１８７】以上のダイオード，ＭＯＳＦＥＴおよびＩ
ＧＢＴの各実施例において、各部の導電型を逆にするこ
とができ、その場合にも本発明は有効である。The above diode, MOSFET and I
In each embodiment of the GBT, the conductivity type of each part can be reversed, and in this case, the present invention is effective.
【０１８８】以上説明したように本発明の第２の態様に
係る高耐圧半導体素子によれば、薄い活性層を用いて高
電圧が印加される高不純物濃度層が下地絶縁膜に達する
ような誘電体分離構造とし、かつ活性層表面には一様電
位分布が形成される高抵抗体膜を配設することによっ
て、横方向の素子分離が容易で、優れた高耐圧特性を示
す半導体素子を得ることができる。As described above, according to the high-breakdown-voltage semiconductor device of the second embodiment of the present invention, a dielectric layer in which a high impurity concentration layer to which a high voltage is applied using a thin active layer reaches an underlying insulating film. By providing a high-resistance film having a body isolation structure and a uniform potential distribution formed on the surface of the active layer, a semiconductor element which is easy to separate in the lateral direction and exhibits excellent high withstand voltage characteristics is obtained. be able to.
【０１８９】以上、本発明の高耐圧半導体素子の具体的
例として、高抵抗半導体層上に、絶縁層を介して、又は
介さずに高抵抗膜を形成した例について説明したが、こ
の高抵抗膜は、既に述べた本発明の高耐圧半導体素子の
特徴からみて、必ずしも必要ではない。従って、以下、
高抵抗膜を形成しない例につき、説明する。As described above, as a specific example of the high breakdown voltage semiconductor element of the present invention, an example in which a high resistance film is formed on a high resistance semiconductor layer with or without an insulating layer has been described. The film is not always necessary in view of the characteristics of the high breakdown voltage semiconductor element of the present invention described above. Therefore,
An example in which a high resistance film is not formed will be described.
【０１９０】図１２５は、本発明の一実施例に係る横型
ダイオードである。シリコン基板３０１上に、シリコン
酸化膜（第１の絶縁膜）３０２を介して、ｎ- 型の高抵
抗シリコン層（活性層）３０３が形成されている。シリ
コン酸化膜３０２は１〜５μm 程度の厚さとする。ｎ-
型活性層３０３は、不純物総量が、１．０×１０10／cm
2 〜２．０×１０12／cm2 の範囲、より好ましくは、不
純物総量が０．５〜１．８×１０12／cm2 に設定されて
いる。この活性層３０３に、所定距離離れて高不純物濃
度のｐ型アノード層３０４と高不純物濃度のｎ型カソー
ド層３０５が形成されている。ｐ型アノード層３０４と
ｎ型カソード層３０５は、図示のようにシリコン酸化膜
３０２に達しない深さに形成されている。これらｐ型ア
ノード層３０４に電位Ｖ1 を、ｎ型カソード層３０５に
電位Ｖ2 を印加し、かつＶ1 とＶ2 はいずれもシリコン
基板３０１の電位Ｖsub よりも高いときに、高抵抗シリ
コン層３０３の底部にｐ型のチャネル領域３０３ａが形
成される。このｐ−チャネル領域３０３ａは正の電荷を
有するので、基板３０１とともにキャパシタを形成し、
それによって基板３０１の電位の影響をシ−ルドし、高
抵抗シリコン層３０３が空乏化するのが防止される。FIG. 125 shows a lateral diode according to one embodiment of the present invention. An n − -type high-resistance silicon layer (active layer) 303 is formed on a silicon substrate 301 with a silicon oxide film (first insulating film) 302 interposed therebetween. The silicon oxide film 302 has a thickness of about 1 to 5 μm. n -
Type active layer 303 has a total impurity amount of 1.0 × 10 10 / cm
The range of 2 to 2.0 × 10 12 / cm 2 , more preferably, the total amount of impurities is set to 0.5 to 1.8 × 10 12 / cm 2 . On this active layer 303, a p-type anode layer 304 with a high impurity concentration and an n-type cathode layer 305 with a high impurity concentration are formed at a predetermined distance apart. The p-type anode layer 304 and the n-type cathode layer 305 are formed at a depth that does not reach the silicon oxide film 302 as shown in the figure. When a potential V 1 is applied to the p-type anode layer 304 and a potential V 2 is applied to the n-type cathode layer 305, and both V 1 and V 2 are higher than the potential Vsub of the silicon substrate 301, the high-resistance silicon layer A p-type channel region 303a is formed at the bottom of 303. Since the p-channel region 303a has a positive charge, a capacitor is formed together with the substrate 301,
This shields the influence of the potential of the substrate 301 and prevents the high-resistance silicon layer 303 from being depleted.
【０１９１】図１２６は、図１２５に示すｐ−チャネル
領域３０３ａが形成される他の例を示すＭＯＳＦＥＴで
ある。基板３０１上にシリコン酸化膜３０２を介してｎ
- 型活性層３０３が形成されている。活性層３０３に
は、ｐ型ベース層３１１、ｎ型ドレイン層３１２が形成
されている。ｐ型ベース層３１１およびｎ型ドレイン層
３１２は、シリコン酸化膜３０２に達しない深さに形成
されている。FIG. 126 shows a MOSFET showing another example in which p-channel region 303a shown in FIG. 125 is formed. N on a substrate 301 via a silicon oxide film 302
A -type active layer 303 is formed. On the active layer 303, a p-type base layer 311 and an n-type drain layer 312 are formed. The p-type base layer 311 and the n-type drain layer 312 are formed at a depth that does not reach the silicon oxide film 302.
【０１９２】ｐ型ベース層３１１内にはｎ型ソース層３
１３が形成され、このｎ型ソース層３１３とｎ- 型活性
層３０３により挟まれたｐ型ベース層３１１の表面部を
チャネル領域として、この上に６０nm程度のゲート酸化
膜３１４を介してゲート電極３１５が形成されている。The n-type source layer 3 is provided in the p-type base layer 311.
13 is formed, and the surface of p-type base layer 311 sandwiched between n-type source layer 313 and n − -type active layer 303 is used as a channel region. 315 are formed.
【０１９３】図１２６に示すＭＯＳＦＥＴを、回路の高
電位側のスイッチとして用いる場合、ＭＯＳＦＥＴをオ
ンさせると、ソ−ス電位及びドレイン電位はともに基板
３０１の電位に対して高電位となる。この場合、基板３
０１の電位の影響がシ−ルドされないと、活性層３０３
が空乏化して、ＭＯＳＦＥＴのオン抵抗は非常に大きく
なってしまう。In the case where the MOSFET shown in FIG. 126 is used as a switch on the high potential side of the circuit, when the MOSFET is turned on, both the source potential and the drain potential become higher than the potential of the substrate 301. In this case, the substrate 3
01 is not shielded, the active layer 303
Is depleted, and the on-resistance of the MOSFET becomes very large.
【０１９４】しかし、ｐ型ベース層３１１と酸化膜３０
２との距離と、ｐ型ベース層３１１の不純物濃度とを適
切な値に選択すると、ソ−ス電位Ｖ1 がある一定の値以
上のときに、ｐ型ベース層３１１から正孔が注入され、
活性層３０３の底部にｐ−チャネル領域が形成され、そ
れによって活性層３０３の空乏化が防止される。However, the p-type base layer 311 and the oxide film 30
The distance between the 2, selecting the impurity concentration of the p-type base layer 311 to a suitable value, source - when more than a predetermined value the ground potential V 1 is located, holes are injected from the p-type base layer 311 ,
A p-channel region is formed at the bottom of active layer 303, thereby preventing depletion of active layer 303.
【０１９５】この場合、ｐ−チャネル領域が形成される
ためのソ−ス電位Ｖｐは、下記の式で与えられる。In this case, the source potential Vp for forming the p-channel region is given by the following equation.
【０１９６】 Ｖｐ＝ｑＣN ｌ2 ／２ε ｑ：１．６×１０-19 （Ｃ） ＣN ：Ｎ型不純物の濃度（ｃｍ-3） ε：誘電率（１．０５×１０-12 Ｆ／ｃｍ） Ｖｐは、１０Ｖ以下であるのが好ましい。即ち、ｌ≦
２０ε／ｑＣN Ｖｐを０にするには、ｌを０にすればよ
い。即ち、図１２７及び１２８に示す構造とすればよ
い。Vp = qC N l 2 / 2ε q: 1.6 × 10 −19 (C) C N : Concentration of N-type impurity (cm −3 ) ε: Dielectric constant (1.05 × 10 −12 F / cm) Vp is preferably 10 V or less. That is, l ≦
In order to set 20ε / qC N Vp to 0, 1 may be set to 0. That is, the structure shown in FIGS.
【０１９７】図１２６において、ドレイン領域３１２の
導電型がｐ型となるとき、素子はＩＧＢＴとなる。その
ようなＩＧＢＴでは、ｎ- 活性層の電位はフロ−ティン
グ状態にあり、たとえ距離ｌがゼロよりおおきくても、
ｐ−チャンネル領域は底部酸化膜３０２上に常に形成さ
れる。ｎ- 型活性層は、不純物の拡散により形成するこ
とが出来る。Referring to FIG. 126, when the conductivity type of drain region 312 is p-type, the element is an IGBT. In such an IGBT, the potential of the n - active layer is in a floating state, and even if the distance l is larger than zero,
The p-channel region is always formed on the bottom oxide film 302. The n − -type active layer can be formed by diffusion of an impurity.
【０１９８】高抵抗半導体層上に高抵抗膜を形成しない
構造は、以上挙げた例に限らず、図３〜図１２０の構造
において、高抵抗半導体層上の高抵抗膜を除去した構造
とすることが出来る。そのような構造を図１２９〜図１
５３に示す。The structure in which the high-resistance film is not formed on the high-resistance semiconductor layer is not limited to the examples described above, and may be the structure shown in FIGS. 3 to 120 except that the high-resistance film on the high-resistance semiconductor layer is removed. I can do it. Such structures are shown in FIGS.
53.
【０１９９】[0199]
【発明の効果】以上説明したように本発明によれば、下
地半導体基板から第１の絶縁膜により分離され、横方向
には第２の絶縁膜またはｐｎ接合により分離された高抵
抗半導体層を用い、その表面に第１導電型の第１の低抵
抗領域と第２導電型の低抵抗領域を形成して構成される
高耐圧半導体素子において、第１の絶縁膜の膜厚を１μ
m 以上と厚くして、素子の逆バイアス電圧を第１の絶縁
膜で大きく分担させ、また第１の絶縁膜中の電界に依存
する高抵抗半導体層中の電界を弱くすることによって、
高抵抗半導体層が薄いものであっても十分な高耐圧特性
を得ることができる。そして、高抵抗半導体層を薄くす
ることができる結果、素子分離が容易になる。As described above, according to the present invention, a high-resistance semiconductor layer separated from a base semiconductor substrate by a first insulating film and laterally separated by a second insulating film or a pn junction is formed. In a high-breakdown-voltage semiconductor element formed by forming a first low-resistance region of the first conductivity type and a low-resistance region of the second conductivity type on the surface thereof, the thickness of the first insulating film is 1 μm.
m, the reverse bias voltage of the element is largely shared by the first insulating film, and the electric field in the high-resistance semiconductor layer, which depends on the electric field in the first insulating film, is weakened.
Even if the high-resistance semiconductor layer is thin, sufficient high withstand voltage characteristics can be obtained. As a result, the high-resistance semiconductor layer can be made thin, so that element isolation becomes easy.
【０２００】また、薄い活性層を用いて高電圧が印加さ
れる高不純物濃度層が下地絶縁膜に達するような誘電体
分離構造とし、かつ活性層表面には一様電位分布が形成
される高抵抗体膜を配設することによって、横方向の素
子分離が容易で、優れた高耐圧特性を示す半導体素子を
得ることができる。Further, a thin active layer is used to form a dielectric isolation structure in which a high impurity concentration layer to which a high voltage is applied reaches a base insulating film, and a uniform potential distribution is formed on the surface of the active layer. By arranging the resistor film, it is possible to obtain a semiconductor element which can easily perform element isolation in the lateral direction and has excellent high withstand voltage characteristics.
【図１】従来の高耐圧ダイオードを示す図。FIG. 1 is a diagram showing a conventional high voltage diode.
【図２】従来の高耐圧ダイオードを示す図。FIG. 2 is a diagram showing a conventional high voltage diode.
【図３】本発明の一実施例のダイオードを示す図。FIG. 3 is a diagram showing a diode according to an embodiment of the present invention.
【図４】素子底部にバッファ層を設けた実施例のダイオ
ードを示す図。FIG. 4 is a diagram showing a diode according to an embodiment in which a buffer layer is provided at the bottom of the device.
【図５】アノード，カソードを繰り返し形成した実施例
のダイオードを示す図。FIG. 5 is a diagram showing a diode of an embodiment in which an anode and a cathode are repeatedly formed.
【図６】本発明をＭＯＳＦＥＴに適用した実施例を示す
図。FIG. 6 is a diagram showing an embodiment in which the present invention is applied to a MOSFET.
【図７】図３のアノード，カソードを逆にした実施例の
ダイオードを示す図。FIG. 7 is a diagram showing a diode of an embodiment in which the anode and the cathode in FIG. 3 are reversed.
【図８】素子側面に低抵抗領域を設けた実施例のダイオ
ードを示す図。FIG. 8 is a view showing a diode according to an embodiment in which a low resistance region is provided on the side surface of the element.
【図９】図８の素子底部にバッファ層を設けた実施例の
ダイオードを示す図。FIG. 9 is a view showing a diode according to an embodiment in which a buffer layer is provided at the bottom of the element in FIG. 8;
【図１０】素子側面に、図８と逆導電型の低抵抗領域を
設けた実施例のダイオードを示す図。FIG. 10 is a view showing a diode according to an embodiment in which a low resistance region of a conductivity type opposite to that of FIG.
【図１１】横方向をｐｎ接合分離とした実施例のダイオ
ードを示す図。FIG. 11 is a diagram showing a diode according to an embodiment in which the pn junction is separated in the horizontal direction.
【図１２】図１１の素子底部にバッファ層を設けた実施
例のダイオードを示す図。FIG. 12 is a diagram showing a diode according to an embodiment in which a buffer layer is provided at the bottom of the device in FIG. 11;
【図１３】横方向をｐｎ接合分離とした他の実施例のダ
イオードを示す図。FIG. 13 is a diagram showing a diode of another embodiment in which the pn junction is separated in the horizontal direction.
【図１４】素子側面に低抵抗領域と低耐圧ｐｎ接合を持
つ実施例のダイオードを示す図。FIG. 14 is a diagram showing a diode according to an embodiment having a low resistance region and a low breakdown voltage pn junction on the element side surface.
【図１５】図１４の素子に逆バイアスを印加した時の空
乏層の伸び方を示す図。FIG. 15 is a diagram showing how a depletion layer expands when a reverse bias is applied to the device of FIG. 14;
【図１６】図１４の素子により高い逆バイアスを印加し
た時の空乏層の様子を示す図。FIG. 16 is a diagram showing a state of a depletion layer when a high reverse bias is applied to the device of FIG.
【図１７】図１４の素子底部にバッファ層を設けた実施
例のダイオードを示す図。FIG. 17 is a view showing a diode according to an embodiment in which a buffer layer is provided at the bottom of the device shown in FIG. 14;
【図１８】図１４を僅かに変形した実施例のダイオード
を示す図。FIG. 18 is a diagram showing a diode according to an embodiment in which FIG. 14 is slightly modified.
【図１９】図１８の素子底部にバッファ層を設けた実施
例のダイオードを示す図。FIG. 19 is a view showing a diode according to an embodiment in which a buffer layer is provided at the bottom of the device shown in FIG. 18;
【図２０】図１８の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。20 is a MOSFE according to an embodiment in which the structure of FIG. 18 is modified;
FIG.
【図２１】図２０の素子での空乏層の拡がり方を示す
図。FIG. 21 is a diagram showing how a depletion layer expands in the device of FIG. 20;
【図２２】同じく図２０の素子でより印加電圧を大きく
した時の空乏層の拡がり方を示す図。FIG. 22 is a diagram showing how a depletion layer expands when an applied voltage is further increased in the device of FIG. 20;
【図２３】同じく図２０の素子でさらに印加電圧を大き
くした時の空乏層の拡がり方を示す図。FIG. 23 is a diagram showing how the depletion layer expands when the applied voltage is further increased in the device of FIG. 20;
【図２４】図２０の素子をより高耐圧化した実施例を示
す図。FIG. 24 is a diagram showing an embodiment in which the element of FIG. 20 is made higher in withstand voltage.
【図２５】図２０の構成を基本としたＩＧＢＴの実施例
を示す図。FIG. 25 is a diagram showing an embodiment of an IGBT based on the configuration of FIG. 20;
【図２６】図２５の実施例を一部変形した実施例のＭＣ
Ｔを示す図。FIG. 26 shows an MC according to an embodiment obtained by partially modifying the embodiment of FIG. 25;
FIG.
【図２７】図２５の実施例を一部変形した実施例のＭＣ
Ｔを示す図。FIG. 27 shows an MC according to an embodiment obtained by partially modifying the embodiment of FIG. 25;
FIG.
【図２８】図２７の実施例を一部変形した実施例のＥＳ
Ｔを示す図。FIG. 28 is a diagram showing an ES of an embodiment obtained by partially modifying the embodiment of FIG. 27;
FIG.
【図２９】図１４の各部の導電型を逆にした実施例のダ
イオードを示す図。FIG. 29 is a view showing a diode according to an embodiment in which the conductivity types of the respective parts in FIG. 14 are reversed.
【図３０】図２９を僅かに変形した実施例のダイオード
を示す図。FIG. 30 is a diagram showing a diode according to an embodiment in which FIG. 29 is slightly modified.
【図３１】図１４の横方向分離溝をＶ溝とした実施例の
ダイオードを示す図。FIG. 31 is a view showing a diode according to an embodiment in which the lateral separation groove in FIG. 14 is a V-shaped groove.
【図３２】第２の低抵抗領域を深く拡散形成した実施例
のダイオードを示す図。FIG. 32 is a view showing a diode according to an embodiment in which a second low-resistance region is formed by deep diffusion.
【図３３】図３２の素子底部にバッファ層を設けた実施
例のダイオードを示す図。FIG. 33 is a view showing a diode according to an embodiment in which a buffer layer is provided at the bottom of the device shown in FIG. 32;
【図３４】図３２の各部の導電型を逆にした実施例のダ
イオードを示す図。FIG. 34 is a view showing a diode of an embodiment in which the conductivity type of each part in FIG. 32 is reversed.
【図３５】高耐圧ダイオードをｎｐｎトランジスタと集
積した実施例を示す図。FIG. 35 is a diagram showing an embodiment in which a high breakdown voltage diode is integrated with an npn transistor.
【図３６】図３５を変形した実施例を示す図。FIG. 36 is a diagram showing an embodiment obtained by modifying FIG. 35;
【図３７】高耐圧ＭＯＳＦＥＴをｎｐｎトランジスタと
集積した実施例を示す図。FIG. 37 is a diagram showing an embodiment in which a high breakdown voltage MOSFET is integrated with an npn transistor.
【図３８】図３７のＭＯＳＦＥＴを一部変形した実施例
のＩＧＢＴを示す図。FIG. 38 is a view showing an IGBT of an embodiment in which the MOSFET of FIG. 37 is partially modified;
【図３９】図３８の実施例を一部変形した実施例のＩＧ
ＢＴを示す図。FIG. 39 is an IG according to an embodiment obtained by partially modifying the embodiment of FIG. 38;
The figure which shows BT.
【図４０】図３９の実施例を一部変形した実施例のＩＧ
ＢＴを示す図。40 is an IG according to an embodiment obtained by partially modifying the embodiment of FIG. 39;
The figure which shows BT.
【図４１】本発明をｐチャネルＩＧＢＴに適用した実施
例を示す図。FIG. 41 is a diagram showing an embodiment in which the present invention is applied to a p-channel IGBT.
【図４２】図４１の実施例のＩＧＢＴを変形した実施例
を示す図。FIG. 42 is a view showing an embodiment in which the IGBT of the embodiment in FIG. 41 is modified.
【図４３】図３の実施例において、高抵抗シリコン層底
部に高抵抗体膜を形成した実施例を示す図。FIG. 43 is a view showing an embodiment in which a high-resistance film is formed at the bottom of the high-resistance silicon layer in the embodiment of FIG. 3;
【図４４】図４３と同様の構造を用いたｎチャネルＩＧ
ＢＴの実施例を示す図。FIG. 44 shows an n-channel IG using a structure similar to that of FIG.
The figure which shows the Example of BT.
【図４５】図４４を変形した実施例のＩＧＢＴを示す
図。FIG. 45 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 44;
【図４６】図４４を変形した実施例のＩＧＢＴを示す
図。FIG. 46 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 44;
【図４７】図４６を変形した実施例のＩＧＢＴを示す
図。FIG. 47 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 46;
【図４８】図４５を変形した実施例のＩＧＢＴを示す
図。FIG. 48 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 45;
【図４９】図４６の素子の横方向素子分離をＬＯＣＯＳ
法で行った実施例を示す図。FIG. 49 shows that LOCOS is used for lateral device isolation of the device shown in FIG. 46;
The figure which shows the Example performed by the method.
【図５０】図４９を一部変形した実施例を示す図。FIG. 50 is a view showing an embodiment in which FIG. 49 is partially modified;
【図５１】図４８の実施例にＬＯＣＯＳ法による素子分
離を適用した実施例を示す図。FIG. 51 is a diagram showing an embodiment in which element isolation by the LOCOS method is applied to the embodiment in FIG. 48;
【図５２】ＬＯＣＯＳ法により分離された領域にＭＣＴ
を形成した実施例を示す図。FIG. 52 shows an MCT in an area separated by the LOCOS method.
The figure which shows the Example which formed.
【図５３】図４９の実施例のＩＧＢＴを一部変形した実
施例を示す図。FIG. 53 is a view showing an embodiment in which the IGBT of the embodiment in FIG. 49 is partially modified;
【図５４】図４４の実施例のＩＧＢＴを一部変形した実
施例を示す図。FIG. 54 is a view showing an embodiment in which the IGBT of the embodiment in FIG. 44 is partially modified;
【図５５】図５４の実施例を更に一部変形した実施例を
示す図。FIG. 55 is a view showing an embodiment in which the embodiment of FIG. 54 is further partially modified;
【図５６】図５５の実施例の素子基板の製造工程を示す
図。FIG. 56 is a view showing a step of manufacturing the element substrate of the embodiment in FIG. 55;
【図５７】図５５の実施例の素子基板の製造工程を示す
図。FIG. 57 is a view showing a step of manufacturing the element substrate of the embodiment in FIG. 55;
【図５８】図５５の実施例の素子基板の製造工程を示す
図。FIG. 58 is a view showing a step of manufacturing the element substrate of the embodiment in FIG. 55;
【図５９】図５５の実施例を一部変形した実施例を示す
図。FIG. 59 is a view showing an embodiment in which the embodiment of FIG. 55 is partially modified;
【図６０】図５５の実施例を一部変形した実施例を示す
図。FIG. 60 is a view showing an embodiment in which the embodiment of FIG. 55 is partially modified;
【図６１】図５４の実施例を一部変形した実施例を示す
図。FIG. 61 is a view showing an embodiment in which the embodiment of FIG. 54 is partially modified;
【図６２】図６１の実施例を一部変形した実施例を示す
図。FIG. 62 is a view showing an embodiment in which the embodiment of FIG. 61 is partially modified;
【図６３】図５４の実施例を一部変形した実施例を示す
図。FIG. 63 is a view showing an embodiment in which the embodiment of FIG. 54 is partially modified;
【図６４】図６３の実施例を一部変形した実施例を示す
図。FIG. 64 is a view showing an embodiment in which the embodiment of FIG. 63 is partially modified;
【図６５】図５４の実施例を一部変形した実施例を示す
図。FIG. 65 is a view showing an embodiment in which the embodiment of FIG. 54 is partially modified;
【図６６】図６５の実施例を一部変形した実施例を示す
図。FIG. 66 is a diagram showing an embodiment in which the embodiment of FIG. 65 is partially modified.
【図６７】本発明を横型ダイオードに適用した実施例を
示す図。FIG. 67 is a diagram showing an embodiment in which the present invention is applied to a lateral diode.
【図６８】図６７の構造を僅かに変形した実施例のダイ
オードを示す図。FIG. 68 is a view showing a diode according to an embodiment in which the structure of FIG. 67 is slightly modified.
【図６９】本発明をＭＯＳＦＥＴに適用した実施例を示
す図。FIG. 69 is a diagram showing an embodiment in which the present invention is applied to a MOSFET.
【図７０】図６９の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。70 is a MOSFE of an embodiment obtained by modifying the structure of FIG. 69;
FIG.
【図７１】図６９の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。FIG. 71 is a diagram showing a MOSFE according to an embodiment obtained by modifying the structure of FIG. 69;
FIG.
【図７２】図７０の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。FIG. 72 is a MOSFE according to an embodiment in which the structure of FIG. 70 is modified;
FIG.
【図７３】本発明を横型ＩＧＢＴに適用した実施例を示
す図。FIG. 73 is a diagram showing an embodiment in which the present invention is applied to a horizontal IGBT.
【図７４】図７３の構造を変形した実施例のＩＧＢＴを
示す図。FIG. 74 is a view showing an IGBT of an embodiment in which the structure of FIG. 73 is modified;
【図７５】図７３の構造を変形した実施例のＩＧＢＴを
示す図。FIG. 75 is a view showing an IGBT of an embodiment in which the structure of FIG. 73 is modified;
【図７６】図７４の構造を変形した実施例のＩＧＢＴを
示す図。FIG. 76 is a view showing an IGBT of an embodiment in which the structure of FIG. 74 is modified.
【図７７】図６７の構造を変形した実施例のダイオード
を示す図。FIG. 77 is a view showing a diode according to an embodiment obtained by modifying the structure of FIG. 67;
【図７８】図６９の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図、FIG. 78 is a diagram showing a MOSFE according to an embodiment obtained by modifying the structure of FIG. 69;
FIG.
【図７９】図７８の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。FIG. 79 is a MOSFE according to an embodiment in which the structure of FIG. 78 is modified;
FIG.
【図８０】図７６の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。FIG. 80 shows a MOSFE according to an embodiment in which the structure of FIG. 76 is modified.
FIG.
【図８１】図６７の構造に下地高抵抗体膜を付加した実
施例のダイオードを示す図。FIG. 81 is a view showing a diode according to an embodiment in which a base high-resistance film is added to the structure of FIG. 67;
【図８２】図６８の構造に下地高抵抗体膜を付加した実
施例のダイオードを示す図。FIG. 82 is a view showing a diode of an embodiment in which a base high-resistance film is added to the structure of FIG. 68;
【図８３】図６９の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。FIG. 83 is a view showing a MOSFET according to an embodiment in which a base high-resistance film is added to the structure of FIG. 69;
【図８４】図７０の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。FIG. 84 is a view showing a MOSFET according to an embodiment in which a base high-resistance film is added to the structure of FIG. 70;
【図８５】図７１の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。FIG. 85 is a view showing a MOSFET according to an embodiment in which a base high-resistance film is added to the structure of FIG. 71;
【図８６】図７２の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。FIG. 86 is a view showing a MOSFET according to an embodiment in which an underlayer high-resistance film is added to the structure of FIG. 72;
【図８７】図７３の構造に下地高抵抗体膜を付加した実
施例のＩＧＢＴを示す図。FIG. 87 is a view showing an IGBT of an embodiment in which a base high-resistance film is added to the structure of FIG. 73;
【図８８】図７４の構造に下地高抵抗体膜を付加した実
施例のＩＧＢＴを示す図。FIG. 88 is a view showing an IGBT of an embodiment in which a base high-resistance film is added to the structure of FIG. 74;
【図８９】図７５の構造に下地高抵抗体膜を付加した実
施例のＩＧＢＴを示す図。FIG. 89 is a view showing an IGBT of an embodiment in which a base high-resistance film is added to the structure of FIG. 75;
【図９０】図７６の構造に下地高抵抗体膜を付加した実
施例のＩＧＢＴを示す図。FIG. 90 is a view showing an IGBT of an embodiment in which a base high-resistance film is added to the structure of FIG. 76;
【図９１】図７７の構造に下地高抵抗体膜を付加した実
施例のダイオードを示す図。FIG. 91 is a view showing a diode according to an embodiment in which a base high resistance film is added to the structure of FIG. 77;
【図９２】図７８の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。FIG. 92 is a view showing a MOSFET according to an embodiment in which a base high-resistance film is added to the structure of FIG. 78;
【図９３】図７９の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。FIG. 93 is a view showing a MOSFET according to an embodiment in which a base high-resistance film is added to the structure of FIG. 79;
【図９４】図８０の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。FIG. 94 is a view showing a MOSFET according to an embodiment in which a base high-resistance film is added to the structure of FIG. 80;
【図９５】図８１の構造を変形した実施例のダイオード
を示す図。FIG. 95 is a view showing a diode according to an embodiment obtained by modifying the structure of FIG. 81;
【図９６】図８２の構造を変形した実施例のダイオード
を示す図。FIG. 96 is a view showing a diode according to an embodiment in which the structure of FIG. 82 is modified;
【図９７】図８３の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。97 is a MOSFE according to an embodiment in which the structure of FIG. 83 is modified;
FIG.
【図９８】図８４の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。FIG. 98 shows a MOSFE according to an embodiment in which the structure of FIG. 84 is modified;
FIG.
【図９９】図８５の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。FIG. 99 is a MOSFE according to an embodiment obtained by modifying the structure of FIG. 85;
FIG.
【図１００】図８６の構造を変形した実施例のＭＯＳＦ
ＥＴを示す図。100 is a MOSF of an embodiment obtained by modifying the structure of FIG. 86;
The figure which shows ET.
【図１０１】図８７の構造を変形した実施例のＩＧＢＴ
を示す図。FIG. 101 is an IGBT of an embodiment obtained by modifying the structure of FIG. 87;
FIG.
【図１０２】図８８の構造を変形した実施例のＩＧＢＴ
を示す図。FIG. 102 is an IGBT of an embodiment obtained by modifying the structure of FIG. 88;
FIG.
【図１０３】図８９の構造を変形した実施例のＩＧＢＴ
を示す図。103 is an IGBT of an embodiment in which the structure of FIG. 89 is modified.
FIG.
【図１０４】図９０の構造を変形した実施例のＩＧＢＴ
を示す図。FIG. 104 is an IGBT of an embodiment obtained by modifying the structure of FIG. 90;
FIG.
【図１０５】図９１の構造を変形した実施例のダイオー
ドを示す図。FIG. 105 is a view showing a diode according to an embodiment in which the structure of FIG. 91 is modified.
【図１０６】図９２の構造を変形した実施例のＭＯＳＦ
ＥＴを示す図。106 is a MOSF of an embodiment in which the structure of FIG. 92 is modified.
The figure which shows ET.
【図１０７】図９３の構造を変形した実施例のＭＯＳＦ
ＥＴを示す図。FIG. 107 shows a MOSF according to an embodiment in which the structure of FIG. 93 is modified.
The figure which shows ET.
【図１０８】図９４の構造を変形した実施例のＭＯＳＦ
ＥＴを示す図。FIG. 108 shows a MOSF of an embodiment in which the structure of FIG. 94 is modified.
The figure which shows ET.
【図１０９】図６７を変形した実施例のダイオードを示
す図。FIG. 109 is a view showing a diode according to an embodiment obtained by modifying FIG. 67;
【図１１０】図６７を変形した実施例のダイオードを示
す図。FIG. 110 is a view showing a diode according to an embodiment obtained by modifying FIG. 67;
【図１１１】図６９を変形した実施例のＭＯＳＦＥＴを
示す図。FIG. 111 is a view showing a MOSFET according to an embodiment obtained by modifying FIG. 69;
【図１１２】図７０を変形した実施例のＭＯＳＦＥＴを
示す図。FIG. 112 is a view showing a MOSFET according to an embodiment obtained by modifying FIG. 70;
【図１１３】図６９を変形した実施例のＭＯＳＦＥＴを
示す図。FIG. 113 is a view showing a MOSFET according to an embodiment obtained by modifying FIG. 69;
【図１１４】図７３を変形した実施例のＩＧＢＴを示す
図。FIG. 114 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 73;
【図１１５】図７３を変形した実施例のＩＧＢＴを示す
図。FIG. 115 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 73;
【図１１６】図７３を変形した実施例のＩＧＢＴを示す
図。FIG. 116 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 73;
【図１１７】図７３を変形した実施例のＩＧＢＴを示す
図。FIG. 117 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 73;
【図１１８】図７３を変形した実施例のＩＧＢＴを示す
図。FIG. 118 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 73;
【図１１９】図７３を変形した実施例のＩＧＢＴを示す
図。FIG. 119 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 73;
【図１２０】図６７を変形した実施例のダイオードを示
す図。FIG. 120 is a view showing a diode according to an embodiment obtained by modifying FIG. 67;
【図１２１】本発明の素子の横方向分離の構造例を示す
図。FIG. 121 is a view showing an example of a structure of a device of the present invention for lateral separation.
【図１２２】図６７の実施例の活性層の不純物総量と耐
圧の関係を示す図。FIG. 122 is a view showing the relationship between the total amount of impurities in the active layer and the breakdown voltage in the example of FIG. 67;
【図１２３】図６７の実施例の高抵抗体膜下の酸化膜厚
と耐圧の関係を示す図。FIG. 123 is a view showing the relationship between the oxide film thickness under the high-resistance film and the breakdown voltage in the example of FIG. 67;
【図１２４】図６７の実施例の活性層厚みと耐圧の関係
を示す図。124 is a view showing the relationship between the thickness of the active layer and the withstand voltage in the example of FIG. 67.
【図１２５】本発明の他の実施例に係るダイオードを示
す図。FIG. 125 is a view showing a diode according to another embodiment of the present invention.
【図１２６】本発明の他の実施例に係るＩＧＢＴを示す
図。FIG. 126 is a view showing an IGBT according to another embodiment of the present invention.
【図１２７】図１２６を変形した実施例のＩＧＢＴを示
す図。FIG. 127 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 126;
【図１２８】図１２６を変形した実施例のＩＧＢＴを示
す図。FIG. 128 is a view showing an IGBT according to an embodiment obtained by modifying FIG. 126;
【図１２９】図６７の実施例において、高抵抗体膜を除
去した実施例のダイオ−ドを示す図。FIG. 129 is a view showing a diode of an embodiment in which the high-resistance film is removed in the embodiment of FIG. 67;
【図１３０】図６９の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。FIG. 130 is a view showing the MOSFET of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 69;
【図１３１】図７０の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。FIG. 131 is a view showing the MOSFET of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 70;
【図１３２】図７３の実施例において、高抵抗体膜を除
去した実施例のＩＧＢＴを示す図。FIG. 132 is a view showing the IGBT of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 73;
【図１３３】図７４の実施例において、高抵抗体膜を除
去した実施例のＩＧＢＴを示す図。FIG. 133 is a view showing the IGBT of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 74;
【図１３４】図８１の実施例において、高抵抗体膜を除
去した実施例のダイオ−ドを示す図。FIG. 134 is a view showing the diode of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 81.
【図１３５】図８３の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。FIG. 135 is a view showing the MOSFET of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 83;
【図１３６】図８４の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。FIG. 136 is a view showing the MOSFET of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 84;
【図１３７】図８５の実施例において、高抵抗体膜を除
去した実施例のダイオ−ドを示す図。FIG. 137 is a view showing a diode of an embodiment in which the high-resistance film is removed in the embodiment of FIG. 85;
【図１３８】図９７の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。FIG. 138 is a view showing the MOSFET of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 97;
【図１３９】図９８の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。FIG. 139 is a view showing the MOSFET of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 98;
【図１４０】図１０１の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。FIG. 140 is a view showing the IGBT of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 101;
【図１４１】図１０２の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。FIG. 141 is a view showing the IGBT of the embodiment of FIG. 102 from which the high-resistance film is removed.
【図１４２】図１０９の実施例において、高抵抗体膜を
除去した実施例のダイオ−ドを示す図。FIG. 142 is a view showing a diode of an embodiment in which the high-resistance film is removed in the embodiment of FIG. 109;
【図１４３】図１１０の実施例において、高抵抗体膜を
除去した実施例のダイオ−ドを示す図。FIG. 143 is a view showing a diode of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 110;
【図１４４】図１１１の実施例において、高抵抗体膜を
除去した実施例のＭＯＳＦＥＴを示す図。FIG. 144 is a view showing the MOSFET of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 111;
【図１４５】図１１２の実施例において、高抵抗体膜を
除去した実施例のＭＯＳＦＥＴを示す図。FIG. 145 is a view showing the MOSFET of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 112;
【図１４６】図１１３の実施例において、高抵抗体膜を
除去した実施例のＭＯＳＦＥＴを示す図。FIG. 146 is a view showing the MOSFET of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 113;
【図１４７】図１１４の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。FIG. 147 is a view showing the IGBT of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 114;
【図１４８】図１１５の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。FIG. 148 is a view showing the IGBT of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 115;
【図１４９】図１１６の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。FIG. 149 is a view showing an IGBT of an embodiment in which the high-resistance film is removed in the embodiment of FIG. 116;
【図１５０】図１１７の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。FIG. 150 is a view showing the IGBT of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 117;
【図１５１】図１１８の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。151 is a view showing the IGBT of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 118;
【図１５２】図１１９の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。FIG. 152 is a view showing the IGBT of the embodiment in which the high-resistance film is removed in the embodiment of FIG. 119;
【図１５３】図１２０の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。FIG. 153 is a view showing the IGBT of the embodiment in FIG. 120 from which the high-resistance film is removed.
１…シリコン基板、２…酸化膜（第１の絶縁体膜）、３
…酸化膜（第２の絶縁膜）、４…高抵抗シリコン層、５
…多結晶シリコン膜、６，１１…ｎ+ 型層（第１の低抵
抗領域）、７，１２…ｐ+ 型層（第２の低抵抗領域）、
８，１３…カソード電極、９，１４…アノード電極、１
０…ｎ-型バッファ層、１５…ｐ型ベース層、１６…ｎ
+ 型ソース層、１７…ｎ+ 型ドレイン層、１８…ドレイ
ン電極、１９…ソース電極、２０…ゲート絶縁膜、２１
…ゲート電極、２２…ｐ+ 型層（第１の低抵抗領域）、
２３…ｎ+ 型層（第２の低抵抗領域）、２４…アノード
電極、２５…カソード電極、２６…ｐ+ 型層（第３の低
抵抗領域）、２７…ｎ+ 型層（第３の低抵抗領域）、５
０…ｐ+型層（素子分離領域）、５１，５２…空乏層、
３１…ｐ+ 型層（第３の低抵抗領域）、５３…ｎ型ベー
ス層、５４…ｐ+ 型ソース層、５５…ｐ型ベース層、５
６…ｎ+ 型ドレイン層、５７…ｐ- 型リサーフ層、５８
…ドレイン電極、５９…ソース電極、６０…ゲート絶縁
膜、６１…ゲート電極、７１…高抵抗体膜、７２…ｐ型
ベース層、７３…ｎ+ 型ソース層、７４…ｎ型ベース
層、７５…ｐ+ 型ドレイン層、７７…ゲート絶縁膜、７
８…ゲート電極、７９…ソース電極、８０…ドレイン電
極、８１…絶縁膜、８２…高抵抗体膜、２０１…ｐ型領
域（第２の低抵抗領域）、２０２…ｎ+ 型領域、２０３
…ｎ型領域（第１の低抵抗領域）、２０４，２０５…空
乏層、２０６…ｐ+ 型領域、２０７…ｐ+ 型領域、２０
８…カソード電極、２０９…アノード電極、２１０…ゲ
ート絶縁膜、２１１…ゲート電極、２１２…ｎ+ 型領
域、２１３…ゲート絶縁膜、２１４…ゲート電極、２１
５…カソード電極、２１６…ｐ+ 型領域、２１８…カソ
ード電極、２２０…ｐ+ 型ドレイン層、２２１…高抵抗
体膜、２２２…絶縁膜、２２４…高抵抗体膜、２２５…
絶縁膜、２２６…ＬＯＣＯＳ酸化膜、２２７…ｎ+ 型領
域、２２８…ゲート絶縁膜、２２９…ゲート電極、２３
０…カソード電極、２３１…アノード電極、２３２…ｐ
+ 型領域、２３４…多結晶シリコン膜、２３５…多結晶
シリコン膜、２３６，２３７，２３８…酸化膜、２３９
…多結晶シリコン膜、２４０…酸化膜、２４１，２４
２，２４３…多結晶シリコン膜。DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Oxide film (1st insulator film), 3
... oxide film (second insulating film), 4 ... high-resistance silicon layer, 5
... polycrystalline silicon film, 6, 11 ... n + type layer (first low resistance region), 7, 12 ... p + type layer (second low resistance region),
8, 13 ... cathode electrode, 9, 14 ... anode electrode, 1
0 ... n - type buffer layer, 15 ... p-type base layer, 16 ... n
+ Type source layer, 17 ... n + type drain layer, 18 ... drain electrode, 19 ... source electrode, 20 ... gate insulating film, 21
... gate electrode, 22 ... p + type layer (first low resistance region),
23 ... n + -type layer (second low-resistance region), 24 ... anode electrode, 25 ... cathode electrode, 26 ... p + -type layer (third low-resistance region), 27 ... n + -type layer (third Low resistance area), 5
0 ... p + type layer (element isolation region), 51, 52 ... depletion layer,
31 ... p + type layer (third low resistance region), 53 ... n type base layer, 54 ... p + type source layer, 55 ... p type base layer, 5
6 ... n + type drain layer, 57 ... p - type RESURF layer, 58
... Drain electrode, 59 ... Source electrode, 60 ... Gate insulating film, 61 ... Gate electrode, 71 ... High resistance film, 72 ... P-type base layer, 73 ... N + type source layer, 74 ... N-type base layer, 75 ... p + -type drain layer, 77 ... gate insulating film, 7
8 ... gate electrode, 79 ... Source electrode, 80 ... drain electrode, 81: insulating film, 82 ... high-resistance film, 201 ... p-type region (second low-resistance region), 202 ... n + -type region, 203
... N-type region (first low-resistance region), 204, 205, depletion layer, 206, p + -type region, 207, p + -type region, 20
Reference Signs List 8: cathode electrode, 209: anode electrode, 210: gate insulating film, 211: gate electrode, 212: n + type region, 213: gate insulating film, 214: gate electrode, 21
5: cathode electrode, 216: p + type region, 218: cathode electrode, 220: p + type drain layer, 221: high resistance film, 222: insulating film, 224: high resistance film, 225 ...
Insulating film, 226 LOCOS oxide film, 227 n + type region, 228 gate insulating film, 229 gate electrode, 23
0 ... cathode electrode, 231 ... anode electrode, 232 ... p
+ Type region, 234: polycrystalline silicon film, 235: polycrystalline silicon film, 236, 237, 238: oxide film, 239
... polycrystalline silicon film, 240 ... oxide film, 241, 24
2,243 ... polycrystalline silicon film.
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平3−268970 (32)優先日 平成３年９月20日(1991．9．20) (33)優先権主張国 日本（ＪＰ） (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/861 H01L 27/12 H01L 29/786 ──────────────────────────────────────────────────続 き Continuation of front page (31) Priority claim number Japanese Patent Application No. 3-268970 (32) Priority date September 20, 1991 (1991. 9.20) (33) Priority claim country Japan (JP) (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/861 H01L 27/12 H01L 29/786
Claims (4)
絶縁膜と、この絶縁膜上に形成された高抵抗半導体層
と、この高抵抗半導体層に形成された分離領域と、前記
高抵抗半導体層に、前記分離領域により横方向において
分離されて形成された素子領域と、この素子領域の中央
部表面領域に形成された第１導電型の第１の低抵抗領域
と、前記素子領域の周辺部表面領域に形成された第２導
電型の第２の低抵抗領域とを具備し、前記素子領域内の
不純物のドーズ量は、前記第１の低抵抗領域と第２の低
抵抗領域との間に電圧を印加したときに、前記素子領域
の、前記第１の低抵抗領域と第２の低抵抗領域との間の
部分が完全に空乏化するような値に設定されていること
を特徴とする高耐圧半導体素子。A semiconductor substrate; an insulating film formed on the substrate; a high-resistance semiconductor layer formed on the insulating film; an isolation region formed in the high-resistance semiconductor layer; the semiconductor layer, and the element region formed are separated in the lateral direction by the separation region, a first low resistance region of the first conductivity type formed in the central portion surface area of the element region, of the device region A second low-resistance region of a second conductivity type formed in a peripheral surface region, wherein a dose of an impurity in the element region is equal to that of the first low-resistance region and the second low-resistance region. Is set to a value such that when a voltage is applied between the first low resistance region and the second low resistance region of the element region, the portion is completely depleted. High-breakdown voltage semiconductor device.
絶縁膜と、この絶縁膜上に形成された高抵抗半導体層
と、この高抵抗半導体層に形成された分離領域と、前記
高抵抗半導体層に、前記分離領域により横方向において
分離されて形成された素子領域と、この素子領域の表面
領域に形成された、ドレイン領域を構成する第１導電型
の第１の低抵抗領域と、前記素子領域の表面領域に前記
第１の低抵抗領域と離間して形成された第２導電型の第
２の低抵抗領域と、前記第２の低抵抗領域に形成された
第１導電型のソース領域とを具備し、前記素子領域内の
不純物のドーズ量は、前記ソース領域とドレイン領域と
の間に電圧を印加したときに、前記素子領域の、前記第
１の低抵抗領域と前記第２の低抵抗領域との間の部分が
完全に空乏化するような値に設定されていることを特徴
とする高耐圧ＭＯＳ型半導体素子。2. A semiconductor substrate, an insulating film formed on the substrate, a high-resistance semiconductor layer formed on the insulating film, an isolation region formed in the high-resistance semiconductor layer, An element region formed in the semiconductor layer by being laterally separated by the isolation region, and a surface of the element region
Formed in the region, the first low resistance region of a first conductivity type constituting the drain region, the surface region of the device region
A second low-resistance region of the second conductivity type formed separately from the first low-resistance region; and a second low-resistance region formed in the second low-resistance region.
A source region of a first conductivity type, and a dose of an impurity in the element region is set to a first low level of the element region when a voltage is applied between the source region and the drain region. A high breakdown voltage MOS semiconductor device, characterized in that a value between a resistance region and the second low resistance region is set so as to be completely depleted.
絶縁膜と、この絶縁膜上に形成された高抵抗半導体層
と、この高抵抗半導体層に形成された分離領域と、前記
高抵抗半導体層に、前記分離領域により横方向において
分離されて形成された素子領域と、この素子領域の表面
領域に形成された第１導電型の第１の低抵抗領域と、前
記素子領域の表面領域に前記第１の低抵抗領域と離間し
て形成された第２導電型の第２の低抵抗領域と、前記第
１の低抵抗領域に形成された第２導電型のドレイン領域
と、前記第２の低抵抗領域に形成された第１導電型のソ
ース領域とを具備し、前記素子領域内の不純物のドーズ
量は、前記ソース領域とドレイン領域との間に電圧を印
加したときに、前記素子領域の、前記第１の低抵抗領域
と前記第２の低抵抗領域との間の部分が完全に空乏化す
るような値に設定されていることを特徴とする横型絶縁
ゲート型バイポーラトランジスタ。3. A semiconductor substrate, an insulating film formed on the substrate, a high-resistance semiconductor layer formed on the insulating film, an isolation region formed on the high-resistance semiconductor layer, An element region formed in the semiconductor layer by being laterally separated by the isolation region; a first low-resistance region of a first conductivity type formed in a surface region of the element region; and a surface region of the element region said second low resistance region of a second conductivity type first formed spaced apart from the low-resistance region, the first second conductivity type drain region formed in the low-resistance region, said first And a source region of the first conductivity type formed in the low-resistance region of the second region, wherein the dose of the impurity in the element region is such that when a voltage is applied between the source region and the drain region, The first low-resistance region and the second low-resistance region of an element region A lateral insulated gate bipolar transistor, characterized in that a value between the region and the region is set so as to be completely depleted.
絶縁膜と、この絶縁膜上に形成された高抵抗半導体層
と、この高抵抗半導体層に形成された分離領域と、前記
高抵抗半導体層に、前記分離領域により横方向において
分離されて形成された素子領域と、この素子領域の表面
領域に形成された第１導電型の第１の低抵抗領域と、前
記素子領域の表面領域に、前記第１の低抵抗領域と離間
して形成された第２導電型の第２の低抵抗領域とを具備
し、前記第１の低抵抗領域と第２の低抵抗領域との間に
電圧を印加し、かつ前記第１の低抵抗領域の電位と第２
の低抵抗領域の電位はいずれも前記半導体基板の電位よ
りも高いときに、前記素子領域の底部に第２導電型のチ
ャネル領域が形成され、このチャネル領域によって前記
半導体基板の電位の影響がシールドされることを特徴と
する高耐圧半導体素子。4. A semiconductor substrate, an insulating film formed on the substrate, a high-resistance semiconductor layer formed on the insulating film, an isolation region formed on the high-resistance semiconductor layer, An element region formed in the semiconductor layer by being laterally separated by the isolation region; a first low-resistance region of a first conductivity type formed in a surface region of the element region; and a surface region of the element region Further comprising a second low- resistance region of a second conductivity type formed separately from the first low-resistance region, and between the first low-resistance region and the second low-resistance region. And applying a voltage to the first low-resistance region and a second potential.
When the potential of the low resistance region is higher than the potential of the semiconductor substrate, a channel region of the second conductivity type is formed at the bottom of the element region, and the influence of the potential of the semiconductor substrate is shielded by this channel region. A high breakdown voltage semiconductor device characterized by being performed.
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| JP9006891 | 1991-03-28 | ||
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| JP10960591 | 1991-04-16 | ||
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