JP2561394Y2

JP2561394Y2 - デジタルシンセサイザ

Info

Publication number: JP2561394Y2
Application number: JP9411789U
Authority: JP
Inventors: 浩高橋; 均西山
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1989-08-10
Filing date: 1989-08-10
Publication date: 1998-01-28
Anticipated expiration: 2004-08-10
Also published as: JPH0334312U

Description

【考案の詳細な説明】〈本考案の産業上の利用分野〉本考案は、メモリに予め記憶された波形データを、設
定されたアドレスステップで順に読み出し、アナログ信
号に変換して出力するデジタルシンセサイザに関する。

〈従来技術〉（第７〜８図）この種のデジタルシンセサイザは、主に信号発生装置
等に用いられており、第７図のような基本構成を有して
いる。

即ち、正弦波の１周期分の波形データをROM回路１に
予め記憶しておき、周波数設定レジスタ２に設定された
アドレスステップをクロック信号の入力毎に加算器３と
レジスタ４によっては順次累積し、レジスタ４に記憶さ
れる値をアドレスとしてROM回路１から順次波形データ
を読み出してDA変換器５に入力し、アナログ信号（正弦
波）に変換して出力させる。

ここで、出力信号の周波数Foは、クロック信号の周波
数Fc、正弦波１周期分のデータ数Ｄおよびアドレスステ
ップｄにより次式で表される。

Fo＝ｄ・Fc/D ここで、例えばFc＝2048kHz、Ｄ＝2048とすれば、Fo
＝ｄ（kHz）となり、ｄを可変すれば1kHzステップで任
意の周波数の出力が得られる。

さらに細かい周波数ステップ（例えば1Hzステップ）
で周波数を可変する場合、前式から明らかなように１周
期分のデータ数Ｄを多く（1Hzステップの場合、Ｄ＝204
8×1000）する方法が考えられるが、ROM回路１の容量が
膨大になってしまう。

これを解決するために、第８図に示すように、周波数
データの下位の桁を設定する下位設定レジスタ６と下位
設定レジスタ６の設定値をクロック信号の入力毎に順次
累積するための加算器７およびレジスタ８とを設けてお
き、加算器７からのキャリ信号を加算器３に入力するよ
うに構成されたデジタルシンセサイザが実用化されてい
る。

このデジタルシンセサイザでは、加算器７からキャリ
信号が出力される毎に、周波数設定レジスタ２に設定さ
れたアドレスステップｄより１だけ大きなステップでRO
M回路１に対するアトレスが進むため、この加算器７の
桁数が10進で３桁とし、下位設定レジスタ６にＮが設定
されたとすると、出力周波数Foは前述の条件と同一条件
で、 Fo＝ｄ＋N/1000 （kHz）となり、Ｎを可変すれば1Hzステップで出力周波数を可
変することができる。

なお、コンピュータ制御が容易なことから、周波数設
定レジスタ２に対する数値設定は２進データによってシ
リアル設定され、下位設定レジスタ６に対する数値設定
は桁上げ等の関係から２進化10進データ（BCDデータ）
で桁毎にシリアル設定される。

〈本考案が解決しようとする課題〉ところが、前記のようなデジタルシンセサイザは、そ
の構成上デジタルスプリアスが発生しやすいという欠点
がある。このデジタルスプリアスを軽減するために、周
波数データをＮ倍して周波数レジスタに設定し、DA変換
器５からの出力信号を1/Nに分周する方法がとられる場
合がある。

しかしながら、２進データのＮ倍計算に比べ、複数桁
のBCDデータのＮ倍計算には、複雑な処理が必要にな
り、回路規模が大きくなるという問題があった。

また、演算によらず予めＮ倍のデータを記憶テーブル
に記憶しておき、周波数データによって読み出す場合で
も、記憶テーブルの容量が膨大化してしまうという問題
があった。

本考案はこの課題を解決したデジタルシンセサイザを
提供することを目的としている。

〈課題を解決するための手段〉前記課題を解決するために、本考案のデジタルシンセ
サイザは、上記データが２進コード、下位データが複数桁のBCD
コードで入力される周波数データをＮ倍する周波数設定
手段（10）と、該Ｎ倍した周波数データに応じたステッ
プで変化するアドレス値を出力するアドレス可変手段
（20〜23）と、予め所定の波形データが記憶され、前記
アドレス値に対応する波形データを出力する波形データ
記憶手段（24）と、前記波形データ記憶手段から順次出
力される波形データをアナログ信号に変換するデジタル
アナログ変換器（25）と、前記アナログ信号を1/Nに分
周する分周器（26）とを備えたデジタルシンセサイザに
おいて、前記周波数設定手段は、 BCDコードで入力される下位データを最下位桁から最
上位桁まで１桁ずつ順に出力するレジスタ（13）と、前
回の加算で生じたキャリデータと前記レジスタからの下
位データとが入力され、該下位データのＮ倍のデータと
キャリデータを出力するBCD加算器と、該BCD加算器から
出力されるＮ倍データを順に記憶し、全桁のＮ倍下位デ
ータを保持する下位設定レジスタ（18）とからなる下位
演算手段と、２進コードで入力される上位データをＮ倍するシフト
レジスタ（11）と、該シフトレジスタの出力と前記BCD
加算器からの最終キャリデータとが入力される上位設定
レジスタ（12）とからなる上位演算手段とによって構成
され、前記アドレス可変手段は、前記下位設定レジスタからのＮ倍データを累算する第
１の累算手段（22、23）と、前記上位設定レジスタから
のＮ倍データおよび前記第１の累算手段からのキャリデ
ータとを累算する第２の累算手段（20、21）とから構成
され、該第２の累算手段からの出力データを前記アドレ
ス値として、前記波形データ記憶手段へ入力することを
特徴としている。

〈作用〉このように構成したため、本考案のデジタルシンセサ
イザでは、BCDコードで複数桁入力される下位データ
は、下位演算手段において、その最下位桁から最上位桁
へ１桁ずつ順にＮ倍計算されて、そのＮ倍データと最終
のキャリデータとが求められ、上位データは上位演算手
段においてシフトされてＮ倍される。そして、下位デー
タのＮ倍データは第１の累算手段で累算され、第１の累
算手段からのキャリデータと上位のデータのＮ倍データ
との累算が累算され、累算出力をアドレス値として波形
データ記憶手段の波形データが読み出される。

〈本考案の実施例〉以下、図面に基づいて本考案の一実施例を説明する。

第１図は、本考案のデジタルシンセサイザの構成を示
すブロック図である。

このシンセサイザは入力される周波数データ（２進の
上位データとBCDコードの下位データ）の２倍の周波数
の信号を発生して、その出力を1/2に分周するように構
成されている。

第１図において、10は入力される周波数データを２倍
にする周波数設定部である。11は、シリアルに12ビット
入力される上位データを、この上位データとともに入力
される上位シフト信号に同期して順番に記憶する１ビッ
ト×12の上位シフトレジスタである。

12は、上位シフトレジスタ11に記憶されたビットデー
タをセット信号の入力時にラッチする１ビット×13の上
位設定レジスタであり、最下位の１ビットには上位シフ
トレジスタ11からのビットデータは記憶されず、後述す
るキャリレジスタ15からのキャリデータがラッチされ
る。

即ち、上位シフトレジスタ11から上位設定レジスタ12
へのラッチにより、入力された上位データは１桁だけ桁
上げされたことになり、これは２進データを２倍したこ
とに等しく、上位設定レジスタ12には上位データの２倍
のデータが設定されることになる。

13は、４ビット並列のBCDコードで下位の桁から順に
入力される下位データを、この下位データとともに入力
される下位シフト信号に同期して１桁だけ一時記憶する
レジスタであり、14は、レジスタ13に記憶された１桁分
のBCDデータ同士を加算し、その加算結果をキャリ信号
とともに出力するBCD加算器である。

15は、下位シフト信号を遅延回路16によって僅かに遅
延した遅延信号を受ける毎にキャリ信号のレベルをラッ
チするキャリレジスタであり、このラッチ出力はBCD加
算器14および上位設定レジスタ12の最下位に入力されて
いる。

なお、この遅延回路16は、レジスタ13にBCDデータが
ラッチされてから、そのBCDデータの加算結果とキャリ
信号が出力されるまで下位シフト信号を遅延させる。

17はBCD加算器14からの各桁毎の加算結果を、遅延信
号を受ける毎に順番に記憶する４ビット×６の下位シフ
トレジスタである。18は、下位シフトレジスタ17に記憶
された６桁のBCDデータをセット信号を受ける毎にラッ
チする下位設定レジスタである。

20は13ビットの上位加算器であり、その加算結果をラ
ッチするレジスタ21の出力と上位設定レジスタ12に設定
された２倍の上位データとをクロック信号に同期して順
次加算して出力する。

22はBCD（４ビット）の６桁の下位加算器であり、そ
の加算結果をラッチするレジスタ23の出力と下位設定レ
ジスタ18に設定された２倍の下位データとをクロック信
号に同期して順次加算し、そのキャリ信号を上位加算器
20へ出力する。

24は、2048（2¹¹）のアドレスに正弦波１周期の波形
データが予め記憶され、レジスタ21からの出力データで
指定されるアドレスの波形データを出力するROM回路で
ある。

25はROM回路24から出力される波形データをアナログ
信号に変換するDA変換器であり、26はDA変換器25からの
信号を1/2に分周する分周回路である。

次に、このデジタルシンセサイザの動作について説明
する。

このデジタルシンセサイザに対して入力される上位お
よび下位の周波数データをそれぞれ（U₁₁ U₁₀……U₁
U₀）、（L₅ L₄……L₁L₀）とすると、この上位データ
は、上位シフト信号に同期して上位シフトレジスタ11に
記憶される。

一方、第２図のａに示すように、最下位の桁から順に
入力されるBCDコード６桁の下位データL₀〜L₅は、同図
のｂに示す下位シフト信号に同期してレジスタ13にラッ
チされる。

ラッチされた１桁のデータはBCD加算器14で加算され
る。キャリレジスタ15の初期値が予め“0"にリセットさ
れているとし、入力される下位データのうちL₁とL₅が
“5"以上のデータであったとすると、BCD加算器14から
は、第２図のｃに示す遅延信号のタイミングで下位シフ
トレジスタ17に順に記憶される。

なお、キャリレジスタ15の出力は、第２図のｅに示す
ように、“5"以上の下位データL₁、L₅が入力され、遅延
信号が立上がったときに“1"となる。

このため、下位データL₂の加算結果は“2L₂＋1"とな
り、下位データL₅の加算結果が下位シフトレジスタに記
憶されているとき、キャリレジスタ15の出力は“1"とな
る。

このような状態から第２図のｆに示すタイミングでセ
ット信号が入力されると、２進の上位データ（U₁₁ U₁₀
……U₁ U₀）およびBCDコードの下位データ、（L₅ L₄…
…L₁L₀）からなる周波数データの２倍データが、第３図
に示すように上位設定レジスタ12および下位設定レジス
タ18に設定される。

以上のようにして設定された上位データおよび下位デ
ータは、クロック信号に同期して加算器20、22でそれぞ
れ累積加算され、ROM回路24から波形データが順次読み
出され、DA変換器25からはこの２倍データに応じた周波
数の信号が出力され、入力された周波数データに等しい
周波数でデジタルスプリアスが軽減された信号が分周器
26から出力される。

なお、ここでクロック信号の周波数が20.48MHzとする
と、上位の周波数データの設定単位は10kHZ、下位の周
波数データの設定単位は10mHz（0.01Hz）となる。

〈本考案の他の実施例〉（第４〜６図）前記実施例では入力されるBCDコードの周波数データ
が予め下位の桁から順にシリアル入力される場合につい
て説明したか、各桁の周波数データがBCDコードで一度
（並列）に入力される場合には、第４図に示すようにマ
ルチプレクサ回路29によって下位の桁から順にデータを
入力すればよい。

また、前記実施例では、入力される周波数データを２
倍して設定し、1/2の分周を行なっていたが、これは本
考案を限定するものではなく、例えば入力される周波数
データを20倍する場合には、２進の上位データを演算に
よって20倍して設定し、BCD加算器14からの加算結果の
うち、下位の５桁までを下位シフトレジスタ17に記憶
（最下位は“0"に固定）させ、６桁目の加算結果とキャ
リ信号とを２進データに変換したデータと、２進の上位
データを20倍したデータとを加算して上位設定レジスタ
12に設定すればよい。

また、第５図に示すようにBCD加算器14を２個用いれ
ば３倍の周波数設定ができ、第６図に示すように３個用
いれば４倍の周波数設定ができる（30、31はキャリレジ
スタ）。

〈本発明の効果〉以上説明したように本考案のデジタルシンセサイザ
は、BCDコードで入力される周波数データを下位の桁か
ら１桁毎にＮ倍して設定するようにしているため、演算
回路を簡単に構成でき、多数桁のBCDデータのＮ倍設定
を容易に行なえる。

【図面の簡単な説明】

第１図は本考案の一実施例を示すブロック図、第２図は
一実施例の動作を説明するためのタイミング図、第３図
は一実施例の動作を説明するためのメモリ図である。第４図は本考案の他の実施例を説明するための要部回路
図、第５図および第６図は、本考案の他の実施例を示す
要部ブロック図である。第７図はデジタルシンセサイザの基本構成を示すブロッ
ク図、第８図は従来装置を示すブロック図である。 10……周波数設定部、11……上位シフトレジスタ、12…
…上位設定レジスタ、14……BCD加算器、15……キャリ
レジスタ、17……下位シフトレジスタ、18……下位設定
レジスタ、20……上位加算器、22……下位加算器、24…
…ROM回路、25……DA変換器、26……分周器。

Claims

(57)【実用新案登録請求の範囲】

【請求項１】上位データが２進コード、下位データが複
数桁のBCDコードで入力される周波数データをＮ倍する
周波数設定手段（10）と、該Ｎ倍した周波数データに応
じたステップで変化するアドレス値を出力するアドレス
可変手段（20〜23）と、予め所定の波形データが記憶さ
れ、前記アドレス値に対応する波形データを出力する波
形データ記憶手段（24）と、前記波形データ記憶手段か
ら順次出力される波形データをアナログ信号に変換する
デジタルアナログ変換器（25）と、前記アナログ信号を
1/Nに分周する分周器（26）とを備えたデジタルシンセ
サイザにおいて、前記周波数設定手段は、 BCDコードで入力される下位データを最下位桁から最上
位桁まで１桁ずつ順に出力するレジスタ（13）と、前回
の加算で生じたキャリデータと前記レジスタからの下位
データとが入力され、該下位データのＮ倍のデータとキ
ャリデータを出力するBCD加算器（14）と、該BCD加算器
から出力されるＮ倍データを順に記憶し、全桁のＮ倍下
位データを保持する下位設定レジスタ（18）とからなる
下位演算手段と、２進コードで入力される上位データをＮ倍するシフトレ
ジスタ（11）と、該シフトレジスタの出力と前記BCD加
算器からの最終キャリデータとが入力される上位設定レ
ジスタ（12）とからなる上位演算手段とによって構成さ
れ、前記アドレス可変手段は、前記下位設定レジスタからのＮ倍データを累算する第１
の累算手段（22、23）と、前記上位設定レジスタからの
Ｎ倍データおよび前記第１の累算手段からのキャリデー
タとを累算する第２の累算手段（20、21）とから構成さ
れ、該第２の累算手段からの出力データを前記アドレス
値として、前記波形データ記憶手段へ入力することを特
徴とするデジタルシンセサイザ。