JP2560558B2 - パッケージ誤実装時の排他制御方式 - Google Patents
パッケージ誤実装時の排他制御方式Info
- Publication number
- JP2560558B2 JP2560558B2 JP3069659A JP6965991A JP2560558B2 JP 2560558 B2 JP2560558 B2 JP 2560558B2 JP 3069659 A JP3069659 A JP 3069659A JP 6965991 A JP6965991 A JP 6965991A JP 2560558 B2 JP2560558 B2 JP 2560558B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- unit
- output
- exclusive control
- control method
- Prior art date
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- Expired - Lifetime
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- Mounting Of Printed Circuit Boards And The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明はパッケージ誤実装時の排
他制御方式に関し、特に１台のユニットに実装され入力
端子同士又は出力端子同士がこのユニットのバックボー
ドにて接続される複数のパッケージにおいて同時には１
つのパッケージのみの実装を許容する排他制御方式に関
する。
他制御方式に関し、特に１台のユニットに実装され入力
端子同士又は出力端子同士がこのユニットのバックボー
ドにて接続される複数のパッケージにおいて同時には１
つのパッケージのみの実装を許容する排他制御方式に関
する。
【０００２】
【従来の技術】従来のパッケージ誤実装時の排他制御方
式としては、誤実装不可能なようにパッケージごとにコ
ネクタ種別を変えておく方式や、最低限故障が発生しな
いようパッケージの電源端子を統一する方式がとられて
いた。
式としては、誤実装不可能なようにパッケージごとにコ
ネクタ種別を変えておく方式や、最低限故障が発生しな
いようパッケージの電源端子を統一する方式がとられて
いた。
【０００３】
【発明が解決しようとする課題】この従来のパッケージ
誤実装時の排他制御方式は、パッケージごとにコネクタ
種別を変えておく方式では、パッケージ種別ごとに異な
るコネクタを用意せねばならずコネクタ種類が増え、ま
た同種コネクタでなければならないという条件がある場
合は適用不能であるという問題点があった。また、パッ
ケージの電源端子を統一する方式では誤実装による信号
断といった現象は解決できないという問題点があった。
誤実装時の排他制御方式は、パッケージごとにコネクタ
種別を変えておく方式では、パッケージ種別ごとに異な
るコネクタを用意せねばならずコネクタ種類が増え、ま
た同種コネクタでなければならないという条件がある場
合は適用不能であるという問題点があった。また、パッ
ケージの電源端子を統一する方式では誤実装による信号
断といった現象は解決できないという問題点があった。
【０００４】
【課題を解決するための手段】本発明のパッケージ誤実
装時の排他制御方式は、１台のユニットに実装されそれ
ぞれの入力端子同士又は出力端子同士が前記ユニットの
バックボードにて接続される複数のパッケージの排他制
御式において、自パッケージ以外の他のパッケージの前
記ユニットへの実装状態を認識する手段と、自パッケー
ジが前記ユニットへ実装されるとき前記他のパッケージ
の少なくとも１つがすでに前記ユニットに実装されてい
ることを認識した場合には、自パッケージの前記入力端
子又は前記出力端子をハイ・インピーダンスにする手段
とを前記複数のパッケージのそれぞれに備えている。
装時の排他制御方式は、１台のユニットに実装されそれ
ぞれの入力端子同士又は出力端子同士が前記ユニットの
バックボードにて接続される複数のパッケージの排他制
御式において、自パッケージ以外の他のパッケージの前
記ユニットへの実装状態を認識する手段と、自パッケー
ジが前記ユニットへ実装されるとき前記他のパッケージ
の少なくとも１つがすでに前記ユニットに実装されてい
ることを認識した場合には、自パッケージの前記入力端
子又は前記出力端子をハイ・インピーダンスにする手段
とを前記複数のパッケージのそれぞれに備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例のブロック図であ
る。第１のパッケージ１１と第２のパッケージ２１はそ
れぞれプルアップ抵抗１３，２３により入力プルアップ
され、出力がそれぞれトライステートバッファ１４，２
４の制御端子に接続されたインバータ１２，２２を有し
ており、インバータ１２の出力である第１のパッケージ
の実装状態信号３３とインバータ２２の出力である第２
のパッケージの実装状態信号３２はバックボード３１上
でたすきがけされて相手パッケージのインバータ２２，
１２の入力に接続されている。また第１のパッケージの
出力３４と第２のパッケージの出力３５はバックボード
３１上でワイヤード・オア接続されている。
る。第１のパッケージ１１と第２のパッケージ２１はそ
れぞれプルアップ抵抗１３，２３により入力プルアップ
され、出力がそれぞれトライステートバッファ１４，２
４の制御端子に接続されたインバータ１２，２２を有し
ており、インバータ１２の出力である第１のパッケージ
の実装状態信号３３とインバータ２２の出力である第２
のパッケージの実装状態信号３２はバックボード３１上
でたすきがけされて相手パッケージのインバータ２２，
１２の入力に接続されている。また第１のパッケージの
出力３４と第２のパッケージの出力３５はバックボード
３１上でワイヤード・オア接続されている。
【０００７】次に動作を説明する。
【０００８】正常な運用状態では、第１のパッケージ１
１と第２のパッケージ２１とは同時に実装されない。
今、第１のパッケージ１１のみが実装され第２のパッケ
ージ２１が実装されてない状態を考える。この時第２の
パッケージの実装状態信号３２はオープンとなるため、
第１のパッケージ１１のインバータ１２の入力は“Ｈ”
レベルになり、インバータ１２の出力は“Ｌ”レベルと
なって、トライステートバッファ１４をイネーブル状態
とし、第１のパッケージの出力３４をアクティブとする
と共に、第１のパッケージの実装状態信号３３を“Ｌ”
レベルとする。
１と第２のパッケージ２１とは同時に実装されない。
今、第１のパッケージ１１のみが実装され第２のパッケ
ージ２１が実装されてない状態を考える。この時第２の
パッケージの実装状態信号３２はオープンとなるため、
第１のパッケージ１１のインバータ１２の入力は“Ｈ”
レベルになり、インバータ１２の出力は“Ｌ”レベルと
なって、トライステートバッファ１４をイネーブル状態
とし、第１のパッケージの出力３４をアクティブとする
と共に、第１のパッケージの実装状態信号３３を“Ｌ”
レベルとする。
【０００９】この状態で第２のパッケージ２１を誤実装
した場合、インバータ２２の入力は“Ｌ”レベルになっ
ているためインバータ２２の出力は“Ｈ”レベルとな
り、トライステートバッファ２４の出力をハイ・インピ
ーダンスにすると共に、第２のパッケージの実装状態信
号３２を“Ｈ”レベルとして安定状態に入る。以上説明
した動作原理により、先に実装されている第１のパッケ
ージの出力３４にじょう乱を与えることを防止すること
ができる。
した場合、インバータ２２の入力は“Ｌ”レベルになっ
ているためインバータ２２の出力は“Ｈ”レベルとな
り、トライステートバッファ２４の出力をハイ・インピ
ーダンスにすると共に、第２のパッケージの実装状態信
号３２を“Ｈ”レベルとして安定状態に入る。以上説明
した動作原理により、先に実装されている第１のパッケ
ージの出力３４にじょう乱を与えることを防止すること
ができる。
【００１０】なお、３枚以上のパッケージの出力がバッ
クボード３１上でワイヤード・オア接続されている場合
でも、上記と同様に動作し、最初に実装したパッケージ
のみが有効となる。
クボード３１上でワイヤード・オア接続されている場合
でも、上記と同様に動作し、最初に実装したパッケージ
のみが有効となる。
【００１１】また、本実施例ではパッケージ出力がワイ
ヤード・オアされている場合について説明したが、パッ
ケージ入力がワイヤード・オアされている場合でも適用
可能で同等の効果が得られることは明白である。
ヤード・オアされている場合について説明したが、パッ
ケージ入力がワイヤード・オアされている場合でも適用
可能で同等の効果が得られることは明白である。
【００１２】
【発明の効果】以上説明したように本発明は、１台のユ
ニットに実装され、入力端子同士又は出力端子同士が前
記ユニットのバックボードにて接続される複数のパッケ
ージにおいて、他のパッケージの実装状態を認識する手
段と、自パッケージの実装時に他のパッケージがすでに
ユニットに実装されていることを認識した場合には、自
パッケージの入力端子又は出力端子をハイ・インピーダ
ンスにする手段を有しているので、パッケージを誤実装
した場合でも、既に実装されている入力端子又は出力端
子がワイヤード・オアされた他のパッケージの入力又は
出力にじょう乱を与えることを防止できるという効果が
ある。
ニットに実装され、入力端子同士又は出力端子同士が前
記ユニットのバックボードにて接続される複数のパッケ
ージにおいて、他のパッケージの実装状態を認識する手
段と、自パッケージの実装時に他のパッケージがすでに
ユニットに実装されていることを認識した場合には、自
パッケージの入力端子又は出力端子をハイ・インピーダ
ンスにする手段を有しているので、パッケージを誤実装
した場合でも、既に実装されている入力端子又は出力端
子がワイヤード・オアされた他のパッケージの入力又は
出力にじょう乱を与えることを防止できるという効果が
ある。
【図１】本発明の一実施例のブロック図である。
１１ 第１のパッケージ １２，２２ インバータ １３，２３ プルアップ抵抗 １４，２４ トライステートバッファ ２１ 第２のパッケージ ３１ バックボード ３２ 第２のパッケージの実装状態信号 ３３ 第１のパッケージの実装状態信号 ３４ 第１のパッケージの出力 ３５ 第２のパッケージの出力
Claims (1)
- 【請求項１】 １台のユニットに実装されそれぞれの入
力端子同士又は出力端子同士が前記ユニットのバックボ
ードにて接続される複数のパッケージの排他制御式にお
いて、自パッケージ以外の他のパッケージの前記ユニッ
トへの実装状態を認識する手段と、自パッケージが前記
ユニットへ実装されるとき前記他のパッケージの少なく
とも１つがすでに前記ユニットに実装されていることを
認識した場合には、自パッケージの前記入力端子又は前
記出力端子をハイ・インピーダンスにする手段とを前記
複数のパッケージのそれぞれに備えることを特徴とする
パッケージ誤実装時の排他制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069659A JP2560558B2 (ja) | 1991-04-02 | 1991-04-02 | パッケージ誤実装時の排他制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069659A JP2560558B2 (ja) | 1991-04-02 | 1991-04-02 | パッケージ誤実装時の排他制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304698A JPH04304698A (ja) | 1992-10-28 |
| JP2560558B2 true JP2560558B2 (ja) | 1996-12-04 |
Family
ID=13409185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3069659A Expired - Lifetime JP2560558B2 (ja) | 1991-04-02 | 1991-04-02 | パッケージ誤実装時の排他制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560558B2 (ja) |
-
1991
- 1991-04-02 JP JP3069659A patent/JP2560558B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04304698A (ja) | 1992-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960723 |