JP2559394B2 - 通信制御装置 - Google Patents

通信制御装置

Info

Publication number
JP2559394B2
JP2559394B2 JP62031456A JP3145687A JP2559394B2 JP 2559394 B2 JP2559394 B2 JP 2559394B2 JP 62031456 A JP62031456 A JP 62031456A JP 3145687 A JP3145687 A JP 3145687A JP 2559394 B2 JP2559394 B2 JP 2559394B2
Authority
JP
Japan
Prior art keywords
control circuit
data
communication control
dma
transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP62031456A
Other languages
English (en)
Other versions
JPS63200649A (ja
Inventor
栄 三木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP62031456A priority Critical patent/JP2559394B2/ja
Priority to KR1019880000961A priority patent/KR960005444B1/ko
Publication of JPS63200649A publication Critical patent/JPS63200649A/ja
Priority to US07/534,350 priority patent/US4989135A/en
Application granted granted Critical
Publication of JP2559394B2 publication Critical patent/JP2559394B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Computer And Data Communications (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、通信制御技術さらにはマイクロプロセッ
サ間のシリアル通信に適用して特に有効な技術に関し、
例えばローカル・エリア・ネットワークに使用される通
信制御ユニットに利用して有効な技術に関する。
［従来の技術］ 従来、マイクロプロセッサ間でシリアル通信を行なえ
るようにするため、日本電気［株］製μPD7201Aのよう
な通信用LSIが提供されている。第４図には、この通信
用LSIμPD7201Aを使ったシステムの一例が示されてい
る。すなわち、マイクロプロセッサCPUに、システムバ
スBUSを介して、メモリMEMとともにDMAコントローラDMA
C及びシリアル通信LSI SIOが接続されている。
このシステムでは、マイクロプロセッサCPUが図示し
ない他のマイクロプロセッサに対して送信したいデータ
がある場合、マイクロプロセッサCPUからDMAコントロー
ラDMACに対し転送開始コマンドを送る。すると、DMAコ
ントローラDMACが、通信用LSi SiOからの転送要求信号
に対しシステムバスBUS上にアドレスを出力して、メモ
リMEM内の所望の送信データを読み出して通信用LSI SI
Oに供給する。通信用LSI SIOに供給された送信データ
は一旦内部のFIFOに格納されてから、シリアルデータに
変換されて出力される。
一方、外部から通信用LSI SIOに受信データが入って
くると、１バイトごとにパラレルデータに変換されて受
信用のFIFOに格納される。マイクロプロセッサCPUからD
MAコントローラDMACに転送開始コマンドが送られ、DMA
コントローラDMACが通信用LSi SiOの転送要求信号に対
しFIFO内の受信データをメモリMEMに転送する。その
後、マイクロプロセッサCPUがメモリMEMをアクセスに行
くことにより、受信データを得ることができるようにさ
れている（日本電気［株］が1984年に発行した「NEC電
子デバイスμPD7201Aユーザーズマニュアル」参照）。
［発明が解決しようとする問題点］ 上記システムにおいては、SIOとDMACがCPUに対して各
々独立に動作するようにされている。例えば、SIOがデ
ータを受信すると、そのことをCPUに知らせる。する
と、CPUがDMACに指令を与えてDMA転送を開始させる。そ
して、１フレームのデータの受信が終了すると、SIOがC
PUに知らせCPUがDMACを停止させるようになっていた。
送信の場合にも同様にデータ転送の開始、終了をCPUに
知らせ、CPUからの指令によってSIOおよびDMACが各々独
立に制御されるようになっていた。
このように従来のシステムでは１フレームの送受信ご
とにCPUが介在しなければならなかったため、CPUの負担
が大きくプロトコル処理の速度が遅いという問題点があ
った。
この発明の目的は、ローカルエリア・ネットワークを
構成する通信制御ユニットにおけるCPUの負担を低減
し、プロトコル処理速度の向上を図ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
すなわち、通信プロトコルに従ったシリアル通信制御
を行なう通信制御回路と、送受信データを一時的に保持
するファーストイン・ファーストアウト方式のバッファ
メモリ（以下、FIFOと称する）と、このFIFOのホストコ
ンピュータ側のデータバッファ（メモリ）との間のDMA
転送を行なうDMAコントロール回路およびこれらの統括
的な制御を司る制御部（CPU）とからなる通信制御ユニ
ットにおいて、上記シリアル通信制御回路とDMAコント
ロール回路との間でFIFOを介してフレーム（送受信デー
タ）の終了を示す信号を送るようにするものである。
［作用］ 上記した手段によれば、データに付随した信号に基づ
いて受信側（シリアル通信制御回路もしくはDMAコント
ロール回路）で、制御部が介在することなく自動的にデ
ータの受信動作を停止できるようになるため、制御部の
負担を軽減させ、プロトコル処理速度を向上させるとい
う上記目的を達成することができる。
［実施例］ 以下、本発明を一例として、SDLC（Synchronous Dat
a Link Control）プロトコルに従ったローカルエリア
・ネットワーク用の通信制御用LSIに適用した場合の実
施例について説明する。
この実施例の通信制御用LSIは、送信系データ転送ユ
ニットと受信系データ転送ユニットとにより構成されて
おり、受信系データ転送ユニットは第１図に、また送信
系データ転送ユニットは第２図に示すような構成にされ
ている。
そこで先ず、第１図に示されている受信系データ転送
ユニットの構成について説明する。
この実施例の受信系データ転送ユニットは、通信回線
より送られてきたフレームビット処理回路11を受信し、
通信プロトコルに従って受信フレームを各フィールドに
分解したり受信状態信号を形成したりするフレーム受信
部１と、受信したフレームの情報フィールド内のデータ
を次々と取り込んで保持するFIFO2と、FIFO2に貯られた
受信データをホストコンピュータ側に用意されたデータ
バッファ（メモリ）へDMA転送するためのDMA転送制御部
３と、これらの統括的な制御を行なうマイクロプログラ
ム制御方式のマイクロ制御部４とにより構成されてい
る。
上記フレーム受信部１は、受信フレームのフラグを検
出して、情報フィールド内のシリアルデータよりバイト
単位のパラレルデータを構成するビット処理回路11と、
受信フレームから分離されたヘッダ（アドレスフィール
ドおよび制御フィールドのデータ）が格納されるFIFO方
式のヘッダレジスタ群12と、各受信フレームごとに形成
される受信状態信号を保持可能なステータスレジスタ群
13と、受信フレームの分解や受信状態信号の形成および
マイクロ制御部４に対する割込み信号RH,RSTTの形成を
行なう受信コントロール回路14等により構成されてい
る。
上記割込み信号RH（ヘッダレディ）は、フレームが着
信し、アドレス制御フィールドの分解および情報フィー
ルドのデータをFIFO2に転送するか否かの決定が完了し
たことをマイクロ制御部４へ通知するのに使用される。
また、割込み信号RSTTは、FCS（フレーム・チェック・
シーケンス）フィールドに基づいてフレーム受信に関
し、エラーがあったことが判明したときにそのエラー情
報をマイクロ制御部４に通知するのに使用される。
さらに、フレーム受信部１（ビット処理回路11）で
は、受信コントロール回路14の制御シーケンスによっ
て、フレームの始端および終端を示すフラグの検出やト
ランスペアレントなデータ伝送を可能にするため挿入さ
れたダミーの「０」ビットの除去等を行なう。
また、この実施例では、ステータスレジスタ群13がヘ
ッダレジスタ群12よりも１段多く設けられており、一の
着信フレームの処理中に後続の２フレームの受信が可能
な構成にされている。
受信フレーム保護の限界を越えて着信したフレームは
廃棄されるが、その場合、ヘッダオーバライン信号を出
力して警告するようになっている。
また、これに対応して、FIFO2も例えば20段のような
多段構成にされ、複数フレームのデータを貯えることが
できるようにされている。しかも、この実施例では、FI
FO2に格納された受信データは、DMA転送制御部３内に設
けられたFIFOクリーナ34によって、フレームごとにクリ
ア（除去）できるようにされている。
また、FIFO2は、その出力ポートにマイクロ制御部４
が処理すべきデータが用意されていることを知らせる割
込み信号RR（データレディ）を形成し、出力するように
なっている。
ただし、新着フレームの情報フィールドデータがFIFO
2の出力ポートに用意されると、FIFO2はデータレディ信
号RRによってマイクロ制御部４に割込みをかけるが、マ
イクロ制御部４がDMA転送制御部３を起動すると、デー
タレディ信号RRはなくなり、次のフレームの受信データ
が入ってくるとその先頭データから再びマイクロ制御部
に対しデータレディ信号RRを送るようになっている。
一方、DMA転送制御部３は、上記FIFOクリーナ34と、F
IFO2より読み出されたバイト単位の送信データをワード
単位のパケットデータに再生するワード組立て回路32、
DMA転送状態信号を保持するステータスレジスタ33およ
びDMA転送制御を行なったり、バスを監視してバスエラ
ー等のDMA転送状態信号を形成したりマイクロ制御部４
に対する割込み信号EOBやEOFを形成するDMAコントロー
ル回路31等により構成されている。
上記割込み信号EOBは、ホストコンピュータ側のデー
タバッファが不足し、次のバッファを必要とすることを
マイクロ制御部４に通知するのに使用される。また、割
込み信号EOFは、FIFO2内の１フレーム分の受信データの
転送が終了するか、あるいはバスエラー等によりDMA転
送が停止したことをマイクロ制御部４に知らせるのに使
用される。
さらに、この実施例では、受信コントロール回路14が
着信フレームの最終データを検出すると、最終データ表
示信号（以下、ファイナルビットと称する）FBを形成
し、最終データと共にFIFO2に送る。そして、DMAコント
ロール回路31がFIFO内データのDMA転送中にそのファイ
ナルビットFBを検出すると、マイクロ制御部４からの指
令によらずDMA転送を停止し、逆にマイクロ制御部４に
対してフレーム転送完了割込み信号EOFを形成し、出力
するように構成されている。
従来の同様なプロトコル処理を行なう通信制御用LSI
では、１フレームのデータ転送が終了すると、通信制御
装置（SIO）がマイクロプロセッサに対して割込みをか
け、マイクロプロセッサからの指令によってDMA転送制
御回路が停止されるようになっていた。これに対し、上
記実施例ではマイクロ制御部４を介さずにDMA転送制御
が停止されるようになっている。そのため、マイクロプ
ロセッサ（制御部４）の負担が軽減され、プロトコル処
理速度が向上される。
次に、第２図に示されている送信系データ転送ユニッ
トの構成について説明する。
この実施例の送信系データ転送ユニットは、ホストコ
ンピュータ側のデータバッファ内に格納されている送信
データを読み出してDMA転送されるDMA転送制御部５と、
DMA転送された送信データを次々と取り込んで保持するF
IFO6と、FIFO6に貯えられた送信データをシリアルデー
タに変換して送信フレームを構成し、通信回線へ出力す
るフレーム送信部７と、これらの統括的な制御を行なう
マイクロ制御部８とにより構成されている。
上記DMA転送制御部５は、ホストコンピュータ側のデ
ータバッファより読み出されたワード単位の送信データ
を一時的に保持してバイト単位でFIFO6に伝送するバッ
ファ52、DMA転送状態信号を保持するステータスレジス
タ53およびDMA転送制御を行なったり、バスを監視して
バスエラー等のDMA転送状態信号を形成したりマイクロ
制御部８に対する割込み信号EOB1やEOF1を形成するDMA
コントロール回路51等により構成されている。
上記割込み信号EOB1は、指定されたデータバッファ内
の送信データの転送が終了した場合に、次のデータバッ
ファをマイクロ制御部８に対し要求するのに使用され
る。また、割込み信号EOF1は１フレーム分の送信データ
の転送が終了したことをマイクロ制御部８に知らせるの
に使用される。
上記FIFO6は、受信側ユニットと同様に複数フレーム
分の送信データを保持できるように20段構成にされてい
るとともに、FIFOの入力ポートがマイクロ制御部８から
のデータを受入れが可能な状態にあることを知らせる割
込み信号TRを出力する。この割込み信号TRに基づいてマ
イクロ制御部８はFIFO6にフラグやアドレスフィールド
および制御フィールドを投入するようにされている。
一方、上記フレーム送信部７は、FIFO6から読み出さ
れたバイト単位のパラレルデータをシリアルデータに変
換し、情報フィールド内の送信データをトランスペアレ
ントなデータにすべくダミーの「０」を入れたり、FCS
フィールドを付加して第３図に示すようなフィールド構
成のフレームを形成し、出力するビット組立て回路71
と、ビット組立て回路71等送信部全体に対する制御信号
や送信状態を監視して各送信フレームごとの送信状態信
号およびマイクロ制御部８に対する割込み信号TSTTを形
成したり、送信フレームのアドレスフィールド内のSAPI
値（サービス・アクセス・ポイント値）より送信優先順
位を決定したりする送信コントロール回路72と、上記送
信状態信号を３フレーム分保持可能なFIFO方式のステー
タスレジスタ群73と、送信エラー時等にFIFO6内の１フ
レーム分の送信データをクリアするFIFOクリーナ74等に
より構成されている。
上記割込み信号TSTTを受けるとマイクロ制御部８は、
ステータスレジスタ群73内の状態信号を調べてエラー状
況を解析し、対応する処理を実行するようになってい
る。
さらに、この実施例では、データバッファから転送さ
れてきたデータが、情報フィールドに入るべき最終デー
タであることをDMA転送制御部５が検出すると、DMA転送
制御部５はファイナルビットFBを形成し、その最終デー
タとともにFIFO6に入れる。また、DMA転送制御部５はホ
ストコンピュータ側でのバスエラー等送信を継続できな
い事象が生じたことを検出すると、アボートビットABを
形成し、FIFO6に入れる。
一方、フレーム送信部７は、FIFO6からファイナルビ
ットFBが読み出されると、フレーム送信を正常に終了さ
せると共に、アボートビットABを検出すると、フレーム
送信を中止し、直ちに７個以上14個以下の「１」を連続
させたアボートシーケンスを通信回路へ送り、かつ割込
み信号TSTTをマイクロ制御部８へ供給するようになって
いる。
また、この実施例では、通信回線側でチャネル衝突を
検出した場合、フレーム送信部７は直ちに送信を停止
し、割込み信号TSTTによりマイクロ制御部８に通知した
後、FIFOクリーナ74を起動する。そして、マイクロ制御
部８はステータスレジスタ群73を調べて割込み要因を解
析し、DMA転送制御部５に停止命令を発行する。する
と、DMA転送制御部５はファイナルビットFBの付いたデ
ータをFIFO6に送出してから停止する。さらに、FIFOク
リーナ74はFIFO6を空読みしてファイナルビットFBを検
出すると、フレーム送信部７に通知してから停止するよ
うになっている。
上述したように、この実施例の送信系データ転送ユニ
ットにおいても、フレーム最終データが送信されると、
その最終データに付加されたファイナルビットにより、
フレーム送信部７の送信動作が停止されるようになって
いるため、マイクロ制御部８の負担が軽減される。しか
も、この実施例では、バスエラー等ホストコンピュータ
側で転送エラーが生じた場合にも、マイクロ制御部を介
さずにDMA転送制御部５から出力されるアボートビットA
Bによりフレーム送信部７が停止されるようになってい
るので、マイクロ制御部８の負担が更に軽減される。
以上説明したように上記実施例では通信プロトコルに
従ったシリアル通信制御を行なう通信制御回路と、送受
信データを一時的に保持するファーストイン・ファース
トアウト方式のバッファメモリ（以下、FIFOと称する）
と、このFIFOのホストコンピュータ側のデータバッファ
（メモリ）との間のDMA転送を行なうDMAコントロール回
路およびこれらの統括的な制御を司る制御部（CPU）と
からなる通信制御ユニットにおいて、上記シリアル通信
制御回路とDMAコントロール回路との間でFIFOを介して
フレーム（送受信データ）の終了を示す信号を送るよう
にしたので、データに付随した信号に基づいて受信側
（シリアル通信制御回路もしくはDMAコントロール回
路）で制御部が介在することなく自動的にデータの受信
動作を停止できるという作用により、マイクロ制御部の
負担が軽減され、プロトコル処理速度が向上されるとい
う効果がある。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例で
は、フレーム受信部と受信用FIFO、送信用FIFOおよびDM
A転送制御部が同一チップ上に形成されてなる通信制御
ユニットに適用した場合について説明したが、フレーム
送受信装置（SIO）とFIFOおよびDMA転送制御装置が別個
のLSIによって構成されている場合にも適用することが
できる。また、実施例は一例としてSDLCプロトコルに従
ったシリアル通信に適用した場合について説明したが、
通信プロトコルはSDLCに限定されず任意のプロトコルに
対しても同様に適用することができる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である通信制御ユニット
に適用したものについて説明したが、この発明はそれに
限定されるものでなく、マイクロプロセッサの制御下に
ある複数個のコントロールLSI間の制御方式に利用する
ことができる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、ローカルエリア・ネットワークを構成する
通信制御ユニットにおけるマイクロプロセッサの負担を
低減し、プロトコル処理速度の向上を図ることができ
る。
【図面の簡単な説明】
第１図は、本発明をローカルエリア・ネットワークを構
成する通信制御装置に適用した場合の受信系データ転送
ユニットの一実施例を示すブロック図、 第２図は、同じく送信系データ転送ユニットの一実施例
を示すブロック図、 第３図は、送受信されるフレームの構成例を示すブロッ
ク図、 第４図は、通信制御用LSIを備えたマイクロコンピュー
タシステムの構成を示すブロック図である。 １……フレーム受信部、２……受信用FIFO、3,5……DMA
転送制御部、4,8……マイクロ制御部、６……送信用FIF
O、７……フレーム送信部。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】システムバスに結合されたメモリ手段と、 上記システムバスに結合され、上記システムバスのパラ
    レルデータと通信回線のシリアルデータとの間のデータ
    変換を行う通信制御回路と、 上記メモリ手段と上記通信制御回路との間でデータのDM
    A転送を行うDMAコントロール回路と、 上記メモリ手段と上記通信制御回路と上記DMAコントロ
    ール回路の統括的な制御を司るマイクロ制御部とを具備
    してなる通信制御装置であって、 上記メモリ手段は上記システムバスの送受信データを一
    時的に保持するファーストイン・ファーストアウト方式
    のバッファメモリであり、 上記メモリ手段は上記通信回線からの受信データの終了
    もしくは上記上記DMAコントロール回路からの送信デー
    タの終了を示す終了指示信号を上記通信制御回路と上記
    DMAコントロール回路との間で転送する如く構成され、 上記通信制御回路と上記DMAコントロール回路の一方が
    上記終了指示信号を検出すると、該検出終了指示信号は
    上記ファーストイン・ファーストアウト方式のバッファ
    メモリを介して上記通信制御回路と上位DMAコントロー
    ル回路の他方に伝達され、該他方の回路は該伝達された
    上記検出終了指示信号に応答して上記マイクロ制御部か
    らの指令と無関係にその動作を停止する如く構成されて
    なることを特徴とする通信制御装置。
  2. 【請求項２】上記メモリ手段と、上記通信制御回路と、
    上記DMAコントロール回路および上記マイクロ制御部は
    同一の半導体基板上において構成されてなることを特徴
    とする特許請求の範囲第１項記載の通信制御装置。
JP62031456A 1987-02-16 1987-02-16 通信制御装置 Expired - Fee Related JP2559394B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP62031456A JP2559394B2 (ja) 1987-02-16 1987-02-16 通信制御装置
KR1019880000961A KR960005444B1 (ko) 1987-02-16 1988-02-03 통신제어용 마이크로 컴퓨터
US07/534,350 US4989135A (en) 1987-02-16 1990-06-05 Communication control microcomputer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62031456A JP2559394B2 (ja) 1987-02-16 1987-02-16 通信制御装置

Publications (2)

Publication Number Publication Date
JPS63200649A JPS63200649A (ja) 1988-08-18
JP2559394B2 true JP2559394B2 (ja) 1996-12-04

Family

ID=12331756

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62031456A Expired - Fee Related JP2559394B2 (ja) 1987-02-16 1987-02-16 通信制御装置

Country Status (3)

Country Link
US (1) US4989135A (ja)
JP (1) JP2559394B2 (ja)
KR (1) KR960005444B1 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5228129A (en) * 1987-04-01 1993-07-13 Digital Equipment Corporation Synchronous communication interface for reducing the effect of data processor latency
JP2745521B2 (ja) * 1988-02-23 1998-04-28 株式会社日立製作所 フレーム送信方法
US5226173A (en) * 1988-05-06 1993-07-06 Hitachi, Ltd. Integrated data processor having mode control register for controlling operation mode of serial communication unit
US5276845A (en) * 1988-08-25 1994-01-04 Yamaha Corporation Apparatus with multiple buses for permitting concurrent access to a first memory by a processor while a DMA transfer is occurring between a second memory and a communications buffer
US5303236A (en) * 1988-08-26 1994-04-12 Hitachi, Ltd. Signalling apparatus for use in an ATM switching system
JP2978539B2 (ja) * 1989-07-24 1999-11-15 日本電気株式会社 データ転送制御装置
CA2028378A1 (en) * 1989-11-03 1991-05-04 Timothy K. Waldrop Floppy disk controller with dma verify operations
EP0453863A2 (en) * 1990-04-27 1991-10-30 National Semiconductor Corporation Methods and apparatus for implementing a media access control/host system interface
US5410652A (en) * 1990-09-28 1995-04-25 Texas Instruments, Incorporated Data communication control by arbitrating for a data transfer control token with facilities for halting a data transfer by maintaining possession of the token
CA2050507C (en) * 1990-10-26 1999-07-13 Lane Jordon Abrams Message-oriented bank controller interface
GB2271204B (en) * 1992-10-01 1996-01-03 Digital Equipment Int Digital system memory access
US5586294A (en) * 1993-03-26 1996-12-17 Digital Equipment Corporation Method for increased performance from a memory stream buffer by eliminating read-modify-write streams from history buffer
US5388247A (en) * 1993-05-14 1995-02-07 Digital Equipment Corporation History buffer control to reduce unnecessary allocations in a memory stream buffer
JPH07262152A (ja) * 1994-03-24 1995-10-13 Hitachi Ltd コンピュータシステム
US5448558A (en) * 1994-04-05 1995-09-05 International Business Machines Corporation Method and apparatus for managing packet FIFOS
US5602537A (en) * 1994-05-13 1997-02-11 Zilog, Inc. Technique for eliminating data transmit memory underruns
JPH08161259A (ja) * 1994-11-30 1996-06-21 Mitsubishi Electric Corp 直列データ受信装置及び直列データ転送装置
US5761532A (en) * 1995-12-29 1998-06-02 Intel Corporation Direct memory access controller with interface configured to generate wait states
US5822553A (en) * 1996-03-13 1998-10-13 Diamond Multimedia Systems, Inc. Multiple parallel digital data stream channel controller architecture
US5797043A (en) * 1996-03-13 1998-08-18 Diamond Multimedia Systems, Inc. System for managing the transfer of data between FIFOs within pool memory and peripherals being programmable with identifications of the FIFOs
JPH1028150A (ja) * 1996-07-10 1998-01-27 Fuji Electric Co Ltd 通信システム
US6185634B1 (en) * 1996-09-27 2001-02-06 Emc Corporation Address triggered DMA controller with an indicative signal including circuitry for calculating a new trigger address value based on the sum of the current trigger address and the descriptor register data with a trigger address register
US6145027A (en) * 1997-07-09 2000-11-07 Texas Instruments Incorporated DMA controller with split channel transfer capability and FIFO buffering allowing transmit channel to get ahead of corresponding receive channel by preselected number of elements
JP2001188748A (ja) * 1999-12-27 2001-07-10 Matsushita Electric Ind Co Ltd データ転送装置
US7133931B1 (en) * 2000-01-07 2006-11-07 International Business Machines Corporation Method and system for making a frame alteration in a network processing system
JP2004199187A (ja) * 2002-12-16 2004-07-15 Matsushita Electric Ind Co Ltd Ｃｐｕ内蔵ｌｓｉ
US7721018B2 (en) * 2006-08-24 2010-05-18 Microchip Technology Incorporated Direct memory access controller with flow control
DE102008001548B4 (de) * 2008-05-05 2017-03-02 Robert Bosch Gmbh Teilnehmerknoten eines Kommunikationssystems, Kommunikationssystem und Verfahren zum Übertragen einer Nachricht in dem Kommunikationssystem
CN104850527B (zh) * 2015-06-12 2017-11-03 中国电子科技集团公司第四十七研究所 通讯协议处理器
CN108804345A (zh) * 2018-05-23 2018-11-13 湖南博匠信息科技有限公司 数据写入方法、装置、设备及计算机可读存储介质

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4181938A (en) * 1975-10-15 1980-01-01 Tokyo Shibaura Electric Co., Ltd. Processor device
JPS55119720A (en) * 1979-03-09 1980-09-13 Tokyo Electric Power Co Inc:The Operation processing unit
US4342078A (en) * 1979-05-21 1982-07-27 Motorola, Inc. Instruction register sequence decoder for microprogrammed data processor and method
US4417304A (en) * 1979-07-30 1983-11-22 International Business Machines Corporation Synchronous cycle steal mechanism for transferring data between a processor storage unit and a separate data handling unit
JPS6025935B2 (ja) * 1979-12-26 1985-06-21 富士通株式会社 Ｈｄｌｃ送信方式
JPS6191752A (ja) * 1984-10-11 1986-05-09 Nec Corp マイクロコンピユ−タ
JPS61250758A (ja) * 1985-04-30 1986-11-07 Toshiba Corp 通信制御装置
US4748656A (en) * 1986-03-21 1988-05-31 American Telephone And Telegraph Company Personal computer--as an interface between a telephone station set and a business communication system
US4782439A (en) * 1987-02-17 1988-11-01 Intel Corporation Direct memory access system for microcontroller

Also Published As

Publication number Publication date
US4989135A (en) 1991-01-29
KR960005444B1 (ko) 1996-04-25
KR880010366A (ko) 1988-10-08
JPS63200649A (ja) 1988-08-18

Similar Documents

Publication Publication Date Title
JP2559394B2 (ja) 通信制御装置
JP2745521B2 (ja) フレーム送信方法
JP3448067B2 (ja) ネットワークアダプタのためのネットワークコントローラ
EP1133129A2 (en) A programmable multi-standard mac architecture
EP1116122B1 (en) Method and apparatus for transmitting and receiving network protocol compliant signal packets over a platform bus
US8051222B2 (en) Concatenating secure digital input output (SDIO) interface
US4637015A (en) Packet transmission and reception via a shared DMA channel
EP1101328B1 (en) Network controller
US5142628A (en) Microcomputer system for communication
JPH077955B2 (ja) データ通信制御装置
US6889265B2 (en) Apparatus and method to allow and synchronize schedule changes in a USB enhanced host controller
JPH0458646A (ja) バッファ管理方式
US7174395B2 (en) Communication interface method and device utilizing direct memory access data transfer
JPS5828979B2 (ja) デ−タフレ−ム伝送方式
JP2003289315A (ja) パケット転送装置およびパケット転送方法
JPH02189049A (ja) 回線制御装置
JP3255120B2 (ja) トレイラ処理システム
JP2615127B2 (ja) 通信処理装置
JP3753622B2 (ja) パケット送受信装置
JPH084278B2 (ja) シリアル通信機能を備えたマイクロコンピュータシステム
JPS62245465A (ja) ロングパケツト送受信装置
JPH0249584B2 (ja)
CA1240752A (en) Packet transmission and reception via a shared dma channel
JPH08195759A (ja) マルチポートブリッジ
JPS63287231A (ja) 網間接続装置におけるリアルタイム性保持方式

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees