JP2001188748A

JP2001188748A - データ転送装置

Info

Publication number: JP2001188748A
Application number: JP37191899A
Authority: JP
Inventors: Yoshiteru Mino; 吉輝三野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-12-27
Filing date: 1999-12-27
Publication date: 2001-07-10
Also published as: US6782433B2; KR100395383B1; US20010016883A1; KR20010062770A

Abstract

(57)【要約】【課題】データ転送速度を向上させることが可能なデ
ータ転送装置を提供する。【解決手段】データ転送装置１は、先入れ先出しバッ
ファ（ＦＩＦＯ）２と、ＦＩＦＯ２を制御する制御器２
２とを備えている。制御器２２は、ローカルバスが使用
可能な場合には、ＦＩＦＯ２に格納された１語以上のＣ
ＰＵアクセスデータをローカルメモリ５６に逐次転送
し、ＦＩＦＯ２に格納された複数語のＤＭＡアクセスデ
ータをローカルメモリ５６にバースト転送するように、
ＦＩＦＯ２を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メインバスに接続
されたメインメモリからローカルバスに接続されたロー
カルメモリにデータを転送するデータ転送装置に関す
る。

【０００２】

【従来の技術】図６は、従来のデータ転送装置１００の
構成を示す。

【０００３】データ転送装置１００は、メインメモリ１
１２からローカルメモリ１５６にデータを転送する。

【０００４】データ転送装置１００は、メインバスイン
タフェース１２７と、ローカルバスインタフェース１３
４と、ＤＭＡ先頭アドレスレジスタ１２０と、ＤＭＡ転
送語数レジスタ１２１と、加算器１０４と、減算器１０
３と、制御器１２２とを含む。

【０００５】メインバスインタフェース１２７と、ロー
カルバスインタフェース１３４とは、内部データ線１５
１と内部アドレス線１５２とを介して相互に接続されて
いる。

【０００６】メインバスインタフェース１２７は、メイ
ンデータバス１１３とメインアドレスバス１５０とに接
続されている。メインデータバス１１３とメインアドレ
スバス１５０とには、データ転送装置１００の周辺装置
として、ＣＰＵ１１０とＤＭＡコントローラ１１１とメ
インメモリ１１２とが接続されている。

【０００７】ローカルバスインタフェース１３４は、ロ
ーカルデータバス１２８とローカルアドレスバス１３５
とに接続されている。ローカルデータバス１２８とロー
カルアドレスバス１３５とには、データ転送装置１００
の周辺装置として、バスインタフェース１５５を介して
ローカルメモリ１５６が接続されている。

【０００８】なお、ローカルデータバス１２８とローカ
ルアドレスバス１３５とには、内部データ処理装置１６
１がさらに接続されている。データ転送装置１００と内
部データ処理装置１６１とは、ローカルメモリ１５６を
共有するユニファイドメモリアーキテクチャを採用す
る。内部データ処理装置１６１は、例えば、ビデオ出力
処理回路である。

【０００９】ここで、ＣＰＵ１１０およびＤＭＡコント
ローラ１１１からローカルメモリ１５６まで１語転送を
行う場合、外部バス転送サイクル（メインバス転送サイ
クル）に対して内部バス転送サイクル（ローカルバス転
送サイクル）は２分の１で行われるとする。

【００１０】実際には、外部バス転送サイクルが１０Ｍ
Ｈｚであり、内部バス転送サイクルが１００ＭＨｚであ
り得る。これは、チップの内部バスのクロックは、チッ
プの外部バスのクロックよりも、高速に動作させられる
ことなどの理由による。

【００１１】本明細書では、ＣＰＵ１１０がメインメモ
リ１１２からローカルメモリ１５６にデータを転送する
ことを「ＣＰＵ転送」といい、ＤＭＡコントローラ１１
１がメインメモリ１１２からローカルメモリ１５６にデ
ータを転送することを「ＤＭＡ転送」という。

【００１２】以下、ＣＰＵ１１０、ＤＭＡコントローラ
１１１およびデータ転送装置１００の概略動作を説明す
る。

【００１３】メインメモリ１１２およびローカルメモリ
１５６は、ＣＰＵ１１０およびＤＭＡコントローラ１１
１にメモリマップされている。

【００１４】ＣＰＵ１１０およびＤＭＡコントローラ１
１１は、メインデータバス１１３の使用権を交互にもし
くは連続して取得し、データ転送装置１００を介してデ
ータを転送する。

【００１５】（ＣＰＵ転送の場合）ＣＰＵ１１０は、メ
インデータバス１１３の使用権を取得すると、メインデ
ータバス１１３とメインアドレスバス１５０とを介し
て、メインメモリ１１２からデータを転送ソースとして
読み出し、データ転送装置１００に出力されるＣＰＵア
クセス制御信号１２３をアサートするとともに、メイン
データバス１１３とメインアドレスバス１５０とを介し
て、メインメモリ１１２から読み出されたデータを転送
ディスティネーションとしてデータ転送装置１００に出
力する。

【００１６】（ＤＭＡ転送の場合）この場合には、ＣＰ
Ｕ１１０を用いてＤＭＡ転送の初期設定をＤＭＡコント
ローラ１１１およびデータ転送装置１００において行う
ことが必要になる。

【００１７】まず、ＤＭＡコントローラ１１１の内部レ
ジスタ（図示せず）に転送ソースであるメインメモリ１
１２の先頭アドレスおよび転送語数をセットし、ＤＭＡ
転送開始を要求する。

【００１８】次に、ＣＰＵ１１０は、ＣＰＵアクセスに
よりデータ転送装置１００内のＤＭＡ先頭アドレスレジ
スタ１２０に転送先であるローカルメモリ１５６のＤＭ
Ａ転送における先頭アドレスを設定する。

【００１９】次に、ＣＰＵ１１０は、ＣＰＵアクセスに
よりデータ転送装置１００内のＤＭＡ転送語数レジスタ
１２１にＤＭＡ転送回数を設定する。

【００２０】データ転送装置１００は、ＤＭＡ転送の初
期設定が完了し、ローカルメモリ１５６に対するデータ
転送の準備が整い次第、ＤＭＡ要求信号１２６をアサー
トする。

【００２１】ＤＭＡコントローラ１１１は、ＤＭＡ要求
信号１２６のアサートを検出し、メインデータバス１１
３の使用権を取得すると、メインデータバス１１３とメ
インアドレスバス１５０とを介して、メインメモリ１１
２からデータを転送ソースとして読み出し、データ転送
装置１００に出力されるＤＭＡアクセス制御信号１２５
をアサートするとともに、メインデータバス１１３を介
して、メインメモリ１１２から読み出されたデータを転
送ディスティネーションとしてデータ転送装置１００に
出力する。

【００２２】なお、ＤＭＡ転送の場合には、ディスティ
ネーション側であるデータ転送装置１００には、ローカ
ルメモリ１５６のアドレスは出力されない。

【００２３】次に、データ転送装置１００およびバスコ
ントローラ１３３の概略動作を説明する。

【００２４】ＣＰＵ転送およびＤＭＡ転送を行う場合、
データ転送装置１００は、データの転送先であるローカ
ルメモリ１５６が接続されているローカルデータバス１
２８、ローカルアドレスバス１３５の使用権を要求する
ローカルバス要求信号１３０をバスコントローラ１３３
に出力する。ここで、ローカルデータバス１２８、ロー
カルアドレスバス１３５は、複数の処理ブロックによっ
て共用されていると仮定する。内部データ処理装置１６
１からのローカルバス要求信号１６０が出力されていな
い場合、バスコントローラ１３３は、ローカルバス許可
信号１２９をデータ転送装置１００に出力する。

【００２５】次に、データ転送装置１００の内部動作を
説明する。

【００２６】（ＣＰＵ転送の場合）ＣＰＵアクセス制御
信号１２３とともＣＰＵ１１０から出力されるデータお
よびローカルメモリアドレスは、メインバスインタフェ
ース１２７に一時的に格納される。

【００２７】制御器１２２は、ＣＰＵ１１０からＣＰＵ
アクセス制御信号１２３を受け取ると、ＣＰＵ１１０に
出力されるウェイト信号１２４をアサートするとともに
バスコントローラ１３３にローカルバス要求信号１３０
を出力する。

【００２８】制御器１２２は、バスコントローラ１３３
からローカルバス許可信号１２９を受け取ると、ローカ
ルバス制御信号１６２をローカルバスインタフェース１
３４に出力する。ローカルバスインタフェース１３４
は、ローカルバス制御信号１６２に従って、内部データ
線１５１上のデータをローカルデータバス１２８に出力
し、内部アドレス線１５２上のアドレスをローカルアド
レスバス１３５に出力する。

【００２９】ここで、ローカルバス制御信号１６２は、
ローカルデータバス１２８にデータを出力するタイミン
グを示すフィールドと、内部アドレス線１５２上のアド
レスおよびＤＭＡアドレス線１５３上のアドレスのどち
らをローカルアドレスバス１３５に出力するかを示すア
ドレス選択フィールドとを含んでいる。ＣＰＵ転送の場
合には、内部アドレス線１５２上のアドレスをローカル
アドレスバス１３５に出力するように、ローカルバス制
御信号１６２のアドレス選択フィールドが設定される。

【００３０】バスインタフェース１５５は、ローカルア
ドレスバス１３５上のアドレスをデコードし、そのデコ
ードされたアドレスに従って、ローカルデータバス１２
８上のデータをローカルメモリ１５６に出力する。

【００３１】（ＤＭＡ転送の場合）制御器１２２は、バ
スコントローラ１３３にローカルバス要求信号１３０を
出力する。

【００３２】バスコントローラ１３３は、内部データ処
理装置１６１からのローカルバス要求信号１６０がアサ
ートされていなければ、ローカルバス許可信号１２９を
制御器２２に出力する。

【００３３】制御器１２２は、ローカルバス許可信号１
２９のアサートを検出すると、ＤＭＡ要求信号１２６を
ＤＭＡコントローラ１１１に出力する。制御器１２２
は、ＤＭＡコントローラ１１１からアサートされたＤＭ
Ａアクセス制御信号１２５を受け取ると、ＤＭＡ要求信
号１２６をネゲートするとともに、ローカルバスインタ
フェース１３４にローカルバス制御信号１６２を出力す
る。ＤＭＡ転送の場合には、ＤＭＡアドレス線１５３上
のアドレスをローカルアドレスバス１３５に出力するよ
うに、ローカルバス制御信号１６２のアドレス選択フィ
ールドが設定される。

【００３４】ＤＭＡ転送の場合、ローカルメモリ１５６
の先頭アドレスはＤＭＡ先頭レジスタ１２０に予め設定
され、ＤＭＡ転送語数はＤＭＡ転送語数レジスタ１２１
に予め設定される。ＤＭＡアクセス開始とともに入力さ
れるＤＭＡアクセス制御信号１２５に同期して、制御器
２２はＤＭＡ開始要求信号１５８をアサートする。

【００３５】加算器１０４は、ＤＭＡ開始要求信号１５
８のアサートを検出すると、ＤＭＡ先頭アドレスレジス
タ１２２の値を初期値として、前回のＤＭＡアドレスを
１語分だけインクリメントし、ＤＭＡアドレス線１５３
に出力するとともに、ＤＭＡアドレス生成終了信号１５
４をアサートする。

【００３６】減算器１０３は、ＤＭＡ開始要求信号１５
８のアサートを検出すると、ＤＭＡ転送語数レジスタ１
２１の値を初期値として、前回のＤＭＡ転送残数を１語
分だけデクリメントする。減算器１０３は、ＤＭＡ転送
残数が１語となった場合には、ＤＭＡ転送残数フラグ１
５７をアサートする。

【００３７】制御器１２２は、ＤＭＡ転送残数フラグ１
５７のネゲートを検出するまで、ローカルデータバス１
２８へのデータ転送が終了した時点でＣＰＵ１１０から
のアクセスがない場合には、ＤＭＡコントローラ１１１
に出力されるＤＭＡ要求信号１２６をアサートする。

【００３８】図７は、ＣＰＵ転送とＤＭＡ転送とを混在
して行った場合におけるデータ転送装置１００の動作シ
ーケンスを示す。

【００３９】図７において、各信号のＬレベルがアサー
トを表し、各信号のＨレベルがネゲートを表すと仮定す
る。

【００４０】図７に示される例では、１語のＣＰＵ転送
が５回行われ、１０語のＤＭＡ転送が１回行われる。

【００４１】Ｔ１サイクル以前には、前述したＤＭＡ転
送のための初期値が予め設定されていると仮定する。デ
ータ転送装置１００は、ＤＭＡ要求信号１２６をアサー
トする。ＤＭＡコントローラ１１１は、ＤＭＡ要求信号
１２６のアサートを検出し、ＤＭＡ転送要求信号１９７
をアサートする。

【００４２】ここで、ＣＰＵ１１０は、ＤＭＡ転送要求
信号１９７のアサートを検出しているが、次のサイクル
以降は、ＣＰＵ転送を行うことを決定すると仮定する。
その結果、Ｔ１、Ｔ２サイクルをＣＰＵ基本アクセスタ
イムとして、ＣＰＵ１１０とデータ転送装置１００との
間の外部バス転送（ＣＰＵ＿Ｍ１）が行われる。ＣＰＵ
１１０は、Ｔ１サイクルにおいてＣＰＵアクセス制御信
号１２３のアサートを開始する。

【００４３】データ転送装置１００は、ＣＰＵアクセス
制御信号１２３のアサートを検出すると、ウェイト制御
信号１２４をアサートする。ウェイト制御信号１２４が
アサートされている間、ＣＰＵ１１０は次のサイクル以
降にＣＰＵ転送およびＤＭＡ転送を行うことができない
ように制御される。

【００４４】Ｔ３サイクルにおいて、データ転送装置１
００とローカルメモリ１５６の間の内部バス転送（ＣＰ
Ｕ＿Ｌ１）が行われる。

【００４５】内部バス転送（ＣＰＵ＿Ｌ１）が終了する
と、データ転送装置１００は、ウェイト制御信号１２４
をネゲートする。

【００４６】ＣＰＵ１１０は、ウェイト制御信号１２４
のネゲートを検出すると、ＣＰＵアクセス制御信号１２
３をネゲートするとともに、次のサイクルにＣＰＵ転送
もしくはＤＭＡ転送を行うための準備を開始する。ここ
では、ＣＰＵ１１０は、ＤＭＡ転送要求信号１９７がア
サートされていることを検出し、次のサイクルにＤＭＡ
転送を行うことを決定すると仮定する。この場合、ＣＰ
Ｕ１１０は、ＤＭＡコントローラ１１１に出力されるＤ
ＭＡ転送許可信号１９６をアサートする。

【００４７】ＤＭＡコントローラ１１１は、ＤＭＡ転送
許可信号１９６のアサートを検出すると、Ｔ４、Ｔ５サ
イクルをＤＭＡ基本アクセスタイムとして、ＤＭＡコン
トローラ１１１とデータ転送装置１００との間で外部バ
ス転送（ＤＭＡ＿Ｍ１）を行い、ＤＭＡアクセス制御信
号１２５をアサートする。ＤＭＡアクセス制御信号１２
５は、ＤＭＡ基本アクセスタイム間のみアサートされ
る。

【００４８】データ転送装置１００は、ＤＭＡアクセス
制御信号１２５のアサートを検出すると、ＤＭＡ要求信
号１２６をネゲートする。

【００４９】Ｔ６サイクルにおいて、データ転送装置１
００とローカルメモリ１５６の間の内部バス転送（ＤＭ
Ａ＿Ｌ１）が行われる。

【００５０】内部バス転送（ＤＭＡ＿Ｌ１）が終了する
と、データ転送装置１００は、ＤＭＡ転送残数を検出
し、ＤＭＡ要求信号１２６のアサートを開始する。

【００５１】ＤＭＡコントローラ１１１は、ＤＭＡ要求
信号１２６のアサートを検出すると、ＤＭＡ転送要求信
号１９７のアサートを開始する。

【００５２】これ以降、ＣＰＵ１１０は、ＣＰＵ転送お
よびＤＭＡ転送を交互にまたは連続的に行う。しかし、
データ転送装置１００とローカルメモリ１５６の間の内
部バス転送は、内部データ処理装置１６１とローカルメ
モリ１５６の間の内部バス転送（例えば、ＩＮＴ＿１）
が行われている場合には、この内部バス転送が終了する
まで待たされる。このため、ＣＰＵ１１０とデータ転送
装置１００とのデータ転送に要するサイクルが延長され
る。

【００５３】Ｔ７サイクルにおいて、ＣＰＵ１１０は、
ＣＰＵアクセス制御信号１２３をアサートすることによ
り、データ転送装置１００にデータ転送の開始を通知す
る。データ転送装置１００は、ＣＰＵアクセス制御信号
１２３のアサートを検出すると、ローカルバス要求信号
１３０をバスコントローラ１３３に出力することによ
り、ローカルバスの使用権をバスコントローラ１３３に
要求する。図７に示される例では、バスコントローラ１
３３は、データ転送装置１００ではなく、内部データ処
理装置１６１にローカルバスの使用権を与える。内部デ
ータ処理装置１６１からも同様にローカルバスの使用権
の要求が発生しているからである。

【００５４】Ｔ８サイクルにおいて、内部データ処理装
置１６１とローカルメモリ１５６との間の内部バス転送
（ＩＮＴ＿１）が開始される。その内部バス転送（ＩＮ
Ｔ＿１）は、Ｔ１２サイクルまで行われる。

【００５５】Ｔ１２サイクルの終わりにおいて、バスコ
ントローラ１３３は、ローカルバスの使用権をデータ転
送装置１００に与える。

【００５６】Ｔ１３サイクルにおいて、データ転送装置
１００とローカルメモリ１５６との間の内部バス転送
（ＣＰＵ＿Ｌ２）が行われる。内部バス転送（ＣＰＵ＿
Ｌ２）が終了すると、データ転送装置１００は、ウェイ
ト制御信号２４をネゲートする。ＣＰＵ１１０は、ウェ
イト制御信号２４のネゲートを検出すると、ＣＰＵアク
セス制御信号１２３をネゲートする。

【００５７】以降、ＣＰＵ１１０とＤＭＡコントローラ
１１１がメインバスの使用権を取り合いながら、データ
転送装置１００にデータを転送する。

【００５８】Ｔ４７サイクルにおいて、１０回目のＤＭ
Ａアクセス制御信号１２５が検出される。この場合、Ｄ
ＭＡ転送残数が０となるため、データ転送装置１００か
らのＤＭＡ要求信号１２６がネゲートされる。これ以
降、ＤＭＡ転送は、ＣＰＵ１１０によって前述したＤＭ
Ａ転送のための初期値が予め設定された後に再度開始さ
れる。

【００５９】

【発明が解決しようとする課題】上述したように、従来
のデータ転送装置１００とローカルメモリ１５６との間
の内部バス転送は、内部データ処理装置１６１とローカ
ルメモリ１５６との間の内部バス転送が終了するまで待
たされる。

【００６０】このように、従来のデータ転送装置は、ロ
ーカルバスが使用可能となるまで、ＣＰＵ転送にウェイ
トをかけるように制御され、もしくは、ＤＭＡ転送要求
をＤＭＡコントローラに出力しないように制御される。
その結果、データ転送装置と周辺装置とを含むシステム
としてのデータ転送速度を向上させることが困難である
という課題がある。

【００６１】本発明は、データ転送装置と周辺装置とを
含むシステムとしてのデータ転送速度を向上させること
が可能なデータ転送装置を提供することを目的とする。

【００６２】

【課題を解決するための手段】本発明のデータ転送装置
は、メインバスに接続されたメインメモリからローカル
バスに接続されたローカルメモリにデータを転送するデ
ータ転送装置であって、前記メインバスに接続されたＣ
ＰＵによってアクセスされる１語以上のＣＰＵアクセス
データと、前記メインバスに接続されたＤＭＡコントロ
ーラによってアクセスされる複数語のＤＭＡアクセスデ
ータとを格納するデータ領域を有する先入れ先出しバッ
ファと、前記先入れ先出しバッファを制御する制御器と
を備え、前記制御器は、前記ローカルバスが使用可能な
場合には、前記データ領域に格納された前記１語以上の
ＣＰＵアクセスデータを前記ローカルメモリに逐次転送
し、前記データ領域に格納された前記複数語のＤＭＡア
クセスデータを前記ローカルメモリにバースト転送する
ように、前記先入れ先出しバッファを制御し、これによ
り、上記目的が達成される。

【００６３】前記制御器は、前記データ領域に格納され
た前記複数語のＤＭＡアクセスデータをローカルＤＭＡ
転送の単位として扱い、前記ローカルＤＭＡ転送の単位
ごとに前記ローカルバスの使用要求を行ってもよい。

【００６４】前記制御器は、前記データ領域に格納され
た前記１語以上のＣＰＵアクセスデータの転送をローカ
ルＤＭＡ転送として処理し、前記データ領域に格納され
た前記複数語のＤＭＡアクセスデータの転送をローカル
ＤＭＡ転送として処理してもよい。

【００６５】前記先入れ先出しバッファは、前記データ
領域に格納されたデータがＣＰＵアクセスデータである
かＤＭＡアクセスデータであるかを判別するための情報
を格納する領域をさらに有していてもよい。

【００６６】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００６７】（実施の形態１）図１は、本発明の実施の
形態１のデータ転送装置１の構成を示す。

【００６８】データ転送装置１は、メインデータバス１
３とメインアドレスバス５０とに接続されている。メイ
ンデータバス１３とメインアドレスバス５０とには、デ
ータ転送装置１の周辺装置として、ＣＰＵ１０とＤＭＡ
コントローラ１１とメインメモリ１２とが接続されてい
る。本明細書では、メインデータバス１３とメインアド
レスバス５０とを総称して「メインバス」と呼ぶ。

【００６９】データ転送装置１は、ローカルデータバス
２８に接続されている。ローカルデータバス２８には、
データ転送装置１の周辺装置として、バスインタフェー
ス５５を介してローカルメモリ５６が接続されている。
本明細書では、ローカルデータバス２８を「ローカルバ
ス」とも呼ぶ。

【００７０】なお、ローカルデータバス２８には、内部
データ処理装置６１がさらに接続されている。データ転
送装置１と内部データ処理装置６１とは、ローカルメモ
リ５６を共有するユニファイドメモリアーキテクチャを
採用する。

【００７１】ここでは、内部データ処理装置６１は、ビ
デオ出力処理回路であると仮定する。ビデオ出力処理回
路は、外部同期信号（図示せず）に従って、ローカルメ
モリ５６に蓄積されたフレームデータを所定のタイミン
グでモニタなどの外部出力装置（図示せず）に出力する
ように動作する。この場合、バスコントローラ３３は、
ＣＰＵ１０とデータ転送装置１との間のデータ転送に比
較して、ビデオ出力処理回路がローカルデータバス２８
の使用権を高い優先度で取得することができるようにデ
ータ転送装置１と内部データ処理装置６１とを制御す
る。

【００７２】データ転送装置１は、メインメモリ１２か
らローカルメモリ５６にデータを転送する。このデータ
は、ＣＰＵ１０によってアクセスされるデータ（以下、
「ＣＰＵアクセスデータ」という）であるか、ＤＭＡコ
ントローラ１１によってアクセスされるデータ（以下、
「ＤＭＡアクセスデータ」という）であるかのいずれか
である。

【００７３】ＣＰＵ転送の場合には、ＣＰＵ１０がメイ
ンメモリ１２からデータを読み出し、その読み出された
データをＣＰＵアクセスデータとしてデータ転送装置１
に出力する。ＤＭＡ転送の場合には、ＤＭＡコントロー
ラ１１がメインメモリ１２からデータを読み出し、その
読み出されたデータをＤＭＡアクセスデータとしてデー
タ転送装置１に出力する。

【００７４】データ転送装置１は、メインバスインタフ
ェース２７と、ローカルバスインタフェース３４と、先
入れ先出しバッファ（ＦＩＦＯ）２と、制御器２２とを
含む。

【００７５】ＦＩＦＯ２は、データ線６７とアドレス線
６８とを介して、メインバスインタフェース２７に接続
されている。ＦＩＦＯ２は、データ線６５を介して、ロ
ーカルバスインタフェース３４に接続されている。ま
た、ＦＩＦＯ２は、アドレス線６６を介して、レジスタ
８９に接続されている。

【００７６】ライトポインタ生成器１５、リードポイン
タ生成器１７およびＤＭＡポインタ生成器８２は、ＦＩ
ＦＯ２をアクセスするためのポインタを生成するために
使用される。

【００７７】ライトポインタ生成器１５は、ＣＰＵアク
セス制御信号２３に応答して前回のライトポインタを１
語分だけインクリメントすることにより、ライトポイン
タ６９を生成する。ライトポインタ６９は、ＦＩＦＯ２
に出力される。

【００７８】ＤＭＡポインタ生成器８２は、ＤＭＡアク
セス制御信号２５に応答して前回の内部ポインタを１語
分だけインクリメントすることにより、ライトポインタ
８０を生成する。ライトポインタ８０は、ＦＩＦＯ２に
出力される。

【００７９】ＤＭＡポインタ生成器８２は、ＤＭＡアク
セス制御信号２５が入力された回数をカウントし、その
回数がＦＩＦＯ２のＤＭＡ転送用のデータ領域２３０
（図２）の語数に等しくなった場合には、内部ポインタ
を初期化するとともに、ローカルＤＭＡ終了信号８４を
制御器２２に出力する。

【００８０】ＤＭＡポインタ生成器８２は、ＤＭＡ転送
制御信号８３に応答して前回の内部ポインタを１語分だ
けインクリメントすることにより、リードポインタ８１
を生成する。リードポインタ８１は、ＦＩＦＯ２に出力
される。

【００８１】ＤＭＡポインタ生成器８２は、ＤＭＡ転送
制御信号８３が入力された回数をカウントし、その回数
がＦＩＦＯ２のＤＭＡ転送用のデータ領域２３０（図
２）の語数に等しくなった場合には、内部ポインタを初
期化するとともに、ローカルＤＭＡ終了信号８４を制御
器２２に出力する。

【００８２】ポインタ比較器７４は、ライトポインタ６
９とリードポインタ７０とを比較し、その比較結果に応
じた値を有するＦＩＦＯフラグ７３を制御器２２に出力
する。ＦＩＦＯフラグ７３の値は、ＦＩＦＯ２に保持さ
れているＣＰＵアクセスデータがない場合には「０」で
あり、ＦＩＦＯ２に保持されているＣＰＵアクセスデー
タがある場合には「１」であり、ＦＩＦＯ２に保持され
ているＣＰＵアクセスデータの数がＦＩＦＯ２に保持さ
れ得るＣＰＵアクセスデータの上限値に等しい場合には
「２」である。

【００８３】加算器４は、ＤＭＡ先頭アドレスレジスタ
２０に予め設定される値を初期値として、ＤＭＡアクセ
ス制御信号２５が入力される毎に制御器２２から出力さ
れるＤＭＡ開始要求信号５８に応答して、ＤＭＡアドレ
スを１語数分だけインクリメントする。その結果、加算
器４は、更新されたＤＭＡアドレスをアドレス線５３に
出力する。

【００８４】減算器３は、ＤＭＡ転送語数レジスタ２１
に予め設定される値を初期値として、ＤＭＡアクセス制
御信号２５が入力される毎に制御器２２から出力される
ＤＭＡ開始要求信号５８に応答して、ＤＭＡ転送語数を
１語数分だけデクリメントする。その結果、減算器３
は、更新されたＤＭＡ転送語数を転送語数線５４に出力
する。

【００８５】本実施の形態において、ＣＰＵ転送は、１
語のローカルＤＭＡ転送として処理され、ＤＭＡ転送
は、複数語のローカルＤＭＡ転送として処理される。こ
のように、ＣＰＵ転送とＤＭＡ転送とは、ローカルＤＭ
Ａ転送として統一的に処理される。

【００８６】ここで、ＤＭＡコントローラ１１とデータ
転送装置１との間のＤＭＡ転送は、ＦＩＦＯ２に保持さ
れ得るＤＭＡアクセスデータの上限値をローカルＤＭＡ
転送の基本数とした単位に分割される。

【００８７】第１に、ＣＰＵ転送を行う場合におけるＦ
ＩＦＯ２の制御と、ＣＰＵ転送を１語のローカルＤＭＡ
転送として処理するためのローカルＤＭＡ転送パラメー
タの設定とを説明する。

【００８８】ＦＩＦＯ２は、ＣＰＵアクセス制御信号２
３に応答して更新されるライトポインタ６９によって指
定される位置に、メインバスインタフェース２７を介し
て入力されるＣＰＵアクセスデータを順次保持する。

【００８９】ポインタ比較器７４は、ライトポインタ６
９とリードポインタ７０とを比較し、その比較結果に応
じた値を有するＦＩＦＯフラグ７３を制御器２２に出力
する。ＦＩＦＯフラグ７３の値は、ＦＩＦＯ２に保持さ
れているＣＰＵアクセスデータがない場合には「０」で
あり、ＦＩＦＯ２に保持されているＣＰＵアクセスデー
タがある場合には「１」であり、ＦＩＦＯ２に保持され
ているＣＰＵアクセスデータの数がＦＩＦＯ２に保持さ
れ得るＣＰＵアクセスデータの上限値に等しい場合には
「２」である。

【００９０】制御器２２は、ＦＩＦＯフラグ７３の値が
「１」もしくは「２」である場合には、バスコントロー
ラ３３にローカルバス要求信号３０を出力する。制御器
２２は、バスコントローラ３３からローカルバス許可信
号２９を受け取ると、リードポインタ生成要求信号７１
をリードポインタ生成器１７に出力する。リードポイン
タ生成器１７は、リードポインタ生成要求信号７１に応
答してリードポインタ７０を生成し、その生成されたリ
ードポインタ７０をＦＩＦＯ２に出力する。

【００９１】ＦＩＦＯ２は、リードポインタ７０によっ
て指定されるＣＰＵアクセスデータをデータ線６５に出
力し、リードポインタ７０によって指定されるＣＰＵア
クセスアドレスをアドレス線６６に出力する。

【００９２】レジスタ８９は、ＣＰＵ転送のためのロー
カルＤＭＡ先頭アドレスを指定するために使用される。
ＤＭＡ先頭アドレスレジスタ８９は、内部同期信号（図
示せず）に応答してアドレス線６６上のアドレスを保持
する。

【００９３】レジスタ８８は、ＣＰＵ転送のためのロー
カルＤＭＡ転送語数を指定するために使用される。レジ
スタ８８は、１語数を表す固定レジスタである。

【００９４】ＣＰＵ転送を行う場合には、レジスタ８９
の出力とレジスタ８８の出力とがローカルバスインタフ
ェース３４に出力される。

【００９５】第２に、ＤＭＡ転送を行う場合におけるＦ
ＩＦＯ２の制御と、ＤＭＡ転送を複数語のローカルＤＭ
Ａ転送として処理するためのローカルＤＭＡ転送パラメ
ータの設定とを説明する。

【００９６】ＦＩＦＯ２は、ＤＭＡアクセス制御信号２
５に応答して更新されるＤＭＡライトポインタ８０によ
って指定される位置に、メインバスインタフェース２７
を介して入力されるＤＭＡアクセスデータを順次保持す
る。ＦＩＦＯ２に保持されているＤＭＡアクセスデータ
の数が上限値に達した場合には、ＦＩＦＯ２は、ローカ
ルＤＭＡ終了信号８４を制御器２２に出力する。

【００９７】制御器２２は、ローカルＤＭＡ終了信号８
４を受け取ると、バスコントローラ３３にローカルバス
要求信号３０を出力する。このように、制御器２２は、
ＦＩＦＯ２に保持されている複数語のＤＭＡアクセスデ
ータをローカルＤＭＡ転送の単位として扱い、ローカル
ＤＭＡ転送の単位ごとにローカルバスの使用要求を行
う。これにより、ローカルバスの使用要求の回数を低減
することが可能になる。

【００９８】制御器２２は、バスコントローラ３３から
ローカルバス許可信号２９を受け取ると、ＤＭＡ開始要
求信号５８とＤＭＡ転送制御信号８３とローカルＤＭＡ
転送開始信号９２とを出力する。制御器２２は、ローカ
ルＤＭＡ転送終了９１を受け取ると、ローカルバス要求
信号３０を再度バスコントローラ３３に出力し、同様の
処理を繰り返す。制御器２２は、ＤＭＡ転送残数フラグ
５７がアサートされるとＤＭＡ転送処理を終了する。

【００９９】レジスタ８７は、ＤＭＡ転送のためのロー
カルＤＭＡ先頭アドレスを指定するために使用される。
レジスタ８７は、制御器２２から出力されるローカルＤ
ＭＡ転送開始信号９２に応答して、ＤＭＡアドレス線５
３上のＤＭＡアドレスをローカルＤＭＡ先頭アドレスと
してローカルバスインタフェース３４に出力する。

【０１００】レジスタ８６は、ＤＭＡ転送のためのロー
カルＤＭＡ転送語数を指定するために使用される。レジ
スタ８６には、比較器９０の出力が格納される。レジス
タ８６は、比較器９０の出力をローカルＤＭＡ転送語数
としてローカルバスインタフェース３４に出力する。

【０１０１】比較器９０は、転送語数線５４上のＤＭＡ
転送語数とローカルＤＭＡ転送基本数とを比較して、よ
り小さい数をローカルＤＭＡ転送語数としてレジスタ８
６に設定するとともに、ローカルＤＭＡ転送カウンタ８
５の出力値とローカルＤＭＡ転送語数とを比較して、一
致した場合にローカルＤＭＡ転送終了信号９１を制御器
２２に出力する。

【０１０２】ローカルＤＭＡ転送カウンタ８５は、制御
器２２から出力されるローカルＤＭＡ転送開始信号９２
に応答して、カウント数を初期化するとともに、内部同
期信号（図示せず）をカウントする。

【０１０３】制御器２２は、ＣＰＵ転送のためのローカ
ルＤＭＡ転送パラメータとＤＭＡ転送のためのローカル
ＤＭＡ転送パラメータのうちの１つを予め決められた優
先順位で選択するアクセス制御信号９５をローカルバス
インタフェース３４に出力する。

【０１０４】ＤＭＡ転送よりもＣＰＵ転送を優先して行
う場合には、ローカルバスインタフェース３４は、レジ
スタ８９の出力とレジスタ８８の出力とをローカルＤＭ
Ａ転送パラメータとしてバスインタフェース５５に設定
する。このような設定は、ＤＭＡ制御線９３を介して行
われる。

【０１０５】ＣＰＵ転送よりもＤＭＡ転送を優先して行
う場合には、ローカルバスインタフェース３４は、レジ
スタ８７の出力とレジスタ８６の出力とをローカルＤＭ
Ａ転送パラメータとしてバスインタフェース５５に設定
する。このような設定は、ＤＭＡ制御線９３を介して行
われる。

【０１０６】ＤＭＡ転送のためのローカルＤＭＡ転送パ
ラメータの生成のため、リードポインタ生成要求信号８
３はデータ転送に先立って、ＤＭＡポインタ生成器８２
に出力される。ＦＩＦＯ２は、リードポインタ８１によ
って指定される位置のＤＭＡアクセスデータを読み出
し、そのＤＭＡアクセスデータをデータ線６５に出力す
る。ローカルバスインタフェース３４は、データ線６５
上のＤＭＡアクセスデータを一時的に保持する。

【０１０７】バスインタフェース５５は、ローカルＤＭ
Ａ転送の準備が整い次第、ローカルＤＭＡ要求信号９４
を制御器２２に出力する。

【０１０８】制御器２２は、ローカルバス許可信号２９
を受け取り次第、ローカルＤＭＡ制御線９３を介してロ
ーカルＤＭＡ転送開始をバスインタフェース５５に通知
するとともに、ＤＭＡ転送の場合には、ローカルＤＭＡ
転送開始要求９２とＤＭＡ転送開始要求８３とを出力す
る。ＦＩＦＯ２は、リードポインタ８１によって指定さ
れる位置のＤＭＡアクセスデータを読み出し、読み出さ
れたＤＭＡアクセスデータをデータ線６５に出力する。
ローカルバスインタフェース３４は、データ線６５上の
ＤＭＡアクセスデータをローカルデータバス２８に出力
する。

【０１０９】ＣＰＵ転送の場合には、ローカルバスイン
タフェース３４は、ローカルＤＭＡ転送パラメータの生
成時に保持されたＣＰＵアクセスデータをローカルデー
タバス２８に出力する。

【０１１０】図２は、ＦＩＦＯ２の構成例を示す。

【０１１１】ＦＩＦＯ２は、１語以上のＣＰＵアクセス
データと複数語のＤＭＡアクセスデータとを格納するデ
ータ領域を有している。図２に示される例では、データ
領域は、１語以上のＣＰＵアクセスデータを格納するＣ
ＰＵ転送用のデータ領域２１０と、複数語のＤＭＡアク
セスデータを格納するＤＭＡ転送用のデータ領域２３０
とに分割されている。しかし、データ領域が必ずしもこ
のように分割されている必要はない。ＦＩＦＯ２のデー
タ領域は、１語以上のＣＰＵアクセスデータと複数語の
ＤＭＡアクセスデータとを格納することができる限り、
任意のフォーマットをとり得る。

【０１１２】ＣＰＵ転送用のデータ領域２１０は、１以
上のＣＰＵアクセスデータフィールド２１０ａと、１以
上のＣＰＵアクセスアドレスフィールド２１０ｂとを含
む。１以上のＣＰＵアクセスデータフィールド２１０ａ
のそれぞれには、１語のＣＰＵアクセスデータが格納さ
れる。１以上のＣＰＵアクセスアドレスフィールド２１
０ｂのそれぞれには、対応するＣＰＵアクセスデータの
アドレスが格納される。

【０１１３】ＤＭＡ転送用のデータ領域２３０は、複数
のＤＭＡアクセスデータフィールド２３０ａを含む。複
数のＤＭＡアクセスデータフィールド２３０ａのそれぞ
れには、１語のＤＭＡアクセスデータが格納される。

【０１１４】図２に示される例では、ＣＰＵ転送用のデ
ータ領域２１０に含まれるＣＰＵアクセスデータフィー
ルド２１０ａ、ＣＰＵアクセスアドレスフィールド２１
０ｂの数はそれぞれ８であり、ＤＭＡ転送用のデータ領
域２３０に含まれるＤＭＡアクセスデータフィールドの
数は８である。しかし、データ領域２１０、２３０に含
まれるフィールドの数がこれらに限定されるわけではな
い。データ領域２１０、２３０は、任意の数のフィール
ドを含み得る。データ領域２１０のフィールド数とデー
タ領域２３０のフィールド数とが異なっていてもよい。

【０１１５】はじめに、ＦＩＦＯ２へのデータの書き込
みを説明する。

【０１１６】ＦＩＦＯ２に入力されたデータがＣＰＵア
クセスデータである場合には、ライトポインタ６９に応
じて複数の書き込み制御線２２０ａのうちＣＰＵアクセ
スデータの書き込み位置に対応する１本の書き込み制御
線２２０ａがアサートされる。このような選択的なアサ
ートは、回路２１０ｃによって行われる。その結果、ア
サートされた書き込み制御線２２０ａに接続されている
ＣＰＵアクセスデータフィールド２１０ａには、データ
線６７上のデータが書き込まれ、アサートされた書き込
み制御線２２０ａに接続されているＣＰＵアクセスアド
レスフィールド２１０ｂには、アドレス線６８上のアド
レスが書き込まれる。

【０１１７】ＦＩＦＯ２に入力されたデータがＤＭＡア
クセスデータである場合には、ライトポインタ８０に応
じて複数の書きこみ制御線２４０ａのうちＤＭＡアクセ
スデータの書き込み位置に対応する１本の書き込み制御
線２４０ａがアサートされる。このような選択的なアサ
ートは、回路２３０ｂによって行われる。その結果、ア
サートされた書き込み制御線２４０ａに接続されている
ＤＭＡアクセスデータフィールド２３０ａには、データ
線６７上のデータが書き込まれる。

【０１１８】次に、ＦＩＦＯ２からのデータの読み出し
を説明する。

【０１１９】セレクタ２１０ｄは、リードポインタ７０
に応じて、複数のＣＰＵアクセスデータフィールド２１
０ａの出力２２０ｂのうちの１つを選択し、選択された
出力２２０ｂをデータ線６５に出力する。

【０１２０】セレクタ２１０ｅは、リードポインタ７０
に応じて、複数のＣＰＵアクセスアドレスフィールド２
１０ｂの出力２２０ｃのうちの１つを選択し、選択され
た出力２２０ｃをアドレス線６６に出力する。

【０１２１】セレクタ２３０ｃは、リードポインタ８１
に応じて、複数のＤＭＡアクセスデータフィールド２３
０ａの出力２３０ｃのうちの１つを選択し、選択された
出力２３０ｃをデータ線６５に出力する。

【０１２２】なお、リードポインタ７０がネゲート状態
の場合には、データセレクタ２１０ｄの出力およびアド
レスセレクタ２１０ｅの出力は、それぞれ、ハイインピ
ーダンス状態となる。また、リードポインタ８１がネゲ
ート状態の場合には、データセレクタ２３０ｃの出力
は、ハイインピーダンス状態となる。これにより、デー
タの衝突が回避される。

【０１２３】図５は、ＣＰＵ転送とＤＭＡ転送とを混在
して行った場合におけるデータ転送装置１の動作シーケ
ンスを示す。

【０１２４】図５において、各信号線のＬレベルがアサ
ートを表し、各信号のＨレベルがネゲートを表すと仮定
する。

【０１２５】図５に示される例では、１語のＣＰＵ転送
が５回行われ、１０語のＤＭＡ転送が１回行われる。

【０１２６】Ｔ１サイクル以前には、前述したＤＭＡ転
送のための初期値が予め設定されていると仮定する。デ
ータ転送装置１は、ＤＭＡ要求信号２６をアサートす
る。ＤＭＡコントローラ１１は、ＤＭＡ要求信号２６の
アサートを検出し、ＤＭＡ転送要求信号９７をアサート
する。

【０１２７】ここで、ＣＰＵ１０は、ＤＭＡ転送要求信
号９７のアサートを検出しているが、次のサイクル以降
は、ＣＰＵ転送を行うことを決定すると仮定する。その
結果、Ｔ１、Ｔ２サイクルをＣＰＵ基本アクセスタイム
として、ＣＰＵ１０とデータ転送装置１との間の外部バ
ス転送（ＣＰＵ＿Ｍ１）が行われる。ＣＰＵ１０は、Ｔ
１サイクルにおいてＣＰＵアクセス制御信号２３のアサ
ートを開始する。

【０１２８】データ転送装置１は、ＣＰＵアクセス制御
信号２３のアサートを検出すると、ウェイト制御信号２
４をアサートする。ウェイト制御信号２４がアサートさ
れている間、ＣＰＵ１０は次のサイクル以降にＣＰＵ転
送およびＤＭＡ転送を行うことができないように制御さ
れる。

【０１２９】Ｔ２サイクルの終わりにおいて、データ転
送装置１は、メインデータバス１３から入力されるデー
タをＦＩＦＯ２に保持するとともに、ウエイト制御信号
２４をネゲートする。

【０１３０】ＣＰＵ１０は、ウェイト制御信号２４のネ
ゲートを検出すると、ＣＰＵアクセス制御信号２３をネ
ゲートするとともに、次のサイクルにＣＰＵ転送もしく
はＤＭＡ転送を行うための準備を開始する。ここでは、
ＣＰＵ１０は、ＤＭＡ転送要求信号９７がアサートされ
ていることを検出し、次のサイクルにＤＭＡ転送を行う
ことを決定すると仮定する。この場合、ＣＰＵ１０は、
ＤＭＡコントローラ１１に出力されるＤＭＡ転送許可信
号９６をアサートする。

【０１３１】ＤＭＡコントローラ１１は、ＤＭＡ転送許
可信号９６のアサートを検出すると、Ｔ３、Ｔ４サイク
ルをＤＭＡ基本アクセスタイムとして、ＤＭＡコントロ
ーラ１１とデータ転送装置１との間で外部バス転送（Ｄ
ＭＡ＿Ｍ１）を行い、ＤＭＡアクセス制御信号２５をア
サートする。ＤＭＡアクセス制御信号２５は、ＤＭＡ基
本アクセスタイム間のみアサートされる。

【０１３２】データ転送装置１は、ＤＭＡアクセス制御
信号２５のアサートを検出すると、ＤＭＡ要求信号２６
をネゲートする。

【０１３３】Ｔ３サイクルにおいて、データ転送装置１
とローカルメモリ５６の間の内部バス転送（ＣＰＵ＿Ｌ
１）が行われる。この内部バス転送では、ＦＩＦＯ２に
保持されたＣＰＵアクセスデータがローカルメモリ５６
に出力される。

【０１３４】Ｔ４サイクルにおいて、データ転送装置１
は、ＤＭＡアクセス制御信号２５のネゲートを検出する
と、ＤＭＡ要求信号２６をアサートする。

【０１３５】Ｔ７サイクルよりＴ２０サイクルまでは、
ＤＭＡコントローラ１１とデータ転送装置１との間の外
部バス転送が連続的に行われる。

【０１３６】Ｔ７サイクルからＴ２０サイクルまの期間
中、データ転送装置１に入力されるＤＭＡアクセスデー
タは、ＦＩＦＯ２のＤＭＡ転送用のデータ領域２３０に
保持される。この期間中、ＤＭＡコントローラ１１から
のＤＭＡ転送は、ＤＭＡ基本アクセスタイム周期で行わ
れる。この期間中、ローカルバスは、内部データ処理装
置６１により一時的に占有され、内部バス転送ＩＮＴ＿
１、ＩＮＴ＿２、ＩＮＴ＿３が行われる。

【０１３７】Ｔ２０サイクルにおいて、ＦＩＦＯ２のＤ
ＭＡ転送用のデータ領域２３０が満杯となり、ＤＭＡ要
求信号２６はネゲートされたままとなる。このため、Ｃ
ＰＵ１０は、Ｔ２１サイクル以降はＣＰＵ転送のみを行
う。

【０１３８】Ｔ２４サイクルにおいて、ＦＩＦＯ２のＤ
ＭＡ転送用のデータ領域２３０に格納された複数語のＤ
ＭＡアクセスデータのバースト出力が開始される。Ｔ２
０サイクルからＴ２３サイクルの内部バス転送（ＩＮＴ
＿３）により、内部バス転送（ＤＭＡ＿Ｌ１からＤＭＡ
＿Ｌ８）の開始が遅れている。

【０１３９】複数語のＤＭＡアクセスデータに対応する
内部バス転送（ＤＭＡ＿Ｌ１からＤＭＡ＿Ｌ８）は連続
して行われる。

【０１４０】Ｔ３１サイクルにおいて、ＦＩＦＯ２のＤ
ＭＡ転送用のデータ領域２３０が空となる。制御器２２
は、ＤＭＡ要求信号２６を再度アサートする。

【０１４１】Ｔ３２、Ｔ３３サイクルにおいては、内部
バス転送（ＩＮＴ＿４）が行われ、続いて、内部バス転
送（ＣＰＵ＿Ｌ３、ＣＰＵ＿Ｌ４、ＣＰＵ＿Ｌ５）が行
われる。ＦＩＦＯ２のＤＭＡ転送用のデータ領域２３０
には、再度、ＤＭＡコントローラ１１とデータ転送装置
１との間の外部バス転送（ＤＭＡ＿Ｍ９、ＤＭＡ＿Ｍ１
０）によるＤＭＡアクセスデータが保持される。

【０１４２】Ｔ３７、Ｔ３８サイクルにおいては、デー
タ転送装置１とローカルメモリ５６との間の内部バス転
送（ＤＭＡ＿Ｌ９、ＤＭＡ＿Ｌ１０）が行われる。

【０１４３】これ以降、ＤＭＡ転送は、ＣＰＵ１０によ
って前述したＤＭＡ転送のための初期値が予め設定され
た後に再度開始される。

【０１４４】このように、本実施の形態では、ＦＩＦＯ
２に格納された複数語のＤＭＡアクセスデータをローカ
ルメモリ５６にバースト転送し、ＦＩＦＯ２に格納され
た１語以上のＣＰＵアクセスデータをローカルメモリ５
６に逐次転送するように、ＦＩＦＯ２が制御される。こ
のようにＦＩＦＯ２を制御することにより、ウェイト制
御信号２４のアサート期間を短縮することができる。そ
の結果、ウェイト制御信号２４のアサートによりメイン
バスの使用権を決定するＣＰＵ１０の動作の待ち時間が
短縮される。これにより、データ転送装置１と周辺装置
とを含むシステムのデータ転送レートを向上させること
ができる。

【０１４５】なお、ローカルメモリ５６からＣＰＵ１０
にデータを転送する場合には、ＦＩＦＯ２を介さずにロ
ーカルデータバス２８から直接的にメインデータバス１
３に出力する制御を行う必要がある。ローカルメモリ５
６からＤＭＡコントローラ１１にデータを転送する場合
には、ローカルデータバス２８上のデータをバースト転
送によりＦＩＦＯ２にいったん格納した上で、ＦＩＦＯ
２に格納されたデータをＤＭＡ要求信号２６を用いて１
語ずつＤＭＡコントローラ１１に転送する制御を行うこ
とが必要である。

【０１４６】（実施の形態２）図３は、本発明の実施の
形態２のデータ転送装置１ａの構成を示す。

【０１４７】図３において、図１に示される構成要素と
同一の構成要素には同一の参照符号を付し、その説明を
省略する。

【０１４８】図４は、ＦＩＦＯ２ａの構成例を示す。

【０１４９】ＦＩＦＯ２ａは、複数のデータフィールド
４１０ａと、複数のアドレスフィールド４１０ｂと、複
数のアクセス判別フィールド４１０ｃとを有している。
複数のデータフィールド４１０ａのそれぞれには、１語
のＣＰＵアクセスデータまたは１語のＤＭＡアクセスデ
ータが格納される。複数のアドレスフィールド４１０ｂ
のそれぞれには、対応するデータフィールド４１０ａに
格納されたデータに対応するアドレスが格納される。複
数のアクセス判別フィールド４１０ｃのそれぞれには、
対応するデータフィールド４１０ａに格納されたデータ
の種類を示す情報が格納される。

【０１５０】データフィールド４１０ａに格納されたデ
ータがＣＰＵアクセスデータである場合には、そのデー
タフィールド４１０ａに対応するアクセス判別フィール
ド４１０ｃには、値「０」が格納される。データフィー
ルド４１０ａに格納されたデータがＤＭＡアクセスデー
タである場合には、そのデータフィールド４１０ａに対
応するアクセス判別フィールド４１０ｃには、値「１」
が格納される。

【０１５１】なお、データフィールド４１０ａに格納さ
れたデータがＤＭＡアクセスデータである場合には、そ
のデータフィールド４１０ａに対応するアドレスフィー
ルド４１０ｂには、アドレスが無効（すなわち、「Ｉｎ
ｖａｌｉｄ」）であることを示す任意の値が格納され
る。

【０１５２】図４に示される例では、ＦＩＦＯ２ａに含
まれるデータフィールド４１０ａ、アドレスフィールド
４１０ｂおよびアクセス判別フィールド４１０ｃの数は
それぞれ８である。しかし、ＦＩＦＯ２ａに含まれるフ
ィールドの数がこれらに限定されるわけではない。ＦＩ
ＦＯ２ａは、任意の数のフィールドを含み得る。

【０１５３】はじめに、ＦＩＦＯ２ａへのデータの書き
込みを説明する。

【０１５４】ライトポインタ６９に応じて、複数の書き
込み制御線４２０ａのうち書き込み位置に対応する１本
の書き込み制御線４２０ａがアサートされる。このよう
な選択的なアサートは、回路４１０ｄによって行われ
る。その結果、アサートされた書き込み制御線４２０ａ
に接続されているデータフィールド４１０ａには、デー
タ線６７上のデータが書き込まれ、アサートされた書き
込み制御線４２０ａに接続されているアドレスフィール
ド４１０ｂには、アドレス線６８上のアドレスが書き込
まれ、アサートされた書き込み制御線４２０ａに接続さ
れているアクセス判別フィールド４１０ｃには、信号線
６３上のアクセス判別信号が書き込まれる。

【０１５５】次に、ＦＩＦＯ２ａからのデータの読み出
しを説明する。

【０１５６】セレクタ４１０ｅは、リードポインタ７０
に応じて、複数のデータフィールド４１０ａの出力４２
０ｂのうちの１つを選択し、選択された出力４２０ｂを
データ線６５に出力する。

【０１５７】セレクタ４１０ｆは、リードポインタ７０
に応じて、複数のアドレスフィールド４１０ｂの出力４
２０ｃのうちの１つを選択し、選択された出力４２０ｃ
をアドレス線６６に出力する。

【０１５８】セレクタ４１０ｇは、リードポインタ７０
に応じて、複数のアクセス判別フィールド４１０ｃの出
力４２０ｄのうちの１つを選択し、選択された出力４２
０ｄを信号線７５に出力する。

【０１５９】以下、図３および図４を参照して、データ
転送装置１ａの内部動作を説明する。

【０１６０】ＣＰＵアクセス制御信号２３とともにＣＰ
Ｕ１０から出力されるデータおよびローカルメモリアド
レスは、メインバスインターフェース２７に一時的に格
納される。

【０１６１】アクセス判別器６４は、ＣＰＵアクセス制
御信号２３とＤＭＡアクセス制御信号２とに基づいて、
アクセス判別信号６３を生成する。アクセス判別器６４
は、ＣＰＵアクセス制御信号２３がアサート状態であ
り、ＤＭＡアクセス制御信号２５がネゲート状態である
ことを検出すると、値「０」のアクセス判別信号６３を
生成する。また、アクセス判別器６４は、ＣＰＵアクセ
ス制御信号２３がネゲート状態であり、ＤＭＡアクセス
制御信号２５がアサート状態であることを検出すると、
値「１」のアクセス判別信号６３を生成する。アクセス
判別信号６３は、ＦＩＦＯ２ａに出力される。

【０１６２】アクセス判別器６４は、ライトポインタ生
成要求信号７２をライトポインタ生成器１５に出力す
る。

【０１６３】ライトポインタ生成器１５は、ライトポイ
ンタ生成要求信号７２に応答して前回のライトポインタ
を１語分だけインクリメントすることにより、ライトポ
インタ６９を生成する。ライトポインタ６９は、ＦＩＦ
Ｏ２ａに出力される。

【０１６４】ライトポインタ６９に対応する位置のアク
セス判別フィールド４１０ｃには、アクセス判別信号６
３が書き込まれる。ライトポインタ６９に対応する位置
のデータフィールド４１０ａには、データ線６７上のＣ
ＰＵアクセスデータが書き込まれる。ライトポインタ６
９に対応する位置のアドレスフィールド４１０ｂには、
アドレス線６８上のＣＰＵアクセスアドレスが書き込ま
れる。

【０１６５】このようにして、ＦＩＦＯ２ａには、ＣＰ
ＵアクセスデータとＤＭＡアクセスデータとが混在して
蓄積される。

【０１６６】なお、ＤＭＡ転送のための初期値の設定
は、実施の形態１と同様である。

【０１６７】ポインタ比較器７４は、ライトポインタ６
９とリードポインタ７０とを比較し、その比較結果に応
じたＦＩＦＯフラグ７３を制御器２２に出力する。ＦＩ
ＦＯフラグ７３の値は、ＦＩＦＯ２ａに保持されている
データがない場合には０であり、ＦＩＦＯ２ａに保持さ
れているデータがある場合には１であり、ＦＩＦＯ２ａ
に保持されているデータの数がＦＩＦＯ２ａに保持可能
なデータの数の上限値に等しい場合には２である。

【０１６８】制御器２２は、バスコントローラ３３にロ
ーカルバス要求信号３０を出力する。制御器２２は、ロ
ーカルバス許可信号２９のアサートを検出すると、リー
ドポインタ生成要求信号７１をリードポインタ生成器１
７に出力する。

【０１６９】リードポインタ生成器１７は、前回のリー
ドポインタを１語分だけインクリメントすることによ
り、リードポインタ７０を生成する。リードポインタ７
０は、ＦＩＦＯ２ａに出力される。

【０１７０】ＦＩＦＯ２ａは、リードポインタ７０に対
応する位置のデータフィールド４１０ａに格納されてい
るデータをデータ線６５に出力し、リードポインタ７０
に対応する位置のアドレスフィールド４１０ｂに格納さ
れているアドレスをアドレス線６６に出力し、リードポ
インタ７０に対応する位置のアクセス判別フィールド４
１０ｃに格納されている信号を信号線７５に出力する。

【０１７１】信号線７５上のアクセス判別信号が０であ
る場合には、制御器２２は、ＦＩＦＯ２ａから出力され
たデータがＣＰＵアクセスデータであると判別する。制
御器２２は、ローカルバス制御信号６２をローカルバス
インタフェース３４に出力する。その結果、ローカルバ
スインタフェース３４は、データ線６５上のデータをロ
ーカルデータバス２８に出力し、アドレス線６６上のア
ドレスをローカルアドレスバス３５に出力する。

【０１７２】信号線７５上のアクセス判別信号が１であ
る場合には、制御器２２は、ＦＩＦＯ２ａから出力され
たデータがＤＭＡアクセスデータであると判別する。制
御器２２は、ＤＭＡアドレス生成要求信号５８を加算器
４および減算器３に出力する。加算器４は、前回のＤＭ
Ａアドレスを１語分だけインクリメントし、その結果を
ＤＭＡアドレス線５３に出力する。減算器３は、前回の
ＤＭＡ転送残数を１語分だけデクリメントし、ＤＭＡア
ドレス生成終了信号５４を制御器２２に出力する。その
結果、ＤＭＡ転送残数が１語となった場合には、ＤＭＡ
転送残数フラグ５７をアサートする。

【０１７３】制御器２２は、ローカルバス制御信号６２
をローカルバスインタフェース３４に出力する。ローカ
ルバスインタフェース３４によって、ローカルバス制御
信号６２のアドレス選択フィールドが参照される。その
結果、ローカルバスインタフェース３４は、ＤＭＡアド
レス線５３上のアドレスをローカルアドレスバス３５に
出力する。

【０１７４】制御器２２は、バスコントローラ３３がロ
ーカルバスの使用許可をデータ転送装置１ａに与えてい
る間、ＦＩＦＯ２ａにＤＭＡアクセスデータが残ってい
ることを示すＤＭＡ転送残数フラグ５７がアサートされ
るまで、リードポインタ生成要求信号７１を出力する。

【０１７５】なお、上述した実施の形態において、ＤＭ
Ａ転送の場合には、ＤＭＡコントローラからＦＩＦＯへ
は１語ずつ転送され、ＦＩＦＯからローカルメモリへは
ＦＩＦＯの容量単位にバースト転送される。このＦＩＦ
Ｏの容量は、外部バス転送サイクルと内部バス転送サイ
クルの速度や転送比率、チップ内に占める面積により、
その最適値が変動する。これをバス使用比率を用いて考
察する。

【０１７６】前提として、ＣＰＵおよびＤＭＡコントロ
ーラによるデータ転送における内部バス占有率１０％、
内部バスの使用権交代１回に要する内部バス占有率を５
％、内部データ処理装置の内部バス占有率を８０％とし
た場合、１語の外部バス転送の基本サイクルに要する時
間が１語の内部バス転送の基本サイクルに要する時間の
１０倍であれば、外部バス転送は連続して行えることと
なる。

【０１７７】しかし、実際には、内部データ処理装置が
連続して内部バスを占有する場合を考慮して、ＦＩＦＯ
の容量は大きい程よいと考えられる。しかしながら、チ
ップ内のＦＩＦＯの面積は、チップのコストを引き上げ
るため、数十ワードの容量を備えることは難しい。この
ような理由から、ＦＩＦＯの容量は、２０ワード程度が
最適と考えられる。

【０１７８】

【発明の効果】本発明によれば、メインバスとローカル
バスとの間に先入れ先出しバッファが設けられている。
先入れ先出しバッファは、１語以上のＣＰＵアクセスデ
ータと、複数語のＤＭＡアクセスデータとを格納するデ
ータ領域を有している。これにより、ローカルバスがデ
ータ転送装置以外の他の処理ブロックによって使用中で
ある場合でも、メインバスと先入れ先出しバッファとの
間でデータの転送を行うことが可能になる。その結果、
データ転送速度を向上させることが可能になる。

【０１７９】また、本発明によれば、先入れ先出しバッ
ファのデータ領域に格納された複数語のＤＭＡアクセス
データをローカルＤＭＡ転送の単位として扱い、そのロ
ーカルＤＭＡ転送の単位ごとにローカルバスの使用要求
が行われる。これにより、ローカルバスの使用要求の回
数を削減することが可能になる。その結果、ローカルバ
スの使用権を取得するために要するサイクル数が削減さ
れるため、ローカルバスの使用効率を向上させることが
可能になる。

【０１８０】また、本発明によれば、先入れ先出しバッ
ファのデータ領域に格納された１語以上のＣＰＵアクセ
スデータの転送と複数語のＤＭＡアクセスデータの転送
とをローカルＤＭＡ転送として統一して処理することが
可能になる。その結果、ローカルアドレスバスを不要と
することができる。

【０１８１】また、本発明によれば、先入れ先出しバッ
ファのデータ領域に格納されたデータがＣＰＵアクセス
データであるかＤＭＡアクセスデータであるかを判別す
る領域が先入れ先出しバッファに設けられている。これ
により、少ない容量を有する先入れ先出しバッファ内に
ＣＰＵアクセスデータとＤＭＡアクセスデータとを混在
して保持することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のデータ転送装置１の構
成を示すブロック図である。

【図２】図１に示されるＦＩＦＯ２の構成例を示す図で
ある。

【図３】本発明の実施の形態２のデータ転送装置１ａの
構成を示すブロック図である。

【図４】図３に示されるＦＩＦＯ２ａの構成例を示す図
である。

【図５】ＣＰＵ転送とＤＭＡ転送とを混在して行った場
合におけるデータ転送装置１の動作シーケンスを示す図
である。

【図６】従来のデータ転送装置１００の構成を示すブロ
ック図である。

【図７】ＣＰＵ転送とＤＭＡ転送とを混在して行った場
合におけるデータ転送装置１００の動作シーケンスを示
す図である。

【符号の説明】

１、１ａデータ転送装置２、２ａＦＩＦＯ１０ＣＰＵ１１ＤＭＡコントローラ１２メインメモリ１３メインデータバス２２制御器２７メインバスインタフェース２８ローカルデータバス３３バスコントローラ３４ローカルバスインタフェース５０メインアドレスバス５５バスインタフェース５６ローカルメモリ

Claims

【特許請求の範囲】

【請求項１】メインバスに接続されたメインメモリか
らローカルバスに接続されたローカルメモリにデータを
転送するデータ転送装置であって、前記メインバスに接続されたＣＰＵによってアクセスさ
れる１語以上のＣＰＵアクセスデータと、前記メインバ
スに接続されたＤＭＡコントローラによってアクセスさ
れる複数語のＤＭＡアクセスデータとを格納するデータ
領域を有する先入れ先出しバッファと、前記先入れ先出しバッファを制御する制御器とを備え、前記制御器は、前記ローカルバスが使用可能な場合に
は、前記データ領域に格納された前記１語以上のＣＰＵ
アクセスデータを前記ローカルメモリに逐次転送し、前
記データ領域に格納された前記複数語のＤＭＡアクセス
データを前記ローカルメモリにバースト転送するよう
に、前記先入れ先出しバッファを制御する、データ転送
装置。
【請求項２】前記制御器は、前記データ領域に格納さ
れた前記複数語のＤＭＡアクセスデータをローカルＤＭ
Ａ転送の単位として扱い、前記ローカルＤＭＡ転送の単
位ごとに前記ローカルバスの使用要求を行う、請求項１
に記載のデータ転送装置。
【請求項３】前記制御器は、前記データ領域に格納さ
れた前記１語以上のＣＰＵアクセスデータの転送をロー
カルＤＭＡ転送として処理し、前記データ領域に格納さ
れた前記複数語のＤＭＡアクセスデータの転送をローカ
ルＤＭＡ転送として処理する、請求項１に記載のデータ
転送装置。
【請求項４】前記先入れ先出しバッファは、前記デー
タ領域に格納されたデータがＣＰＵアクセスデータであ
るかＤＭＡアクセスデータであるかを判別するための情
報を格納する領域をさらに有している、請求項１に記載
のデータ転送装置。