JP2558472B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2558472B2 JP2558472B2 JP62204121A JP20412187A JP2558472B2 JP 2558472 B2 JP2558472 B2 JP 2558472B2 JP 62204121 A JP62204121 A JP 62204121A JP 20412187 A JP20412187 A JP 20412187A JP 2558472 B2 JP2558472 B2 JP 2558472B2
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- JP
- Japan
- Prior art keywords
- emitter
- region
- integrated circuit
- base
- current amplification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電流増幅率の異なる複数種のバイポーラト
ランジスタを含む半導体集積回路に関するものである。
ランジスタを含む半導体集積回路に関するものである。
（従来の技術） 従来、電流増幅率の異なるトランジスタを形成する場
合は、活性ベース領域の不純物濃度及びベース幅を変化
させていた。即ち、高い電流増幅率を持つトランジスタ
は、低い電流増幅率を持つトランジスタに比べて活性ベ
ースの不純物濃度を低くし、ベース幅を狭くする。
合は、活性ベース領域の不純物濃度及びベース幅を変化
させていた。即ち、高い電流増幅率を持つトランジスタ
は、低い電流増幅率を持つトランジスタに比べて活性ベ
ースの不純物濃度を低くし、ベース幅を狭くする。
（発明が解決しようとする問題点） 従って、同一集積回路内に電流増幅率の異なるトラン
ジスタを形成するには、不純物拡散による追加工程を必
要とするので製造工程が複雑になり、また、別々に形成
するために各電流増幅率を、あるいはその比を精度よく
制御することが困難であった。
ジスタを形成するには、不純物拡散による追加工程を必
要とするので製造工程が複雑になり、また、別々に形成
するために各電流増幅率を、あるいはその比を精度よく
制御することが困難であった。
本発明は、上記問題点を解決するもので、同一集積回
路内に電流増幅率の異なる複数種のトランジスタを含
み、しかも各電流増幅率又はその比が精度よく制御され
た半導体集積回路を提供するものである。
路内に電流増幅率の異なる複数種のトランジスタを含
み、しかも各電流増幅率又はその比が精度よく制御され
た半導体集積回路を提供するものである。
（問題点を解決するための手段） 上記問題点を解決するために、本発明は、同一の集積
回路内に、エミッタ領域，ベース領域およびコレクタ領
域が深さ方向に配置された複数のバイポーラトランジス
タを含み、それら複数のバイポーラトランジスタは、そ
のエミッタ領域の面積に対するエミッタ電極取出部の開
口面積の比を互いに異ならせることによって、互いに異
なる電流増幅率を有するものとしたものである。
回路内に、エミッタ領域，ベース領域およびコレクタ領
域が深さ方向に配置された複数のバイポーラトランジス
タを含み、それら複数のバイポーラトランジスタは、そ
のエミッタ領域の面積に対するエミッタ電極取出部の開
口面積の比を互いに異ならせることによって、互いに異
なる電流増幅率を有するものとしたものである。
（作 用） 一般に、バイポーラトランジスタのベース電流は主に
４種類の電流よりなる。即ち、エミッタからベースへ注
入された少数キャリアのバルク中での再結合電流、ベー
スからエミッタへ注入された少数キャリアのバルク中で
の再結合電流、エミッタ・ベース空乏層領域での再結合
電流及びエミッタ・ベース空乏層と酸化膜との界面にお
ける再結合電流である。上記４種類のベース電流のう
ち、エミッタへ注入された少数キャリアの再結合電流
は、エミッタ電極取出部の開口面積の増加に伴って増加
するものであり、従って、エミッタ電極取出部の開口面
積を変えることによりベース電流の増減を制御すること
が可能になる。このため、トランジスタの電流増幅率を
制御することができる。
４種類の電流よりなる。即ち、エミッタからベースへ注
入された少数キャリアのバルク中での再結合電流、ベー
スからエミッタへ注入された少数キャリアのバルク中で
の再結合電流、エミッタ・ベース空乏層領域での再結合
電流及びエミッタ・ベース空乏層と酸化膜との界面にお
ける再結合電流である。上記４種類のベース電流のう
ち、エミッタへ注入された少数キャリアの再結合電流
は、エミッタ電極取出部の開口面積の増加に伴って増加
するものであり、従って、エミッタ電極取出部の開口面
積を変えることによりベース電流の増減を制御すること
が可能になる。このため、トランジスタの電流増幅率を
制御することができる。
（実施例） 第１図及び第２図は、本発明の一実施例のバイポーラ
型NPNトランジスタを示したもので、第１図は平面図、
第２図は第１図のＡ−Ａ断面図である。図において、１
はN+エミッタ領域、３はN+コレクタコンタクト領域で、
エミッタ１と同じ導電型であり、P,As,Sbを添加して形
成することができる。２はP+ベース領域で、B,Alを添加
して形成することができる。４はP+素子分離領域、５は
N-エピタキシャル層、６はコレクタコンタクト開口部、
７はベースコンタクト開口部、８はエミッタコンタクト
開口部（エミッタ電極取出開口部）である。また、９は
N+コレクタ領域、10は酸化膜、11,12,13はそれぞれエミ
ッタ電極、ベース電極、コレクタ電極、14はN+埋込層、
15はＰ型シリコン基板である。
型NPNトランジスタを示したもので、第１図は平面図、
第２図は第１図のＡ−Ａ断面図である。図において、１
はN+エミッタ領域、３はN+コレクタコンタクト領域で、
エミッタ１と同じ導電型であり、P,As,Sbを添加して形
成することができる。２はP+ベース領域で、B,Alを添加
して形成することができる。４はP+素子分離領域、５は
N-エピタキシャル層、６はコレクタコンタクト開口部、
７はベースコンタクト開口部、８はエミッタコンタクト
開口部（エミッタ電極取出開口部）である。また、９は
N+コレクタ領域、10は酸化膜、11,12,13はそれぞれエミ
ッタ電極、ベース電極、コレクタ電極、14はN+埋込層、
15はＰ型シリコン基板である。
ここで、エミッタ電極取出開口部８の面積を、高い電
流増幅率のトランジスタでは小さくし、反対に、低い電
流増幅率のトランジスタでは大きくする。トランジスタ
の電流増幅率はエミッタ電極取出開口部８の面積とエミ
ッタ領域１の面積との比で決定されるので、この面積比
を変えることにより電流増幅率の制御が可能になる。従
って、エミッタ領域の構成を同一にし、エミッタ電極取
出部の開口面積を変えるのみで、同一集積回路内に電流
増幅率の異なる複数種のトランジスタを精度よく形成す
ることができる。
流増幅率のトランジスタでは小さくし、反対に、低い電
流増幅率のトランジスタでは大きくする。トランジスタ
の電流増幅率はエミッタ電極取出開口部８の面積とエミ
ッタ領域１の面積との比で決定されるので、この面積比
を変えることにより電流増幅率の制御が可能になる。従
って、エミッタ領域の構成を同一にし、エミッタ電極取
出部の開口面積を変えるのみで、同一集積回路内に電流
増幅率の異なる複数種のトランジスタを精度よく形成す
ることができる。
（発明の効果） 以上説明したように、本発明によれば、エミッタ領域
の面積が一定のとき、エミッタ電極取出部の開口面積を
変えるのみで電流増幅率を制御することができるので、
同一のベース・エミッタ製造工程で、電流増幅率の異な
る複数種のトランジスタを同一集積回路内に精度よく形
成することができ、しかも、従来の製造方法に比較して
工程が簡略化され、かつマスクの枚数を減らすことがで
きるなどにより、製造コストを大幅に低減することがで
きる。
の面積が一定のとき、エミッタ電極取出部の開口面積を
変えるのみで電流増幅率を制御することができるので、
同一のベース・エミッタ製造工程で、電流増幅率の異な
る複数種のトランジスタを同一集積回路内に精度よく形
成することができ、しかも、従来の製造方法に比較して
工程が簡略化され、かつマスクの枚数を減らすことがで
きるなどにより、製造コストを大幅に低減することがで
きる。
第１図は、本発明の一実施例のトランジスタの平面図、
第２図は、同断面図である。 １……エミッタ領域、２……ベース領域、３……N+コレ
クタコンタクト領域、４……P+素子分離領域、５……エ
ピタキシャル層、６……コレクタコンタクト開口部、７
……ベースコンタクト開口部、８……エミッタコンタク
ト開口部、９……コレクタ領域、10……酸化膜、11〜13
……電極、14……N+埋込層、15……Ｐ型シリコン基板。
第２図は、同断面図である。 １……エミッタ領域、２……ベース領域、３……N+コレ
クタコンタクト領域、４……P+素子分離領域、５……エ
ピタキシャル層、６……コレクタコンタクト開口部、７
……ベースコンタクト開口部、８……エミッタコンタク
ト開口部、９……コレクタ領域、10……酸化膜、11〜13
……電極、14……N+埋込層、15……Ｐ型シリコン基板。
Claims (1)
- 【請求項１】同一の集積回路内に、エミッタ領域，ベー
ス領域およびコレクタ領域が深さ方向に配置された複数
のバイポーラトランジスタを含み、それら複数のバイポ
ーラトランジスタは、そのエミッタ領域の面積に対する
エミッタ電極取出部の開口面積の比を互いに異ならせる
ことによって、互いに異なる電流増幅率を有するものと
したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62204121A JP2558472B2 (ja) | 1987-08-19 | 1987-08-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62204121A JP2558472B2 (ja) | 1987-08-19 | 1987-08-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6448459A JPS6448459A (en) | 1989-02-22 |
| JP2558472B2 true JP2558472B2 (ja) | 1996-11-27 |
Family
ID=16485167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62204121A Expired - Lifetime JP2558472B2 (ja) | 1987-08-19 | 1987-08-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558472B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086823A (ja) * | 1983-10-19 | 1985-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| FR2592525B1 (fr) * | 1985-12-31 | 1988-02-12 | Radiotechnique Compelec | Procede de fabrication d'un transistor lateral integre et circuit integre le comprenant |
-
1987
- 1987-08-19 JP JP62204121A patent/JP2558472B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6448459A (en) | 1989-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |