JP2557880B2 - カ−ソル制御装置 - Google Patents
カ−ソル制御装置Info
- Publication number
- JP2557880B2 JP2557880B2 JP62106911A JP10691187A JP2557880B2 JP 2557880 B2 JP2557880 B2 JP 2557880B2 JP 62106911 A JP62106911 A JP 62106911A JP 10691187 A JP10691187 A JP 10691187A JP 2557880 B2 JP2557880 B2 JP 2557880B2
- Authority
- JP
- Japan
- Prior art keywords
- cursor
- data
- display
- register
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、例えば情報処理装置のディスプレイ装置の
画面上で文字や記号等の入力位置を示すカーソルの制御
を行なうカーソル制御装置に関する。
画面上で文字や記号等の入力位置を示すカーソルの制御
を行なうカーソル制御装置に関する。
(従来の技術) 従来、パーソナルコンピュータやワークステーション
等の各種コンピュータ機器において、ディスプレイ装置
の画面上の例えばカーソルを所定の位置に移動する際の
入力装置には、いわゆるポィンティングデバイスとして
のキーボード上のカーソルキーの他、マウス、タブレッ
ト、タッチセンサ、ライトペン等が用いられている。
等の各種コンピュータ機器において、ディスプレイ装置
の画面上の例えばカーソルを所定の位置に移動する際の
入力装置には、いわゆるポィンティングデバイスとして
のキーボード上のカーソルキーの他、マウス、タブレッ
ト、タッチセンサ、ライトペン等が用いられている。
これらのポィンティングデバイスは、上記ディスプレ
イ画面上のカーソルを移動して、画面上に表示されたア
イコン(絵文字)等を選択することで上記コンピュータ
機器に各種情報の入力等を行なうようにしていた。
イ画面上のカーソルを移動して、画面上に表示されたア
イコン(絵文字)等を選択することで上記コンピュータ
機器に各種情報の入力等を行なうようにしていた。
またカーソルの形状は上記コンピュータ機器における
カーソルの使用目的によって異なり、例えばマウスを用
いてアイコンの選択や座標点の指示を行なうような場合
には、データの入力位置を正確に指示するために矢印型
のカーソルを用い、また文書等の作成を行なうような場
合には点滅を繰り返す一文字分の大きさの長方形型のも
のやアンダーライン型のカーソル等がそれぞれ使用され
ていた。
カーソルの使用目的によって異なり、例えばマウスを用
いてアイコンの選択や座標点の指示を行なうような場合
には、データの入力位置を正確に指示するために矢印型
のカーソルを用い、また文書等の作成を行なうような場
合には点滅を繰り返す一文字分の大きさの長方形型のも
のやアンダーライン型のカーソル等がそれぞれ使用され
ていた。
このカーソルの表示方法としては、従来簡便な手段と
してソフトウェア処理による方法と、カーソルのANDデ
ータ、XORデータを用いて多数のカーソル形状を表示し
得るハードウェア処理による方法とがそれぞれ使用され
ていた。
してソフトウェア処理による方法と、カーソルのANDデ
ータ、XORデータを用いて多数のカーソル形状を表示し
得るハードウェア処理による方法とがそれぞれ使用され
ていた。
(発明が解決しようとする問題点) しかしながら、ソフトウェア処理による方法は、カー
ソルを表示するまでに時間がかかり、またカーソルの移
動時にはCPUを占有してしまうため、並列して他の処理
を行なうことができなかった。
ソルを表示するまでに時間がかかり、またカーソルの移
動時にはCPUを占有してしまうため、並列して他の処理
を行なうことができなかった。
さらにカーソルの移動を高速化するためにXOR演算に
よるカーソル表示を行なうと、カーソルの形状が制限さ
れるという欠点が生じた。
よるカーソル表示を行なうと、カーソルの形状が制限さ
れるという欠点が生じた。
またハードウェア処理による方法は、ハードウェアを
例えばシフトレジスタで構成して、1ドット単位でディ
スプレイ装置に出力する場合、ディスプレイ装置の解像
度が上ってくるとディスプレイ装置のドット密度が上が
り、従ってカーソルを適当な大きさで表示するにはカー
ソルのデータ量が増大し、さらに解像度を上げるために
動作周波数を高くするとCMOS、TTL等の回路素子では対
応できなくなり高速で動作する回路素子を用いてハード
ウェアを構成する必要が生じた。そのため、ハードウェ
アの規模が拡大し、複雑化するという欠点が生じた。
例えばシフトレジスタで構成して、1ドット単位でディ
スプレイ装置に出力する場合、ディスプレイ装置の解像
度が上ってくるとディスプレイ装置のドット密度が上が
り、従ってカーソルを適当な大きさで表示するにはカー
ソルのデータ量が増大し、さらに解像度を上げるために
動作周波数を高くするとCMOS、TTL等の回路素子では対
応できなくなり高速で動作する回路素子を用いてハード
ウェアを構成する必要が生じた。そのため、ハードウェ
アの規模が拡大し、複雑化するという欠点が生じた。
本発明は、上記に鑑みてなされたもので、その目的と
しては、簡単なハードウェア構成で種々の形状のカーソ
ルを高速で表示できるカーソル制御装置を提供すること
を目的とする。
しては、簡単なハードウェア構成で種々の形状のカーソ
ルを高速で表示できるカーソル制御装置を提供すること
を目的とする。
[発明の構成] (問題点を解決するための手段) 上記目的を達成するため、本発明は画像情報とカーソ
ルとを表示する表示手段と、前記カーソルの形状に関す
るデータを有したカーソルデータを記憶する第1の記憶
手段と、この第1の記憶手段に記憶されたカーソルデー
タを基にカーソルの位置を制御する制御手段と、この制
御手段からの出力データを一時的に記憶する第2の記憶
手段と、この第2の記憶手段から出力されたカーソルデ
ータと前記画像情報に基く表示データとの演算を行なう
演算手段と、前記カーソルの大きさを変更する処理手段
とを有して構成した。
ルとを表示する表示手段と、前記カーソルの形状に関す
るデータを有したカーソルデータを記憶する第1の記憶
手段と、この第1の記憶手段に記憶されたカーソルデー
タを基にカーソルの位置を制御する制御手段と、この制
御手段からの出力データを一時的に記憶する第2の記憶
手段と、この第2の記憶手段から出力されたカーソルデ
ータと前記画像情報に基く表示データとの演算を行なう
演算手段と、前記カーソルの大きさを変更する処理手段
とを有して構成した。
(作用) 本発明におけるカーソル制御装置においては、第1の
記憶手段から読出されたカーソルデータを基に、制御手
段を用いて例えば表示手段であるディスプレイ画面上に
おけるカーソルの位置等の制御を行ない、このカーソル
の位置に関するデータ等を含むカーソルデータを一時的
に第2の記憶手段に記憶した後カーソルを所定の大きさ
に拡大してから、演算手段を用いて画像情報に基く表示
データとの演算を行なうことによって画像情報に基く画
像上に表示されたカーソルの状態を制御することができ
る。
記憶手段から読出されたカーソルデータを基に、制御手
段を用いて例えば表示手段であるディスプレイ画面上に
おけるカーソルの位置等の制御を行ない、このカーソル
の位置に関するデータ等を含むカーソルデータを一時的
に第2の記憶手段に記憶した後カーソルを所定の大きさ
に拡大してから、演算手段を用いて画像情報に基く表示
データとの演算を行なうことによって画像情報に基く画
像上に表示されたカーソルの状態を制御することができ
る。
(実施例) 以下、図面を用いて本実施例の一実施例を説明する。
第1図は、本実施例に係るカーソル制御装置の概略の
構成を示すブロック図である。このカーソル制御装置
は、画像情報を記憶するビットマップメモリ1、ディス
プレイの周期信号や表示アドレスを発明する表示制御部
(以下CRTCと略す)3、CRTC3からの表示アドレスとビ
ットマップメモリ1のリードモディファイライト用アド
レスとの選択を行なうセレクタ2、カーソルの表示位置
をセットするレジスタ8A、カーソルの表示位置とCRTC3
からの表示アドレスとの比較を行ない、等しい場合に信
号を出力する比較器9、カーソルの種類を選択するレジ
スタ8B、カーソルのデータを格納し記憶する記憶手段で
あるカーソルレジスタ7、カーソルレジスタ7から出力
されるデータのシフト処理を行い、カーソルの位置合せ
を行なうデータシフト部6、カーソルデータの中のAND
データを1ライン分記憶するANDデータバッファ5A、XOR
データを1ライン分記録するXORデータバッファ5X、ビ
ットマップメモリ1から出力される表示データとANDデ
ータバッファ5AおよびXORデータバッファ5Xに格納され
たカーソルデータとの間で論理演算を行いカーソルを含
んだ表示データを出力する演算部4、この演算部4から
出力される複数ビットのパラレルデータを1ビット単位
のデータとして同期してディスプレイ21に送るシフトレ
ジスタ11、シフトレジスタ11より出力された画像データ
を表示するディスプレイ21、このカーソル制御装置全体
のタイミングをコントロールするタイミングコントロー
ラ10より構成される。
構成を示すブロック図である。このカーソル制御装置
は、画像情報を記憶するビットマップメモリ1、ディス
プレイの周期信号や表示アドレスを発明する表示制御部
(以下CRTCと略す)3、CRTC3からの表示アドレスとビ
ットマップメモリ1のリードモディファイライト用アド
レスとの選択を行なうセレクタ2、カーソルの表示位置
をセットするレジスタ8A、カーソルの表示位置とCRTC3
からの表示アドレスとの比較を行ない、等しい場合に信
号を出力する比較器9、カーソルの種類を選択するレジ
スタ8B、カーソルのデータを格納し記憶する記憶手段で
あるカーソルレジスタ7、カーソルレジスタ7から出力
されるデータのシフト処理を行い、カーソルの位置合せ
を行なうデータシフト部6、カーソルデータの中のAND
データを1ライン分記憶するANDデータバッファ5A、XOR
データを1ライン分記録するXORデータバッファ5X、ビ
ットマップメモリ1から出力される表示データとANDデ
ータバッファ5AおよびXORデータバッファ5Xに格納され
たカーソルデータとの間で論理演算を行いカーソルを含
んだ表示データを出力する演算部4、この演算部4から
出力される複数ビットのパラレルデータを1ビット単位
のデータとして同期してディスプレイ21に送るシフトレ
ジスタ11、シフトレジスタ11より出力された画像データ
を表示するディスプレイ21、このカーソル制御装置全体
のタイミングをコントロールするタイミングコントロー
ラ10より構成される。
次に、本実施例の信号の流れに従って、各構成部の作
用を説明する。
用を説明する。
ビットマップメモリ1はデュアルポートとなってお
り、表示データ出力用のポートとリード、ライト用のポ
ートがある。ここで、ピットマップメモリ1内のデータ
の読み出しおよび書き換えは32ビットパラレルのリード
ライトポートより行われ、その時のアドレスはCPU等か
らセレクタ2を介してビットマップメモリ1に入力され
る。一方、表示データはCRTC3から出力される表示アド
レスを水平同期期間にセレクタ2を介してビットマップ
メモリ1に入力し、1ライン分の表示データをビットマ
ップメモリ1内のシフトレジスタにロードし、クロック
に同期して16ビットパラレルのデータとして演算部4へ
入力する。この16ビットの表示データは演算部4におい
てANDデータバッファ5AおよびXORデータバッファ5Xから
出力されたカーソルデータと演算を行い、演算された結
果はシフトレジスタ11においてパラレル/シリアル変換
されディスプレイ21に表示される。
り、表示データ出力用のポートとリード、ライト用のポ
ートがある。ここで、ピットマップメモリ1内のデータ
の読み出しおよび書き換えは32ビットパラレルのリード
ライトポートより行われ、その時のアドレスはCPU等か
らセレクタ2を介してビットマップメモリ1に入力され
る。一方、表示データはCRTC3から出力される表示アド
レスを水平同期期間にセレクタ2を介してビットマップ
メモリ1に入力し、1ライン分の表示データをビットマ
ップメモリ1内のシフトレジスタにロードし、クロック
に同期して16ビットパラレルのデータとして演算部4へ
入力する。この16ビットの表示データは演算部4におい
てANDデータバッファ5AおよびXORデータバッファ5Xから
出力されたカーソルデータと演算を行い、演算された結
果はシフトレジスタ11においてパラレル/シリアル変換
されディスプレイ21に表示される。
次に、カーソルの表示方法について説明する。
カーソルレジスタ7に記憶されているカーソルデータ
は、第2図(a)に示すようにANDデータ、XORデータそ
れぞれ32X32ビットで構成され、この組み合せによりカ
ーソルを構成する。このとき、ANDデータバッファ5A、X
ORデータバッファ5Xは、この32X32ビットのデータのう
ち、Xラインの32ビットのデータをデータシフト部6に
おいてシフト処理を行い、ビットマップメモリ1から出
力される16ビットのデータ内で位置合せをした結果をそ
れぞれ格納している。ただし、カーソルデータは表示時
のX,Y、それぞれ1/2のデータで構成し、表示時に2倍に
拡大するため、表示データ10バイト(80ビット)に対し
て5バイト(40ビット)のカーソルデータで構成され
る。これを第2図(b)に示す。
は、第2図(a)に示すようにANDデータ、XORデータそ
れぞれ32X32ビットで構成され、この組み合せによりカ
ーソルを構成する。このとき、ANDデータバッファ5A、X
ORデータバッファ5Xは、この32X32ビットのデータのう
ち、Xラインの32ビットのデータをデータシフト部6に
おいてシフト処理を行い、ビットマップメモリ1から出
力される16ビットのデータ内で位置合せをした結果をそ
れぞれ格納している。ただし、カーソルデータは表示時
のX,Y、それぞれ1/2のデータで構成し、表示時に2倍に
拡大するため、表示データ10バイト(80ビット)に対し
て5バイト(40ビット)のカーソルデータで構成され
る。これを第2図(b)に示す。
ここで、現在、ANDデータバッファ5A、XORデータバッ
ファ5Xにはそれぞれ、5バイトのカーソルデータが格納
されているものとする。CRTC3より出力される表示アド
レスと、あらかじめ、CPU等からセットされたレジスタ8
Aのカーソル表示アドレスとの比較を比較器9において
行い、X方向のカーソル表示タイミング信号(XCSR)、
Y方向のカーソル表示タイミング信号(YCSR)を出力す
る。この時のカーソルの表示状態を第3図に示す。ここ
で、カーソルレジスタ7に記憶されたカーソルデータ
は、X,Yそれぞれ32X32ビットで構成されているが、表示
時に2倍に拡大されて64X64ビットの大きさとなってい
る。また、カーソルの表示位置は2ドット単位で制御で
き、X方向のカーソル表示タイミング信号(XCSR)は、
表示データの出力ビット数が16ビット単位となっている
ため、5ワード(80ビット)の長さとなっている。
ファ5Xにはそれぞれ、5バイトのカーソルデータが格納
されているものとする。CRTC3より出力される表示アド
レスと、あらかじめ、CPU等からセットされたレジスタ8
Aのカーソル表示アドレスとの比較を比較器9において
行い、X方向のカーソル表示タイミング信号(XCSR)、
Y方向のカーソル表示タイミング信号(YCSR)を出力す
る。この時のカーソルの表示状態を第3図に示す。ここ
で、カーソルレジスタ7に記憶されたカーソルデータ
は、X,Yそれぞれ32X32ビットで構成されているが、表示
時に2倍に拡大されて64X64ビットの大きさとなってい
る。また、カーソルの表示位置は2ドット単位で制御で
き、X方向のカーソル表示タイミング信号(XCSR)は、
表示データの出力ビット数が16ビット単位となっている
ため、5ワード(80ビット)の長さとなっている。
第4図は水平同期信号(HSYNC)とカーソル表示タイ
ミング信号(CSRENO)とX方向のカーソル表示タイミン
グ信号(XCSR)、Y方向のカーソル表示タイミング信号
(YCSR)の関係を表すタイミングチャートを示す。
ミング信号(CSRENO)とX方向のカーソル表示タイミン
グ信号(XCSR)、Y方向のカーソル表示タイミング信号
(YCSR)の関係を表すタイミングチャートを示す。
本実施例では、ディスプレイ21はインタレースを行っ
ているものとし、そのため、X方向のカーソル表示タイ
ミング信号(YCSR)がイネーブルの期間には、X方向の
カーソル表示タイミング信号(XCSR)が32回イネーブル
となり、したがって、2フィールド(1フレーム)でY
方向64ドットのカーソルを構成する。
ているものとし、そのため、X方向のカーソル表示タイ
ミング信号(YCSR)がイネーブルの期間には、X方向の
カーソル表示タイミング信号(XCSR)が32回イネーブル
となり、したがって、2フィールド(1フレーム)でY
方向64ドットのカーソルを構成する。
次に、カーソルANDデータとカーソルXORデータの読み
出しタイミングについては、第5図に示すように、AND
データバッファ5A、XORデータバッファ5Xにバッファア
ドレス(BFAD0〜BFAD2)および、リードイネーブル信号
(ANDRDO、XORRDO)を考え、16ビットの表示データ(DD
00〜DD15)の出力と同期をとってANDデータ(ANDMK0〜A
NDMK7)、XORデータ(XORMK0〜XORMK7)をそれぞれ8ビ
ット単位で出力する。
出しタイミングについては、第5図に示すように、AND
データバッファ5A、XORデータバッファ5Xにバッファア
ドレス(BFAD0〜BFAD2)および、リードイネーブル信号
(ANDRDO、XORRDO)を考え、16ビットの表示データ(DD
00〜DD15)の出力と同期をとってANDデータ(ANDMK0〜A
NDMK7)、XORデータ(XORMK0〜XORMK7)をそれぞれ8ビ
ット単位で出力する。
これらの信号は演算部4に入力され、演算処理を行
い、さらに、シフトレジスタ11において、パラレル〜シ
リアル変換されてディスプレイ21に表示される。ここ
で、演算部4は第6図に示すように構成される。すなわ
ち、表示イネーブル信号(DSEN1)がイネーブル状態の
時のみ、ディスプレイ21に表示され、カーソル表示タイ
ミング信号(CSRENO)がディスエーブルの時は表示デー
タ(DD00〜DD15)がそのまま表示され、カーソル表示タ
イミング信号(CSRENO)がイネーブルのときは、表示デ
ータ(DD00〜DD15)とANDデータ(ANDMK0〜ANDMK7)、X
ORデータ(XORMK0〜XORMK7)の演算結果、すなわち、カ
ーソルが表示される。ここで、CPUは16ビットの表示デ
ータ(DD00〜DD15)の出力のタイミングをとるクロック
信号であり、表示データ(DD00〜DD15)2ビットに対し
て同一のANDデータ(ANDMK0〜ANDMK7)、VORデータ(XO
RMK0〜XORMK7)を用いることにより、カーソルデータの
2倍拡大表示を行っている。
い、さらに、シフトレジスタ11において、パラレル〜シ
リアル変換されてディスプレイ21に表示される。ここ
で、演算部4は第6図に示すように構成される。すなわ
ち、表示イネーブル信号(DSEN1)がイネーブル状態の
時のみ、ディスプレイ21に表示され、カーソル表示タイ
ミング信号(CSRENO)がディスエーブルの時は表示デー
タ(DD00〜DD15)がそのまま表示され、カーソル表示タ
イミング信号(CSRENO)がイネーブルのときは、表示デ
ータ(DD00〜DD15)とANDデータ(ANDMK0〜ANDMK7)、X
ORデータ(XORMK0〜XORMK7)の演算結果、すなわち、カ
ーソルが表示される。ここで、CPUは16ビットの表示デ
ータ(DD00〜DD15)の出力のタイミングをとるクロック
信号であり、表示データ(DD00〜DD15)2ビットに対し
て同一のANDデータ(ANDMK0〜ANDMK7)、VORデータ(XO
RMK0〜XORMK7)を用いることにより、カーソルデータの
2倍拡大表示を行っている。
次に、ANDデータバッファ5Aおよび、XORデータバッフ
ァ5Xに格納するカーソルデータの生成方法について説明
する。カーソルデータは32X32ビットのANDデータおよび
XORデータより構成され、カーソルレジスタ7にあらか
じめ用意されている。これらカーソルデータと表示との
関係は、第7図に示すように、4種類の出力状態を作る
ことができ、これにより、カーソルを構成する。
ァ5Xに格納するカーソルデータの生成方法について説明
する。カーソルデータは32X32ビットのANDデータおよび
XORデータより構成され、カーソルレジスタ7にあらか
じめ用意されている。これらカーソルデータと表示との
関係は、第7図に示すように、4種類の出力状態を作る
ことができ、これにより、カーソルを構成する。
また、カーソルレジスタ7では、上位アドレス7ビッ
ト、すなわち、レジスタ8Bにより、カーソルを128種類
の中から選択することができる。また、ANDデータとXOR
データはAND/XOR信号で切り換え、X方向、Y方向のデ
ータはカーソルXアドレス(RXA1,RXA0)および、カー
ソルYアドレス(RYA4〜RYA0)で切り換える。(第8図
参照)。
ト、すなわち、レジスタ8Bにより、カーソルを128種類
の中から選択することができる。また、ANDデータとXOR
データはAND/XOR信号で切り換え、X方向、Y方向のデ
ータはカーソルXアドレス(RXA1,RXA0)および、カー
ソルYアドレス(RYA4〜RYA0)で切り換える。(第8図
参照)。
第5図おいて、カーソル表示タイミング信号(CSREN
0)がイネーブル状態のとき、カーソルYアドレス(RYA
4〜RYA0)が、(RYAD−1)のカーソルデータを表示し
ていたとすると、カーソル表示後、カーソルXアドレス
(RXA1,RA0)は、“0"、カーソルYレジスタ(RYA4〜RY
A0)は(RYAD)となり、また、AND/XOR信号はANDデータ
をさして、次のラインのカーソルデータの最初の8ビッ
トをカーソルレジスタ7より読み出す。カーソルレジス
タ7より読み出されたカーソルデータ(A0〜A7)は、デ
ータシフト部6に入力され、カーソルの表示位置を示す
レジスタ8AのXアドレス下位3ビット(XA2〜A1)によ
りシフト処理が行われ、ANDデータバッファ5Aに8ビッ
トのデータが格納される。
0)がイネーブル状態のとき、カーソルYアドレス(RYA
4〜RYA0)が、(RYAD−1)のカーソルデータを表示し
ていたとすると、カーソル表示後、カーソルXアドレス
(RXA1,RA0)は、“0"、カーソルYレジスタ(RYA4〜RY
A0)は(RYAD)となり、また、AND/XOR信号はANDデータ
をさして、次のラインのカーソルデータの最初の8ビッ
トをカーソルレジスタ7より読み出す。カーソルレジス
タ7より読み出されたカーソルデータ(A0〜A7)は、デ
ータシフト部6に入力され、カーソルの表示位置を示す
レジスタ8AのXアドレス下位3ビット(XA2〜A1)によ
りシフト処理が行われ、ANDデータバッファ5Aに8ビッ
トのデータが格納される。
以下、データシフト部6の構成を第9図に基いて説明
する。このシフト部6は8ビットのバレルシフタ61と2
個の8ビットレジスタ63,65および、セレクタ67より構
成される。
する。このシフト部6は8ビットのバレルシフタ61と2
個の8ビットレジスタ63,65および、セレクタ67より構
成される。
バレルシフタ61はカーソル位置を示すアドレス(XA2
〜XA1)によりシフト処理(ローテーション)を行う回
路であり、バレルシフトイネーブル信号(BSEN0)とに
より、第10図に示す出力結果(B0〜B7)を得る。このバ
レルシフタ61により得られた結果(B0〜B7)を同一のク
ロック(TMCK)により2段のレジスタにラッチし、セレ
クタ67により、第11図に示すごとく、1段目のレジスタ
63の出力(C0〜C7)と2段目のレジスタ65の出力(D0〜
D7)からカーソルの表示Xアドレス(XA2〜XA0)によっ
て選択を行い出力結果(E0〜E7)を得る。
〜XA1)によりシフト処理(ローテーション)を行う回
路であり、バレルシフトイネーブル信号(BSEN0)とに
より、第10図に示す出力結果(B0〜B7)を得る。このバ
レルシフタ61により得られた結果(B0〜B7)を同一のク
ロック(TMCK)により2段のレジスタにラッチし、セレ
クタ67により、第11図に示すごとく、1段目のレジスタ
63の出力(C0〜C7)と2段目のレジスタ65の出力(D0〜
D7)からカーソルの表示Xアドレス(XA2〜XA0)によっ
て選択を行い出力結果(E0〜E7)を得る。
次に、この処理を簡単な例を用いて説明する。第12図
(a)に第9図におけるカーソルYアドレス(RYA4〜RY
A0)が(RYAD)のときのカーソルANDデータを示す。
(a)に第9図におけるカーソルYアドレス(RYA4〜RY
A0)が(RYAD)のときのカーソルANDデータを示す。
最初、カーソルレジスタ7からは(AT0)のデータが
出力されているが、バレルシフトイネーブル信号(BSEN
O)がディスエイブルであるため、バレルシフタ61の出
力(B0〜B7)はオール=1″となる。次に、バレルシフ
トイネーブル信号(BSENO)がイネーブルになると、カ
ーソルの表示Xアドレス(XA2〜XA0)が“3"であるの
で、バレルシフタ61において、3ビット右にローテイト
を行い、第12図(b)−2の結果を得る。次のクロック
第12図(b)−3において、カーソルレジスタ7からは
(AT1)のデータが出力され、バレルシフタ61におい
て、3ビット右にローテイトされる。この時、1段目の
レジスタ63には(AT0)のカーソルデータをローテイト
されたデータが格納され、2段目のレジスタ65にはその
前の1段目のレジスタ63の出力オール“1"が格納されて
いる。したがって、セレクタ67では、左側3ビットは2
段目のレジスタ65の出力データを出力し、以下5ビット
には、1段目のレジスタ63のデータを出力する。
出力されているが、バレルシフトイネーブル信号(BSEN
O)がディスエイブルであるため、バレルシフタ61の出
力(B0〜B7)はオール=1″となる。次に、バレルシフ
トイネーブル信号(BSENO)がイネーブルになると、カ
ーソルの表示Xアドレス(XA2〜XA0)が“3"であるの
で、バレルシフタ61において、3ビット右にローテイト
を行い、第12図(b)−2の結果を得る。次のクロック
第12図(b)−3において、カーソルレジスタ7からは
(AT1)のデータが出力され、バレルシフタ61におい
て、3ビット右にローテイトされる。この時、1段目の
レジスタ63には(AT0)のカーソルデータをローテイト
されたデータが格納され、2段目のレジスタ65にはその
前の1段目のレジスタ63の出力オール“1"が格納されて
いる。したがって、セレクタ67では、左側3ビットは2
段目のレジスタ65の出力データを出力し、以下5ビット
には、1段目のレジスタ63のデータを出力する。
この時、ANDデータバッファ5Aのアドレス(BFAD2〜BF
AD0)を“0"とし、ANDデータバッファ5A書き込みクロッ
ク(ANDWT0)を入力することにより、1番目のカーソル
ANDデータがANDデータバッファ5Aに格納される。この動
作を繰り返すことにより、1ライン分のカーソルANDデ
ータ(5バイト)がANDデータバッファ5Aに格納され、
続いて、同様にして、1ライン分のカーソルXORデータ
(5バイト)がXORデータバッファ5Xに格納される。こ
の時のANDデータバッファ5Aの内容を第12図(c)に示
す。これにより、カーソルX表示アドレスにより、カー
ソルデータが右に3ビットシフトし、カーソルの位置合
せができいていることがわかる。
AD0)を“0"とし、ANDデータバッファ5A書き込みクロッ
ク(ANDWT0)を入力することにより、1番目のカーソル
ANDデータがANDデータバッファ5Aに格納される。この動
作を繰り返すことにより、1ライン分のカーソルANDデ
ータ(5バイト)がANDデータバッファ5Aに格納され、
続いて、同様にして、1ライン分のカーソルXORデータ
(5バイト)がXORデータバッファ5Xに格納される。こ
の時のANDデータバッファ5Aの内容を第12図(c)に示
す。これにより、カーソルX表示アドレスにより、カー
ソルデータが右に3ビットシフトし、カーソルの位置合
せができいていることがわかる。
以上のように、この処理により、カーソル表示後、次
のラインのカーソルデータをバッフアに用意しておくこ
とにより、つぎの水平同期信号で次の走査ラインにきた
とき、直ちにカーソルを表示することができる。なお、
カーソルの最終ラインの表示後、カーソルの先頭ライン
のデータをバッファ5A,5Xに格納しておくことにより、
次のフィールドにおいてカーソルの先頭ラインを表示す
ることができる。
のラインのカーソルデータをバッフアに用意しておくこ
とにより、つぎの水平同期信号で次の走査ラインにきた
とき、直ちにカーソルを表示することができる。なお、
カーソルの最終ラインの表示後、カーソルの先頭ライン
のデータをバッファ5A,5Xに格納しておくことにより、
次のフィールドにおいてカーソルの先頭ラインを表示す
ることができる。
次に、カーソルの拡大処理について詳細に説明する。
本実施例においては、カーソルデータをX,Yそれぞれ、1
/2倍に縮小しているために、2倍に拡大を行う。この
時、Y方向の拡大は32X32ビットのオリジナルカーソル
データを2ラインに対して同一のデータを用いることに
より簡単に可能である。
本実施例においては、カーソルデータをX,Yそれぞれ、1
/2倍に縮小しているために、2倍に拡大を行う。この
時、Y方向の拡大は32X32ビットのオリジナルカーソル
データを2ラインに対して同一のデータを用いることに
より簡単に可能である。
次に、X方向については、ビットデータを2回ずつ繰
り返すことにより可能である。(第13図参照) ハードウエア的には、Y方向に関しては、ノンインタ
レースの表示装置においては、カーソルデータ記憶部よ
り2ライン続けて同一のカーソルデータを読み出して処
理すればよく、インタレースの場合も偶数ライン、奇数
ラインで同一のデータを読み出すように回路構成すれば
よい。また、X方向に関しては、演算部等においてビッ
トマップメモリ1の内容と合成する際、第6図に示す様
に、ビットマップメモリ1からの表示データの2ビット
に対して同一のカーソルデータを用いることにより簡単
に拡大可能である。したがって、このような方法によ
り、X,Y方向それぞれ、2倍の拡大に限らず、整数倍の
拡大を可能にすることができる。
り返すことにより可能である。(第13図参照) ハードウエア的には、Y方向に関しては、ノンインタ
レースの表示装置においては、カーソルデータ記憶部よ
り2ライン続けて同一のカーソルデータを読み出して処
理すればよく、インタレースの場合も偶数ライン、奇数
ラインで同一のデータを読み出すように回路構成すれば
よい。また、X方向に関しては、演算部等においてビッ
トマップメモリ1の内容と合成する際、第6図に示す様
に、ビットマップメモリ1からの表示データの2ビット
に対して同一のカーソルデータを用いることにより簡単
に拡大可能である。したがって、このような方法によ
り、X,Y方向それぞれ、2倍の拡大に限らず、整数倍の
拡大を可能にすることができる。
以上のようにして、カーソル制御装置を構成すること
により、ハードウエアの規模を小規模にすることがで
き、また、縮小カーソルデータの拡大による画質劣化に
ついては、たとえば、ドット数が1000X1200の表示装置
で32X32のカーソル表示で十分であれば、表示面積がほ
ぼ等しい2000X2400の表示では64X64のカーソル表示で良
く、この際、32X32のカーソルデータを用いてX,Yそれぞ
れ、2倍に拡大して64X64のカーソルとして表示すれ
ば、カーソルの表示品質としては1000X1200の表示装置
のものと同等であると考えられるため、カーソルデータ
は1/2のもので十分であり、これにより、ハードウエア
が簡略化され、簡単で安価なカーソル制御装置を構成す
ることができる。
により、ハードウエアの規模を小規模にすることがで
き、また、縮小カーソルデータの拡大による画質劣化に
ついては、たとえば、ドット数が1000X1200の表示装置
で32X32のカーソル表示で十分であれば、表示面積がほ
ぼ等しい2000X2400の表示では64X64のカーソル表示で良
く、この際、32X32のカーソルデータを用いてX,Yそれぞ
れ、2倍に拡大して64X64のカーソルとして表示すれ
ば、カーソルの表示品質としては1000X1200の表示装置
のものと同等であると考えられるため、カーソルデータ
は1/2のもので十分であり、これにより、ハードウエア
が簡略化され、簡単で安価なカーソル制御装置を構成す
ることができる。
以上説明したように本実施例によれば、カーソルのシ
フト処理をバレルシフタと2個のレジスタとセレクタに
より構成することにより、数十ビットものシフトレジス
タによってカーソルデータのシフト処理回路を構成する
必要はなく、また、シフト後のバッファを持つことによ
り、このシフト回路がANDデータとXORデータに対して共
有できるため回路規模を縮小することができ、さらに、
高周波数のビデオクロックのディスプレイに対しても低
周波数のクロックで回路構成できるため、低コストで小
規模なカーソル制御装置を提供することができる。
フト処理をバレルシフタと2個のレジスタとセレクタに
より構成することにより、数十ビットものシフトレジス
タによってカーソルデータのシフト処理回路を構成する
必要はなく、また、シフト後のバッファを持つことによ
り、このシフト回路がANDデータとXORデータに対して共
有できるため回路規模を縮小することができ、さらに、
高周波数のビデオクロックのディスプレイに対しても低
周波数のクロックで回路構成できるため、低コストで小
規模なカーソル制御装置を提供することができる。
[発明の効果] 以上説明したように、本発明によれば、第1の記憶手
段にカーソルデータを記憶せしめ、このカーソルデータ
を基にカーソルの位置等の制御を行なうようにしたの
で、簡単なハードウェア構成で種々の形状のカーソルを
所定の大きさでかつ高速で表示できる等の効果を奏す
る。
段にカーソルデータを記憶せしめ、このカーソルデータ
を基にカーソルの位置等の制御を行なうようにしたの
で、簡単なハードウェア構成で種々の形状のカーソルを
所定の大きさでかつ高速で表示できる等の効果を奏す
る。
第1図はカーソル制御装置の概略構成を示すブロック
図、第2図はカーソルデータを示す図、第3図はカーソ
ルをディスプレイに表示した状態を示す図、第4図は水
平同期信号とカーソルイネーブル信号との関係を表すタ
イミングチャート、第5図はカーソルデータの表示およ
びシフト処理等を示すタイミングチャート、第6図は演
算部の詳細なブロック図、第7図はカーソルデータと表
示データとの演算結果を説明する図、第8図はカーソル
レジスタを示す図、第9図はシフト部の詳細なブロック
図、第10図はバレルシフタの動作を示す図、第11図はセ
レクタの動作を示す図、第12図はシフト部の動作説明を
する例、第13図はカーソルデータの拡大処理を説明する
図、第14図は従来のカーソル制御装置を示す図である。 1……ビットマップメモリ、4……演算部 5A……ANDデータバッファ 5X……XORデータバッファ 6……シフト部、7……カーソルレジスタ 21……ディスプレイ
図、第2図はカーソルデータを示す図、第3図はカーソ
ルをディスプレイに表示した状態を示す図、第4図は水
平同期信号とカーソルイネーブル信号との関係を表すタ
イミングチャート、第5図はカーソルデータの表示およ
びシフト処理等を示すタイミングチャート、第6図は演
算部の詳細なブロック図、第7図はカーソルデータと表
示データとの演算結果を説明する図、第8図はカーソル
レジスタを示す図、第9図はシフト部の詳細なブロック
図、第10図はバレルシフタの動作を示す図、第11図はセ
レクタの動作を示す図、第12図はシフト部の動作説明を
する例、第13図はカーソルデータの拡大処理を説明する
図、第14図は従来のカーソル制御装置を示す図である。 1……ビットマップメモリ、4……演算部 5A……ANDデータバッファ 5X……XORデータバッファ 6……シフト部、7……カーソルレジスタ 21……ディスプレイ
Claims (2)
- 【請求項1】画像情報とカーソルとを表示する表示手段
と、前記カーソルの形状に関するデータを有したカーソ
ルデータを記憶する第1の記憶手段と、 この第1の記憶手段に記憶されたカーソルデータを基に
カーソルの位置を制御する制御手段と、 この制御手段からの出力データを一時的に記憶する第2
の記憶手段と、 この第2の記憶手段から出力されたカーソルデータと前
記画像情報に基く表示データとの演算を行なう演算手段
と、 前記カーソルの大きさを変更する処理手段と を有することを特徴とするカーソル制御装置。 - 【請求項2】前記処理手段は、前記表示手段で表示する
際に、縦方向と横方向にそれぞれ所定の倍率で拡大する
ことを特徴とする特許請求の範囲第1項に記載のカーソ
ル制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62106911A JP2557880B2 (ja) | 1987-04-30 | 1987-04-30 | カ−ソル制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62106911A JP2557880B2 (ja) | 1987-04-30 | 1987-04-30 | カ−ソル制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63271394A JPS63271394A (ja) | 1988-11-09 |
JP2557880B2 true JP2557880B2 (ja) | 1996-11-27 |
Family
ID=14445621
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62106911A Expired - Fee Related JP2557880B2 (ja) | 1987-04-30 | 1987-04-30 | カ−ソル制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2557880B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02288466A (ja) * | 1989-04-27 | 1990-11-28 | Canon Inc | 画像処理システム |
TW417404B (en) | 1998-02-03 | 2001-01-01 | Seiko Epson Corp | Projection display device and method therefor, and an image display device |
-
1987
- 1987-04-30 JP JP62106911A patent/JP2557880B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS63271394A (ja) | 1988-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0574142B1 (en) | Driver circuit for dot matrix display apparatus | |
KR100328424B1 (ko) | 고속카피수단을갖는프레임버퍼를구성하기위한방법및장치 | |
JPH0225192B2 (ja) | ||
JP2797435B2 (ja) | 表示コントローラ | |
JPS62269989A (ja) | 表示制御装置 | |
JP2557880B2 (ja) | カ−ソル制御装置 | |
JPH03196188A (ja) | 情報処理装置の表示方式 | |
JP2530874B2 (ja) | 医用画像ワ―クステ―ション | |
JPS5913741B2 (ja) | デイスプレイ装置 | |
JPH0290194A (ja) | 表示装置 | |
JPH07234773A (ja) | 表示制御装置 | |
JPS61128284A (ja) | 表示装置 | |
JPS63271393A (ja) | カ−ソル制御装置 | |
JP2609628B2 (ja) | メモリアドレス制御装置 | |
JP2737154B2 (ja) | 画像拡大表示回路 | |
JPH11161255A (ja) | 画像表示装置 | |
JPS616684A (ja) | カ−ソル表示制御方式 | |
JPH0415689A (ja) | 画像表示回路 | |
JPH0251068A (ja) | 波形表示装置 | |
JPH07325927A (ja) | 画像データ処理装置及びそれを用いたシステム | |
JPH02220097A (ja) | イメージデータ表示方式 | |
JPH05108056A (ja) | 変倍表示装置 | |
JP2007122209A (ja) | 3次元グラフィックス描画装置、その方法及びプログラム | |
JPS6086592A (ja) | カ−ソル表示制御方式 | |
JPH07295535A (ja) | 画像データ処理装置及びそれを用いたシステム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |