JP2557228B2

JP2557228B2 - エレベ−タの故障解析装置

Info

Publication number: JP2557228B2
Application number: JP62146646A
Authority: JP
Inventors: 健三舘野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-06-12
Filing date: 1987-06-12
Publication date: 1996-11-27
Anticipated expiration: 2011-11-27
Also published as: JPS63310485A

Description

【発明の詳細な説明】［産業上の利用分野］この発明はマイクロコンピュータを用いてエレベータ
を制御するに際し、制御信号等のデータの変化を演算周
期をもとに蓄積してエレベータの故障解析を行う故障解
析装置に関する。

［従来の技術］従来のこの種の装置は、例えば特開昭61−86376号公
報に示されるような事故発生時の状態を保持し、外部装
置へ出力する構成のものが知られている。

第４図は、複数の階床を走行するエレベータをマイク
ロコンピュータにより制御するエレベータ制御装置の概
略構成を示したものである。第４図において、（１）は
エレベータのかご、（２）は釣合いおもり、（３）はシ
ーブ（４）に巻き付けられたロープであって、このロー
プ（３）の垂下両端にはそれぞれかご（１）及び釣合い
おもり（２）が結合されている。また（５）はシーブ
（４）を駆動する電動機であり、（６）は速度制御演算
等を行うマイクロコンピュータである。

第５図は、マイクロコンピュータ（６）の詳細構成を
示すブロック図である。第４図に示すエレベータかご
（１）で発生する呼び等の信号を入力する入力ポート
（6a）、電動機（５）に対して速度制御指令を出力する
出力ポート（6b）、及びCPU（6c）、ROM（6d）、RAM（6
e）から構成されている。

ROM（6d）、RAM（6e）がそれぞれCPU（6c）に結合さ
れ、CPU（6c）は入力ポート（6a）、出力ポート（6b）
を介してキーボード（７）及びプリンタ（８）とデータ
の授受を行う。キーボード（７）からの入力によりROM
（6e）の指定記憶領域をプリンタ（８）へ出力するプロ
グラムはROM（6d）に格納されており、CPU（6c）により
処理を行わせることも可能である。

次に演算周期ごとのデータの蓄積（以下これをトレー
スという）の方法を説明する。エレベータの制御信号に
は起動指令や指定指令等があり、これらの信号はコンピ
ュータ内部で“0"か“1"かで表わされている。これを８
ビットのOOH〜FFHのデータとして取扱っている。これら
のデータはRAM（6e）に格納されている。例えばデータ
を８周期分トレースする場合、OOHまたはFFHから成るデ
ータを“0"又は“1"で表わし、この１ビットのデータを
８周期分トレースして８ビットのトレースデータを形成
する。

第６図は、このような８ビットのトレースデータを示
したものである。D0〜D7までの８ビットが用意されてお
り、最新の演算周期のデータは、D0ビットに格納され
る。そして演算が進むにつれてデータを左へシフトして
いく。この結果D7ビットのデータが一番古くD0ビットの
データが一番新しくなる。

こうして８周期分のトレースデータが作成される。次
にトレースの方法を第７図に示すフローチャートに基づ
いて詳細に説明する。説明に先立って第５図に示すRAM
（6e）のデータ構成を第９図に基づいて簡単に説明す
る。この第９図においてRAM（6e）の０番地には、トレ
ースするデータをカウントするためのCOUNTが格納され
ており、100番地から99＋Ｎ番地にはＮ個のトレースす
るためのデータDATA（Ｎ）が、200番地〜199＋Ｎ番地に
はＮ個のトレースデータTRACE（Ｎ）が格納されてお
り、100番地以降のデータと200番地以降のデータとはそ
れぞれ対応している。

まず第７図に示すステップ（11）においてエレベータ
の制御に支障なる異常が発生したか否かを図示しない検
出回路により判定する。発生していれば、何もせずに終
了する。発生していなければ、ステップ（12）を実行す
る。ステップ（12）はステップ（112）〜（116）で構成
されており、Ｎ個のデータのトレースを実行する。

まずステップ（112）において、０番地に格納されたC
OUNTを０にクリアする。ついでステップ（113）でCOUNT
が示す番地のDATA（COUNT）を左へシフトする。する
と、D7ビットのデータがキャリーフラグCYに格納され
る。

次にステップ（114）において、トレースデータTRACE
（COUNT）を左へシフトする。すると、キャリーフラグC
YのデータはTRACE（COUNT）のD0ビットに格納される。

ついでステップ（115）において、データのポインタ
を更新するためCOUNTに＋１を加算する。次のステップ
（116）では、COUNTがＮまで進んだかどうかを判定し、
イコールであれば終了する。

またそうでない場合には、ステップ（113）〜（116）
を繰り返す。このようにしてRAM（6e）の100番地から99
＋Ｎ番地に格納されたＮ個のデータが“0"または“1"の
状態で過去８周期分のトレースデータとして200番地〜1
99＋Ｎ番地に格納される。

また異常が発生した場合には、故障解析を行うために
RAM（6e）に格納されているトレースデータをプリンタ
（８）へ出力する必要があるが、その処理を第８図に示
すフローチャートに基づいて説明する。

この場合異常が発生したと同時にすでに接続されてい
るプリンタ（８）に対しデータをプリントアウトする方
法について説明する。ステップ（41）でまずCOUNTを
“0"にクリアする。ついでステップ（42）でCOUNTが示
す番地のトレースデータTRACE（COUNT）を出力ポート
（6b）を介してプリンタ（８）へ出力する。

次にステップ（43）でCOUNTに＋１を加算して、ステ
ップ（44）でCOUNTがＮまで進んだか否かを判定しイコ
ールであれば終了し、そうでなければステップ（42）〜
（44）を繰り返す。

［発明が解決しようとする課題］従来のエレベータの故障解析装置は、以上のように構
成されているので、エレベータの運転制御に支障となる
異常が生じた場合、故障解析に必要な故障発生時の制御
情報はトレースデータとして得ることができる。しかし
異常状態には種々のレベルがあり、軽故障が発生した後
に別の要因で、重故障が発生した場合には、前の軽故障
時の制御情報がトレースデータとして残るため、後の重
故障時の制御情報は得られなくなってしまうという問題
がある。

したがって故障解析が不可能となってしまう場合や、
故障発生時に係員が電源遮断を行ってしまい故障時のト
レースデータが消滅してしまう等の問題があった。

この発明は、上記問題点を解消するためになされたも
ので、エレベータの制御に異常が複数回発生しても、そ
れぞれの異常発生時の制御情報を蓄積することのできる
エレベータの故障解析装置を提供することを目的とす
る。

［課題を解決するための手段］この発明にかかるエレベータの故障解析装置は、エレ
ベータの運転制御信号を所定のサイクル分記憶する一の
記憶装置と、この一の記憶装置の他に少なくとも一個設
けられ、各々前段の記憶装置に記憶されたデータを受け
取って順次格納する他の記憶装置と、エレベータの運転
制御に支障となる異常状態を検出する異常検出手段と、
この異常検出手段の動作時に前記一の記憶装置がその異
常状態を示すデータを記憶した後、前記他の記憶装置に
記憶されていたデータを順次後段の他の記憶装置に移送
する移送手段と、前記異常検出手段がエレベータの重故
障を検出すると、前記一の記憶装置に前記エレベータの
重故障に対応するデータを記憶した後、前記全ての記憶
装置のデータの蓄積を防止する手段とを備えてなるもの
である。

［作用］この発明における記憶手段は、トレースデータを異常
の発生順に順次移送しながら格納して蓄積し、重故障検
出時はデータの蓄積を停止する。したがって、異常発生
時の制御信号のデータを後で取り出して故障解析に用い
ることができる。

［実施例］以下この発明の一実施例を図に基づいて説明する。

第１図はこの発明の一実施例の概略構成ブロック図を
示し、同図において本実施例に係るエレベータの故障解
析装置は、前記従来装置における入力ポート（6a）、出
力ポート（6b）、CPU（6c）、ROM（6d）及びRAM（6e）
を同様に有し、このCPU（6c）、RAM（6e）の内容を従来
装置と異にすると共に、RAM（6e）に電源バックアップ
を行う無停電電源（９）を追加して構成される。

上記CPU（6c）は、入力ポート（6a）からの入力デー
タに基づき検算動作を行い、この演算結果を出力ポート
（6d）から出力し、マイクロコンピュータ（６）全体の
制御を行う演算処理部（6c1）と、該演算処理部（6c1）
を介して入力ポート（6a）から入力されるエレベータの
データに基づきエレベータの運転制御に支障となる異常
状態を検出する異常検出部（6c2）と、該異常検出部（6
c2）の動作時に上記RAM（6e）における後述する複数の
記憶領域（6e1），（6e2），（6e3）の記憶内容を各々
移送する移送制御部（6c3）とを備える構成である。

また、上記RAM（6e）は、エレベータの運動制御信号
を所定のサイクル分記憶する第１の記憶領域（6e1）
と、この第１の記憶領域（6e1）に記憶された運転制御
信号を上記移送制御部（6c3）の移送動作に基づいて記
憶する第２の記憶領域（6e2）と、該第２の記憶領域（6
e2）に記憶された運転制御信号を上記移送制御部（6c
3）の移送動作に基づいて記憶する第３の記憶領域（6e
3）とを備え、主電源遮断時に無停電電源（９）にて電
源バックアップがなされ、記憶保持されてデータが消失
されることなく取り出すことができるものである。

第２図は第１図に示すRAM（6e）に予めプログラムさ
れたステップを示すフローチャートであり、このRAM（6
e）のデータ構成は第３図に示す通りである。以下第２
図及び第３図に基づいて本実施例装置の動作を説明す
る。

まず電源が投入されると、ステップ（20）において、
初期設定が行われ、以下の各ステップにおけるデータの
初期値設定やトレースデータを除くRAM（6e）内のデー
タが全て“0"にリセットされる。ついでステップ（21）
において、巻き上げモータの速度制御や呼登録応答等の
エレベータ一般の処理、及び予め設定された異常状態が
発生した時は異常検出フラグFLAG2をセットするための
処理が行われる。

ステップ（22）において、データ転送フラグFLAG1の
有無が判定され、有の場合にはステップ（28）へ進み、
無の場合はステップ（34）へ進む。

すなわち、ステップ（34）では、トレース停止フラグ
FLAG3がセットされているか否かが判定され、セットさ
れている時には、始めのステップ（21）に戻り、セット
されていない時には次のステップ（24）へと進む。

ここでフラグFLAG3はRAM（6e）に追加して設定してお
くことができる。ステップ（24）で異常が検出される
と、ステップ（36）でその異常が起動可能であるものか
どうかが判定される。すなわち再起動させた場合、乗客
の安全を損ったり、機器の損傷につながるような異常の
場合にはステップ（38）へと進み、トレース停止フラグ
FLAG3がセットされ、そうでない場合、すなわち、乗客
の安全や機器の損傷につながらない軽故障の場合にはス
テップ（26）でデータ転送フラグFLAG1がセットされ
る。

一方、ステップ（24）において、異常検出がされてい
なければ、そのままステップ（12）へ進む。ステップ
（12）の動作は、第７図に示すステップ（12）と同様
で、第３図のようにアドレス100〜99＋Ｎまでの状態が
アドレス200〜199＋ＮのトレースデータのD0ビットに格
納されていく。これによって一の記憶装置としてのトレ
ースデータTRACE1（０）〜TRACE1（Ｎ−１）には７サイ
クル前のデータの状態から今回のサイクルのデータの状
態とが格納されることになる。

一方前述のステップ（26）でFLAG1がセットされてい
ると、ステップ（28）に進み、データ転送フラグFLAG1
がリセットされ、次のステップ（30）においては、異常
検出フラグFLAG2がリセットされる。さらにステップ（3
2）では、それまでに格納されていたアドレス300〜299
＋Ｎのトレース２（他の記憶装置）すなわち、トレース
データTRACE2（０）〜TRACE2（Ｎ−１）がアドレス400
〜399＋Ｎのトレース３（更に他の記憶装置）の領域へ
転送され、トレースデータTRACE3（０）〜TRACE3（Ｎ−
１）として格納される。

また、それまで、ステップ（12）においてトレース１
の領域に格納されていたアドレス200〜199＋Ｎのトレー
ス１すなわちトレースデータTRACE1（０）〜TRACE1（Ｎ
−１）がアドレス300〜299＋Ｎのトレース２の領域へそ
れぞれ転送され、トレースデータTRACE2（０）〜TRACE2
（Ｎ−１）として格納される。

ついで次のステップ（12）へと進み、アドレス200〜1
99＋Ｎのトレースデータのトレースを再開し、再び最初
のステップ（21）へ戻り、以下の一連の処理をくり返し
て実行する。

以上により、異常が検出された時にのみ、ステップ
（32）で、その時のトレースデータが記憶エリアのトレ
ース２の領域へ、またそれまで格納されていたトレース
２の領域のトレースデータはさらに古いデータ記憶エリ
アのトレース３の領域と転送されて格納される。

すなわち、トレース２の領域には最近の異常発生時の
トレースデータが格納され、トレース３の領域にはさら
にその前の異常発生時のトレースデータが格納され、異
常発生時のトレースデータを容易に入手して故障解析を
行うことができる。この後、ステップ（12）に進んでか
ら、データのトレースが再開される。

また、異常が起動不能の重大なモードである場合には
前述のようにステップ（38）でFLAG3がセットされ、ス
テップ（12）で異常時のデータがTRACE1（０）〜TRACE1
（Ｎ−１）にデータトレース処理された後に、最初のス
テップ（21）に戻り、FLAG1がセットされていないため
にステップ（34）に進み、FLAG3がセットされているた
め、そのまま最初のステップ（21）に戻り、繰り返すこ
とによって、データのトレース動作を停止することにな
る。従って、以後に発生する異常時のトレースデータの
記憶動作によりこの重大な異常時のトレースデータが消
失されることがないようにしてあり、故障解析の確実度
をあげることができる。

これらのデータは、必要に応じてキーボード（７）か
らの入力信号により出力ボード（66）に接続されるプリ
ンタ（８）に出力される。故障発生時の係員の処置とし
ては、第１に電源遮断が行われることが多い。

この発明ではRAM（6e）に無停電電源（９）をバック
アップ用に設けているため、トレース１〜トレース３の
領域に格納されたデータは消失することがなく、電源復
帰時にプリンタ（８）を介して出力させることができ
る。

さらにこの実施例では、トレースデータの記憶領域を
トレース１〜トレース３までの３段階としているが、記
憶装置の容量やコストの許す限り必要に応じてさらに増
設することも可能である。

［発明の効果］以上に説明したように、この発明によれば、エレベー
タ制御に支障となる異常が発生した場合、その時の制御
情報のトレースデータを順次決められた記憶装置の記憶
エリアに蓄積するようにしているため最新の最も重大な
異常状態発生時の制御情報を必要に応じて得ることがで
き、エレベータ制御装置の精度の高い故障解析に役立て
ることができる効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るエレベータの故障解
析装置の概略構成ブロック図、第２図はこの発明の一実
施例の動作を説明するためのフローチャート、第３図は
第１図の実施例におけるRAM（6e）のデータ構成図、第
４図はエレベータの制御装置の全体構成を示す構成図、
第５図は第４図に示すマイクロコンピュータ（６）の概
略構成を示すブロック図、第６図はトレースデータの構
成図、第７図および第８図は従来の装置におけるトレー
スを示すフローチャート、第９図は第５図における従来
装置のRAM（6e）のデータ構成図である。（６）はマイクロコンピュータ、（6d）はROM、（6e）
はRAM、（９｝は無停電電源。なお、図中、同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】エレベータの運転制御信号を所定のサイク
ル分記憶する一の記憶装置と、この一の記憶装置の他に
少なくとも一個設けられ、各々前段の記憶装置に記憶さ
れたデータを受け取って順次格納する他の記憶装置と、
エレベータの運転制御に支障となる異常状態を検出する
異常検出手段と、この異常検出手段の動作時に前記一の
記憶装置がその異常状態を示すデータを記憶した後、前
記他の記憶装置に記憶されていたデータを順次後段の他
の記憶装置に移送する移送手段と、前記異常検出手段が
エレベータの重故障を検出すると、前記一の記憶装置に
前記エレベータの重故障に対応するデータを記憶した
後、前記全ての記憶装置のデータの蓄積を停止する手段
とを備えてなるエレベータの故障解析装置。
【請求項２】記憶装置に格納されたデータが主電源遮断
時に無停電電源によりバックアップされて保持されるよ
うにしたことを特徴とする特許請求の範囲第１項記載の
エレベータの故障解析装置。