JP2556746B2 - 画像記憶装置 - Google Patents
画像記憶装置Info
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- JP2556746B2 JP2556746B2 JP1101383A JP10138389A JP2556746B2 JP 2556746 B2 JP2556746 B2 JP 2556746B2 JP 1101383 A JP1101383 A JP 1101383A JP 10138389 A JP10138389 A JP 10138389A JP 2556746 B2 JP2556746 B2 JP 2556746B2
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- Dot-Matrix Printers And Others (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、ビデオプリンタなどに好適な画像記憶装置
に関する。
に関する。
＜従来の技術＞ 一般に、ビデオプリンタなどにおける画像信号の処理
は、第７図に示されるように、画像信号を、周期Ｔ毎に
標本化し、量子化を行って、例えば、５ビットの２進デ
ータに変換して記憶素子に記憶する。また、再生の際に
は、記憶素子から２進データを読み出し、標本値に戻し
た後、ローパスフィルタによって平滑化して画像信号に
戻すようにしている。
は、第７図に示されるように、画像信号を、周期Ｔ毎に
標本化し、量子化を行って、例えば、５ビットの２進デ
ータに変換して記憶素子に記憶する。また、再生の際に
は、記憶素子から２進データを読み出し、標本値に戻し
た後、ローパスフィルタによって平滑化して画像信号に
戻すようにしている。
この場合、サンプリング定理から画像信号の帯域Ｂ
は、 Ｂ＝f/2 但し、ｆ＝1/T（標本化の繰り返し周波数）となるこ
とは良く知られている。
は、 Ｂ＝f/2 但し、ｆ＝1/T（標本化の繰り返し周波数）となるこ
とは良く知られている。
第８図は、上述の信号処理を行う従来例のビデオプリ
ンタにおける画像記憶装置の概略構成図である。
ンタにおける画像記憶装置の概略構成図である。
プリントするために取り込まれる入力画像は、A/D変
換回路１によって１回の標本化により、１ビットのデー
タに量子化され、１対ｎ並列変換回路２により、並列デ
ータに変換されてｎ回の標本化データｎ×１ビットにま
とめられ記憶素子５に記憶される。
換回路１によって１回の標本化により、１ビットのデー
タに量子化され、１対ｎ並列変換回路２により、並列デ
ータに変換されてｎ回の標本化データｎ×１ビットにま
とめられ記憶素子５に記憶される。
画像の再生の際には、ｎ×１ビットずつ読み出される
データが、ｎ対１直列変換回路８により、１ビットの直
列データに変換され、D/A変換回路９で標本値に変換し
た後、ローパルスフィルタ10によって平滑化して画像信
号として出力するようにしている。なお、110は、各部
を制御する制御回路である。
データが、ｎ対１直列変換回路８により、１ビットの直
列データに変換され、D/A変換回路９で標本値に変換し
た後、ローパルスフィルタ10によって平滑化して画像信
号として出力するようにしている。なお、110は、各部
を制御する制御回路である。
＜発明が解決しようとする課題＞ このような従来例のビデオプリンタにおける画像記憶
装置において、回路構成を簡素化してコストの低減を図
るために、標本化周波数を低くして記憶素子５の容量を
少なくしようとすると、画像信号の帯域が狭くなり、再
生画像が劣化するという問題があった。
装置において、回路構成を簡素化してコストの低減を図
るために、標本化周波数を低くして記憶素子５の容量を
少なくしようとすると、画像信号の帯域が狭くなり、再
生画像が劣化するという問題があった。
本発明は、上述の点に鑑みて為されたものであって、
画像記憶装置の構成を簡素化してコストの低減を図ると
ともに、再生画像の劣化を可及的に低減することを目的
とする。
画像記憶装置の構成を簡素化してコストの低減を図ると
ともに、再生画像の劣化を可及的に低減することを目的
とする。
＜課題を解決するための手段＞ 本発明では、上述の目的を達成するために、入力され
る画像信号を所定のビット数のデジタルデータに変換す
るA/D変換回路と、このA/D変換回路の出力を、前記所定
のビット数毎の複数組の並列データに変換する並列変換
回路と、選択信号に基づいて、前記複数組の並列データ
の内の所要数組の並列データを選択する選択回路と、こ
の選択回路によって選択される所要数組の組み合わせ
が、画像信号の１フィールドおよび１ラインごとにそれ
ぞれ異なるように、各組を規則的に切り換える前記選択
信号を出力する選択制御回路と、前記選択回路で選択さ
れた所要数組の並列データが書き込まれるメモリと、こ
のメモリから読み出された所要数組の並列データに基づ
いて、前記選択回路で選択されなかった並列データに対
応する補間データを演算出力する演算回路と、前記メモ
リから読み出された所要数組の並列データを、前記補間
データで補間することにより、前記複数組の並列データ
として再生出力するデータ再生回路と、このデータ再生
回路からの複数組の並列データを前記所定のビット数の
デジタルデータに変換する直列変換回路と、この直列変
換回路からのデジタルデータをD/A変換するD/A変換回路
とを備えている。
る画像信号を所定のビット数のデジタルデータに変換す
るA/D変換回路と、このA/D変換回路の出力を、前記所定
のビット数毎の複数組の並列データに変換する並列変換
回路と、選択信号に基づいて、前記複数組の並列データ
の内の所要数組の並列データを選択する選択回路と、こ
の選択回路によって選択される所要数組の組み合わせ
が、画像信号の１フィールドおよび１ラインごとにそれ
ぞれ異なるように、各組を規則的に切り換える前記選択
信号を出力する選択制御回路と、前記選択回路で選択さ
れた所要数組の並列データが書き込まれるメモリと、こ
のメモリから読み出された所要数組の並列データに基づ
いて、前記選択回路で選択されなかった並列データに対
応する補間データを演算出力する演算回路と、前記メモ
リから読み出された所要数組の並列データを、前記補間
データで補間することにより、前記複数組の並列データ
として再生出力するデータ再生回路と、このデータ再生
回路からの複数組の並列データを前記所定のビット数の
デジタルデータに変換する直列変換回路と、この直列変
換回路からのデジタルデータをD/A変換するD/A変換回路
とを備えている。
＜作用＞ 上記構成によれば、標本化したすべての画像データを
メモリに記憶するのではなく、選択回路で規則的に選択
されたデータのみを記憶し、記憶されなかったデータ
は、演算回路によって演算された補間データにより補間
するようにしているので、メモリの記憶容量を低減でき
るとともに、再生画像の劣化も抑制できることになる。
メモリに記憶するのではなく、選択回路で規則的に選択
されたデータのみを記憶し、記憶されなかったデータ
は、演算回路によって演算された補間データにより補間
するようにしているので、メモリの記憶容量を低減でき
るとともに、再生画像の劣化も抑制できることになる。
＜実施例＞ 以下、図面によって本発明の実施例について、詳細に
説明する。
説明する。
第１図は、本発明の一実施例のビデオプリンタにおけ
る画像記憶装置の概略構成図であり、第８図の従来例に
対応する部分には、同一の参照符を付す。
る画像記憶装置の概略構成図であり、第８図の従来例に
対応する部分には、同一の参照符を付す。
この実施例の画像記憶装置では、記憶容量を低減し、
かつ、再生画像の劣化を抑制するために、標本化したす
べての画像データを記憶素子に記憶するのではなく、規
則的に選択されたデータのみを記憶し、記憶されなかっ
たデータは、選択されたデータに基づいて演算された補
間データにより補間するよう次のように構成している。
かつ、再生画像の劣化を抑制するために、標本化したす
べての画像データを記憶素子に記憶するのではなく、規
則的に選択されたデータのみを記憶し、記憶されなかっ
たデータは、選択されたデータに基づいて演算された補
間データにより補間するよう次のように構成している。
すなわち、この画像記憶装置は、入力される画像信号
を所定のビット数（１ビット）のデジタルデータに変換
するA/D変換回路１と、このA/D変換回路１の出力を、所
定のビット数毎の複数組（ｎ組）の並列データに変換す
る並列変換回路２と、選択信号に基づいて、複数組の並
列データの内の所要数組（ｍ組）の並列データを選択す
る選択回路３と、この選択回路３によって選択される所
要数組の組み合わせが、画像信号の１フィールドおよび
１ラインごとにそれぞれ異なるように、各組を規則的に
切り換える選択信号を出力する選択制御回路４と、選択
回路３で選択された所要数組の並列データが書き込まれ
る記憶素子（メモリ）５と、この記憶素子５から読み出
された所要数組の並列データに基づいて、選択回路３で
選択されなかった並列データに対応する補間データを演
算出力する演算回路６と、記憶素子５から読み出された
所要数組の並列データを、補間データで補間することに
より、複数組の並列データとして再生出力するデータ再
生回路７と、このデータ再生回路７からの並列データを
所定のビット数（１ビット）のデジタルデータに変換す
る直列変換回路８と、この直列変換回路８からのデジタ
ルデータをD/A変換するD/A変換回路９と、このD/A変換
回路９の出力が与えられるローパルスフィルタ10と、各
部を制御する制御回路11とを備えている。
を所定のビット数（１ビット）のデジタルデータに変換
するA/D変換回路１と、このA/D変換回路１の出力を、所
定のビット数毎の複数組（ｎ組）の並列データに変換す
る並列変換回路２と、選択信号に基づいて、複数組の並
列データの内の所要数組（ｍ組）の並列データを選択す
る選択回路３と、この選択回路３によって選択される所
要数組の組み合わせが、画像信号の１フィールドおよび
１ラインごとにそれぞれ異なるように、各組を規則的に
切り換える選択信号を出力する選択制御回路４と、選択
回路３で選択された所要数組の並列データが書き込まれ
る記憶素子（メモリ）５と、この記憶素子５から読み出
された所要数組の並列データに基づいて、選択回路３で
選択されなかった並列データに対応する補間データを演
算出力する演算回路６と、記憶素子５から読み出された
所要数組の並列データを、補間データで補間することに
より、複数組の並列データとして再生出力するデータ再
生回路７と、このデータ再生回路７からの並列データを
所定のビット数（１ビット）のデジタルデータに変換す
る直列変換回路８と、この直列変換回路８からのデジタ
ルデータをD/A変換するD/A変換回路９と、このD/A変換
回路９の出力が与えられるローパルスフィルタ10と、各
部を制御する制御回路11とを備えている。
A/D変換回路１および並列変換回路２では、従来例と
同様に処理される。すなわち、A/D変換回路１では、入
力される画像信号を、周期Ｔ毎の標本化によって、１ビ
ットのデータに量子化し、１対ｎの並列変換回路２で
は、nT時間毎に、１ビット毎のｎ組の並列データ、すな
わち、１×ｎビットの並列データに変換する。
同様に処理される。すなわち、A/D変換回路１では、入
力される画像信号を、周期Ｔ毎の標本化によって、１ビ
ットのデータに量子化し、１対ｎの並列変換回路２で
は、nT時間毎に、１ビット毎のｎ組の並列データ、すな
わち、１×ｎビットの並列データに変換する。
選択回路３では、選択制御回路４からのｎビットの選
択信号に基づいて、並列変換回路２からのｎ組の並列デ
ータの内のｍ組のデータを選択して出力する。
択信号に基づいて、並列変換回路２からのｎ組の並列デ
ータの内のｍ組のデータを選択して出力する。
記憶素子５では、この選択回路３で選択された１×ｍ
ビットのデータが順次記憶される。したがって、標本化
されたすべてのデータ１×ｍビットを順次記憶する従来
例に比べて記憶素子５の記憶容量を低減することができ
る。
ビットのデータが順次記憶される。したがって、標本化
されたすべてのデータ１×ｍビットを順次記憶する従来
例に比べて記憶素子５の記憶容量を低減することができ
る。
選択制御回路４では、選択回路３によって選択される
所要数組の組み合わせが、画像信号の１フィールドおよ
び１ラインごとにそれぞれ異なるように、各組を規則的
に切り換える選択信号を出力する。この実施例では、後
述するように、奇数フィールドであるか偶数フィールド
であるか、さらに、奇数ラインであるか偶数ラインであ
るかに応じて選択する組を規則的に切換えるようにして
いる。このｎビットの選択信号は、データ再生回路７に
も与えられている。
所要数組の組み合わせが、画像信号の１フィールドおよ
び１ラインごとにそれぞれ異なるように、各組を規則的
に切り換える選択信号を出力する。この実施例では、後
述するように、奇数フィールドであるか偶数フィールド
であるか、さらに、奇数ラインであるか偶数ラインであ
るかに応じて選択する組を規則的に切換えるようにして
いる。このｎビットの選択信号は、データ再生回路７に
も与えられている。
画像の再生の際には、記憶素子５から１×ｍビットの
並列データが読み出されてデータ再生回路７および演算
回路６に与えられる。
並列データが読み出されてデータ再生回路７および演算
回路６に与えられる。
演算回路６では、記憶素子５から読み出されたｍ組の
並列データに基づいて、選択回路３で選択されなかった
ｎ−ｍ組の並列データに対応する補間データを演算出力
する。例えば、画面上において、選択されなかったデー
タの上下あるいは左右に位置するデータの平均値を算出
して補間データとする。
並列データに基づいて、選択回路３で選択されなかった
ｎ−ｍ組の並列データに対応する補間データを演算出力
する。例えば、画面上において、選択されなかったデー
タの上下あるいは左右に位置するデータの平均値を算出
して補間データとする。
記憶素子５から読み出されたｍ組の並列データを、演
算回路６からのｎ−ｍ組の補間データで補間することに
より、ｎ組の並列データとして再生出力するデータ再生
回路７は、選択制御回路４からの選択信号を記憶し、再
生の際に記憶素子５の読み出しの制御などを行う選択位
置記憶回路12と、この選択位置記憶回路12の出力に基づ
いて、元の時間的相関となるようにデータを並べ直すデ
ータ再生部13とを備えている。
算回路６からのｎ−ｍ組の補間データで補間することに
より、ｎ組の並列データとして再生出力するデータ再生
回路７は、選択制御回路４からの選択信号を記憶し、再
生の際に記憶素子５の読み出しの制御などを行う選択位
置記憶回路12と、この選択位置記憶回路12の出力に基づ
いて、元の時間的相関となるようにデータを並べ直すデ
ータ再生部13とを備えている。
選択位置記憶回路12では、選択回路３でどの組の並列
データが選択されたかに対応するｎビットの選択信号が
記憶されているので、これに基づいて、記憶素子５から
データを読み出す際に、選択されなかった組のデータを
読み出すタイミングでは読み出しを停止させるといった
制御を行う。
データが選択されたかに対応するｎビットの選択信号が
記憶されているので、これに基づいて、記憶素子５から
データを読み出す際に、選択されなかった組のデータを
読み出すタイミングでは読み出しを停止させるといった
制御を行う。
データ再生部13は、基本的にデータセレクタから構成
されており、選択位置記憶回路12の出力に基づき、記憶
素子５から読み出されたデータと、演算回路６からの補
間データとの元の時間的相関となるように並べかえてｎ
組の並列データとして出力する。
されており、選択位置記憶回路12の出力に基づき、記憶
素子５から読み出されたデータと、演算回路６からの補
間データとの元の時間的相関となるように並べかえてｎ
組の並列データとして出力する。
このデータ再生部13からのｎ組の並列データは、従来
と同様に、ｎ対１直列変換回路８によって、１ビットの
直列データに変換され、さらに、D/A変換回路９で標本
値列にされ、さらに、ローパスフィルタ10によって平滑
化されて出力されるようになっている。
と同様に、ｎ対１直列変換回路８によって、１ビットの
直列データに変換され、さらに、D/A変換回路９で標本
値列にされ、さらに、ローパスフィルタ10によって平滑
化されて出力されるようになっている。
第２図は、以上の信号処理の流れを模式的に示した図
である。
である。
入力画像信号は、A/D変換されて１ビットの量子化デ
ータA,B…Z,Yとされ、並列変換回路２によって、１ビッ
ト毎のｎ組の並列データに変換される。このｎ組の並列
データの内のｍ組の並列データA,C…W,Xが選択回路３で
選択されて記憶素子５に記憶される。再生の際には、記
憶素子５からｍ組の並列データA,C…W,Xから読み出さ
れ、選択回路３で選択されなかった並列データに対応す
る補間データＢ′,Y′,Z′によって補間されてｎ組の並
列データA,B′Ｃ…X,Y′,Z′とされ、直列変換回路８に
より１ビットの直列データA,B′…Ｙ′,Z′とされ、さ
らに、D/A変換、平滑化されて出力画像とされる。
ータA,B…Z,Yとされ、並列変換回路２によって、１ビッ
ト毎のｎ組の並列データに変換される。このｎ組の並列
データの内のｍ組の並列データA,C…W,Xが選択回路３で
選択されて記憶素子５に記憶される。再生の際には、記
憶素子５からｍ組の並列データA,C…W,Xから読み出さ
れ、選択回路３で選択されなかった並列データに対応す
る補間データＢ′,Y′,Z′によって補間されてｎ組の並
列データA,B′Ｃ…X,Y′,Z′とされ、直列変換回路８に
より１ビットの直列データA,B′…Ｙ′,Z′とされ、さ
らに、D/A変換、平滑化されて出力画像とされる。
次に、選択回路３におけるデータの選択について、詳
細に説明する。例えば、ｎ＝4,m＝３とした場合につい
て説明する。この実施例では、第３図（Ａ）に示される
入力画像信号を標本化したデータの選択方式として、第
３図（Ｂ）〜第３図（Ｅ）に示される第１〜第４の４通
りの選択方式を採用し、これらを規則的に切換えるよう
にしている。第３図（Ｂ）〜第３図（Ｅ）において×
は、選択されないデータを示している。
細に説明する。例えば、ｎ＝4,m＝３とした場合につい
て説明する。この実施例では、第３図（Ａ）に示される
入力画像信号を標本化したデータの選択方式として、第
３図（Ｂ）〜第３図（Ｅ）に示される第１〜第４の４通
りの選択方式を採用し、これらを規則的に切換えるよう
にしている。第３図（Ｂ）〜第３図（Ｅ）において×
は、選択されないデータを示している。
この実施例では、奇数フィールドの奇数ラインは、第
１の選択方式を、奇数フィールドの偶数ラインは、第３
の選択方式を、また、偶数フィールドの奇数ラインは、
第２の選択方式を、偶数フィールドの偶数ラインは、第
４の選択方式により選択を行うようにしている。
１の選択方式を、奇数フィールドの偶数ラインは、第３
の選択方式を、また、偶数フィールドの奇数ラインは、
第２の選択方式を、偶数フィールドの偶数ラインは、第
４の選択方式により選択を行うようにしている。
第４図は、この実施例による画像の表示ドットを示す
図であり、●は、選択回路３で選択されたデータに対応
するドットを示し、○は、選択回路３で選択されず、上
下のデータによって補間された補間データに対応するド
ットをそれぞれ示している。
図であり、●は、選択回路３で選択されたデータに対応
するドットを示し、○は、選択回路３で選択されず、上
下のデータによって補間された補間データに対応するド
ットをそれぞれ示している。
第５図は、標本化したデータをすべて記憶して再生す
る従来例の表示ドットを示しており、この従来例の比べ
て本実施例では、記憶素子５の記憶容量が、3/4で済む
ことになる。
る従来例の表示ドットを示しており、この従来例の比べ
て本実施例では、記憶素子５の記憶容量が、3/4で済む
ことになる。
また、第６図に示されるように、標本化の周期を、従
来の4/3倍にしてすべてデータを記憶する場合、この場
合は、記憶容量は、本実施例と同じになるが、データを
補間する本実施例の方が、水平解像度が優れていること
になる。
来の4/3倍にしてすべてデータを記憶する場合、この場
合は、記憶容量は、本実施例と同じになるが、データを
補間する本実施例の方が、水平解像度が優れていること
になる。
このように標本化したすべての画像のデータを記憶素
子５に記憶させるものではないので、記憶素子５の容量
を低減できるとともに、記憶されなかったデータは、補
間データにより補間するとともに、補間する位置を、第
４図に示されるように規則的に変化させるので、補間位
置を固定した場合に比べて、補間が目立ちにくくなり、
再生画像の劣化も抑制できることになる。さらに、A/D
変換回路１、D/A変換回路９および記憶素子５以外をIC
化することにより、小形化することができるとともに、
コストの低減を図ることができる。
子５に記憶させるものではないので、記憶素子５の容量
を低減できるとともに、記憶されなかったデータは、補
間データにより補間するとともに、補間する位置を、第
４図に示されるように規則的に変化させるので、補間位
置を固定した場合に比べて、補間が目立ちにくくなり、
再生画像の劣化も抑制できることになる。さらに、A/D
変換回路１、D/A変換回路９および記憶素子５以外をIC
化することにより、小形化することができるとともに、
コストの低減を図ることができる。
なお、選択回路３におけるデータの選択方式および補
間データの演算方式は、上述の実施例に限るものではな
いのは勿論である。
間データの演算方式は、上述の実施例に限るものではな
いのは勿論である。
＜発明の効果＞ 以上のように本発明によれば、標本化したすべての画
像データをメモリに記憶するのではなく、選択回路で規
則的に選択されたデータのみを記憶し、記憶されなかっ
たデータは、演算回路によって演算された補間データに
より補間するとともに、その補間位置を規則的に変化さ
せて目立ちにくくしているので、メモリの記憶容量を低
減できるとともに、画像の劣化も抑制できることにな
る。
像データをメモリに記憶するのではなく、選択回路で規
則的に選択されたデータのみを記憶し、記憶されなかっ
たデータは、演算回路によって演算された補間データに
より補間するとともに、その補間位置を規則的に変化さ
せて目立ちにくくしているので、メモリの記憶容量を低
減できるとともに、画像の劣化も抑制できることにな
る。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の信号処理を説明するための図、第３図はデ
ータの選択方式を説明するための図、第４図は第１図の
実施例の表示ドットを示す図、第５図および第６図は従
来例の表示ドットを示す図、第７図は信号処理方式を説
明するための図、第８図は従来例のブロック図である。 １……A/D変換回路、２……並列変換回路、３……選択
回路、４……選択制御回路、５……記憶素子、６……演
算回路、７……データ再生回路、８……直列変換回路、
９……D/A変換回路。
図の実施例の信号処理を説明するための図、第３図はデ
ータの選択方式を説明するための図、第４図は第１図の
実施例の表示ドットを示す図、第５図および第６図は従
来例の表示ドットを示す図、第７図は信号処理方式を説
明するための図、第８図は従来例のブロック図である。 １……A/D変換回路、２……並列変換回路、３……選択
回路、４……選択制御回路、５……記憶素子、６……演
算回路、７……データ再生回路、８……直列変換回路、
９……D/A変換回路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/907 Ｂ４１Ｊ 3/00 Ｙ
Claims (1)
- 【請求項１】入力される画像信号を所定のビット数のデ
ジタルデータに変換するA/D変換回路と、 このA/D変換回路の出力を、前記所定のビット数毎の複
数組の並列データに変換する並列変換回路と、 選択信号に基づいて、前記複数組の並列データの内の所
要数組の並列データを選択する選択回路と、 この選択回路によって選択される所要数組の組み合わせ
が、画像信号の１フィールドおよび１ラインごとにそれ
ぞれ異なるように、各組を規則的に切り換える前記選択
信号を出力する選択制御回路と、 前記選択回路で選択された所要数組の並列データが書き
込まれるメモリと、 このメモリから読み出された所要数組の並列データに基
づいて、前記選択回路で選択されなかった並列データに
対応する補間データを演算出力する演算回路と、 前記メモリから読み出された所要数組の並列データを、
前記補間データで補間することにより、前記複数組の並
列データとして再生出力するデータ再生回路と、 このデータ再生回路からの複数組の並列データを前記所
定のビット数のデジタルデータに変換する直列変換回路
と、 この直列変換回路からのデジタルデータをD/A変換するD
/A変換回路とを備えることを特徴とする画像記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101383A JP2556746B2 (ja) | 1989-04-20 | 1989-04-20 | 画像記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101383A JP2556746B2 (ja) | 1989-04-20 | 1989-04-20 | 画像記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02279342A JPH02279342A (ja) | 1990-11-15 |
| JP2556746B2 true JP2556746B2 (ja) | 1996-11-20 |
Family
ID=14299248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1101383A Expired - Fee Related JP2556746B2 (ja) | 1989-04-20 | 1989-04-20 | 画像記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556746B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230173A (ja) * | 1985-10-09 | 1987-10-08 | Hitachi Ltd | ビデオプリンタの信号制御装置 |
| JPS63123292A (ja) * | 1986-11-12 | 1988-05-27 | Matsushita Electric Ind Co Ltd | 画像のサブサンプル方法 |
| JP2590865B2 (ja) * | 1987-03-24 | 1997-03-12 | ソニー株式会社 | 高能率符号化された画像信号の復号装置 |
-
1989
- 1989-04-20 JP JP1101383A patent/JP2556746B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02279342A (ja) | 1990-11-15 |
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