KR100490703B1

KR100490703B1 - 단일-칩프레임버퍼,프레임버퍼,디스플레이서브시스템및프레임버퍼구성방법

Info

Publication number: KR100490703B1
Application number: KR1019970007931A
Authority: KR
Inventors: 로날드 티. 테일러; 모한 라오; 마이클 이. 루나스
Original assignee: 씨러스 로직 인코포레이티드
Priority date: 1996-03-05
Filing date: 1997-03-05
Publication date: 2005-08-11
Also published as: JPH1040679A; EP0801375A2; KR970066883A; TW397960B; EP0801375A3

Abstract

디스플레이 서브시스템(300)에 이용하기 위한 단일 칩 프레임 버퍼(302)는 미리 선택된 수의 픽셀들의 프레임들로 이미지들을 디스플레이하도록 동작가능하고, 각 픽셀들은 픽셀 데이터의 미리 선택된 수의 비트들로 정의된다. 단일 칩 프레임 버퍼(302)는 메모리 셀들의 어레이를 포함하며, 어레이내 다수의 메모리 셀들은 디스플레이 프레임을 정의하는 픽셀 데이터를 저장하고 초과 셀들을 최소화하도록 미리 선택된다. 미리 결정된 수의 단자들을 갖는 데이터 포트가 포함되고, 미리 결정된 수의 단자들은 관련 버스의 라인들의 수와 실질적으로 동일하다.

Description

단일-칩 프레임 버퍼, 프레임 버퍼, 디스플레이 서브시스템 및 프레임 버퍼 구성 방법

발명의 기술분야

본 발명은 일반적으로 전자적 메모리들에 관한 것으로, 특히 최적화된 메모리 공간을 갖는 메모리 및 이것을 사용하는 시스템과 방법들에 관한 것이다.

발명의 배경

일반적으로 이용가능한 컴퓨터 시스템에서 사용되는 대부분의 메모리 서브시스템들은 스태틱 랜덤 액세스 메모리 장치(SRAM)들 또는 다이내믹 랜덤 액세스 메모리 장치(DRAM)들로 구성된다. 각 형태의 메모리 장치는 이점들과 결점들이 있기 때문에, DRAM들과 SRAM들은 상이한 응용예들에 통상적으로 제한된다. 특히, SRAM들은 더 빠르고 캐시 메모리들에서와 같이 빠른 액세스 시간과 고대역폭이 요구되는 응용에 통상 사용된다. 그러나 SRAM들은 더 많은 전력을 소모하고, 제조 비용이 더 비싸며, 미리 결정된 칩 공간에 더 적은 셀들(비트들)을 제공한다. 한편, SRAM들보다는 느리지만, DRAM들은 저가이고, 소비전력이 낮으며, 동일한 칩 공간에 많은 비트들을 제공한다(즉, 높은 셀 밀도를 갖는다). DRAM들은 전력 보존과 셀 밀도가 속도보다 더 중요시되는 시스템 메모리와 디스플레이 프레임 버퍼와 같은 메모리 서브시스템을 구성하기 위해 통상 사용된다. 대부분의 컴퓨팅 시스템들에서, 시스템 아키텍쳐의 대부분을 차지하고 있는 것은 이들 서브시스템들이며, 따라서, DRAM들은 시장에서 중요한 타입의 메모리 장치로 남아있다.

현 시점에서 상업적으로 이용가능한 DRAM들의 대부분은 그 이용가능한 데이터 입력/출력 핀의 최대 수가 16이기 때문에, 칩당 랜덤 액세스 또는 페이지 사이클마다 최대 16비트로 접근할 수 있다. 이와 같은 점은 데이터 버스가 64 또는 72로 큰 컴퓨팅 시스템의 구성에서 문제점으로 대두된다. 예를들면, 64비트 폭의 데이터 버스를 지원하기 위해서는 메모리 뱅크마다 "16비트"의 4개의 병렬 장치로 구성되어야한다. 복수의 칩은 또한 부가적인 보드 공간을 요구하고, 소모 전력을 증가시키며, 프린트 배선 기판(printed circuit board) 상에서 요구되는 상호 접속의 수를 증가시킨다. 또한, 단일-칩 DRAM들은 512킬로바이트와 같이, 고정된 크기로 구성되기 때문에, 메모리 공간은 종종 낭비되기도 한다. 예를들면, 256k x 16으로 구성된 512 KByte 장치가 사용된다고 가정하면, 64 비트의 데이터 버스를 지원하기 위해서 각 메모리 뱅크는 2 MByte의 최소 용량을 갖는 4 개의 장치가 요구될 것이다. 64비트 폭 버스를 지원하면서 메모리 용량을 증가시키기 위해서는, 1.3 또는 1.7 MByte와 같은 중간 용량이 요구되더라도 부가적인 2 MByte의 뱅크가 부가되어야만 한다.

초과 메모리 공간은 프레임 버퍼(디스플레이 메모리) 환경(context)에서 특히 중요하다. 현재, 64 비트 데이터 버스를 완전히 지원할 수 있는 통상적인 프레임 버퍼는 4개의 표준 256Kx 16(512 KByte) 장치로 구성된다. 상업용 PC들에서 발견되는 대부분의 디스플레이가 프레임 버퍼 메모리 용량의 단지 1.3 MByte만 요구하지만, 최소 저장 공간은 또한 2 MByte이다. 예를들면, 640x 480x 24비트 칼라 디스플레이 또는 1024x 768x 16 또는 8비트 칼라 디스플레이의 온-스크린 및 오프-스크린을 충족하는데는 1.3 MByte의 메모리면 충분하다.

부가적으로, 현재 이용가능한 DRAM들의 데이터 포트가 16 핀으로 제한되는 사실 때문에, 타이밍과 제어는 프레임 버퍼 디자인에서 더욱 복잡하게 되었다. 특히, 통상의 디스플레이 시스템이 때로는 (VGA의 특성으로 인해) 픽셀 해상도마다 8비트의 디스플레이 데이터로 작동하기도 한다. 따라서, 픽셀 단위로 디스플레이 이미지를 효율적으로 수정하기 위해서는, 디스플레이 제어기가 8 비트의 워드로 메모리에 기록할 수 있어야만 한다. 4개의 256Kx 16 장치가 사용되는 상기 언급된 시스템에서, 제어기는 기록동작동안 4 개 칩 중 미리 결정된 하나의 16핀 데이터 포트에서 8핀을 인에이블 해야만 한다. 종종, 8비트 기록 성능은 복수의 행 어드레스 스트로브(row address strobe)들 및/또는 열 어드레스 스트로브의 사용을 통해 성취된다. 이들 설계는 어드레스 타이밍과 제어를 복잡하게 하고, 디스플레이 제어기 오버헤드를 증가시키며, 제어기와 각 메모리 칩 사이에 적절한 /RAS 및 /CAS 신호를 전송하기 위해서 부가적인 핀과 관련된 상호접속을 요구한다.

따라서, 메모리 서브시스템의 효율적인 디자인과 구성에 유용한 회로들 및 방법들에 대한 필요가 대두되었다. 특히, 이와 같은 회로들 및 방법들은 DRAM 프레임 버퍼 메모리에 꼭 제한되는 것은 아니지만 DRAM 프레임 버퍼 메모리의 디자인 및 구성에 적용가능해야만 한다. 이와 같은 장치를 구현하는데는, 초과 메모리 공간이 상당히 감소되어야 하고 어드레스 타이밍이 상당히 단순화되어야 한다.

발명의 개요

본 발명의 원리들의 일 실시예에 따르면, 미리 선택된 수의 픽셀들의 프레임들로서 이미지들을 디스플레이 할 수 있는 디스플레이 서브시스템에서 사용하기 위해 단일-칩 프레임 버퍼가 제공되고, 각 픽셀은 픽셀 데이터의 미리 선택된 수의 비트들에 의해 정의된다. 단일-칩 프레임 버퍼는 메모리 셀들의 어레이를 포함하고, 상기 어레이의 다수의 메모리 셀들은 디스플레이 프레임을 정의하는 픽셀 데이터를 저장하고 초과 셀들을 최소로 하도록 미리 선택된다. 데이터 포트는 미리 결정된 수의 단자들을 갖는 단일-칩 프레임 버퍼의 일부로서 제공되고, 상기 미리 결정된 수의 단자들은 선택된 데이터 버스의 다수의 라인들과 실질적으로 동일하다.

본 발명의 원리들의 제 2의 실시예에 따르면, 디스플레이 데이터의 프레임과 최소의 미사용 메모리 공간에 대한 부가 정보를 포함하기 위해서 미리 선택된 용량을 갖는 메모리 어레이, 및 전체의 관련된 데이터 버스를 지원하기 위한 데이터 포트를 포함하는 단일-칩 상에 형성되는 프레임 버퍼가 제공된다.

또한 본 발명의 원리들은 디스플레이 장치 및 단일-칩 프레임 버퍼를 포함하는 디스플레이 시스템에서 구체화된다. 디스플레이 장치는 미리 결정된 수의 픽셀의 프레임으로서 이미지를 디스플레이할 수 있고, 각 픽셀은 픽셀 데이터의 워드에 의해 정의된다. 단일-칩 프레임 버퍼는 최소의 초과 셀의 수를 갖는 프레임 중 하나를 정의하는 픽셀 데이터의 워드를 정의하도록 최적화된 저장 용량을 갖는다.

또한 본 발명의 원리들은 프레임 버퍼 제조 방법에서 구체화된다. 이와 같은 한 방법에 의하면, 메모리 셀 어레이가 제공되고, 상기 메모리 셀 어레이의 크기는 최소의 초과 셀을 갖는 선택된 디스플레이 장치 상에서 디스플레이될 이미지를 정의하는 픽셀 데이터의 프레임을 저장하는데 필요한 만큼 선택된다. 선택된 다수의 단자는 상기 어레이를 액세스하기 위해 제공되고, 상기 단자의 수는 관련된 데이터 버스를 독립적으로 지원하는 프레임 버퍼에서 요구되는 만큼 선택된다.

본 발명을 구체화하는 메모리들은 종래 기술에 비해 상당한 이점들을 가지고있다. 무엇보다도, 미리 결정된 응용예에 대한 요구를 충족시키기 위해 메모리 저장 용량을 변화시킴으로써, 초과 용량이 상당히 감소되거나 또는 심지어 제거된다. 또한, 넓은 데이터 포트, 예를 들면 64-비트 데이터 포트를 갖는 단일-칩 장치를 제공함으로써, 대응 데이터 버스를 서비스하는데 요구되는 칩의 수는 수개의 칩에서 하나로 감소된다. 프레임 버퍼용에 요구되는 칩의 수를 감소시킴으로써, 보드 공간은 절약되고, 소모 전력은 감소하며, 특히 픽셀마다의 수정에 대한 액세스 타이밍은 단순화된다.

상기의 설명은 하기의 본 발명에 대한 상세한 설명이 더 잘 이해될 수 있도록 본 발명의 특징 및 기술적인 이점을 넓게 약술했다. 본 발명의 청구의 범위의 요지를 형성하는 본 발명의 부가적인 이점 및 특징은 하기에 설명될 것이다. 기술적인 분야에서 능숙한 자는 본 발명의 동일한 목적을 수행하기 위한 다른 구조를 수정하거나 설계하는데 본 발명의 개념 및 특정 실시예가 기본 원칙으로서 쉽게 활용될 수 있음을 알 수 있을 것이다. 또한 기술적인 분야에서 숙력된 자는 등가의 구성이 첨부된 특허 청구의 범위에 기재된 바와 같이 본 발명의 사상 및 범위를 벗어나지 않음을 알아야한다.

본 발명과 그 이점에 대한 더 완전한 이해를 위해 동반한 도면을 참고로 하래에 설명한다.

발명의 상세한 설명

본 발명의 원리 및 그 이점은, 동일 번호가 동일 부분을 가리키는, 도 1 내지 도 5에 도시된 실시예를 참고로 할 때 잘 이해할 수 있다. 본 발명의 원리를 실현한 메모리 소자는 광범위한 응용에 이용가능하지만, 설명을 용이하기 위해, 상기 메모리 소자를 개인용 컴퓨터에 전형적으로 사용되는 기본 처리 시스템 구조와 연결하여 기술한다.

도 1은 처리 시스템(100) 부분의 고레벨 기능 블록도이다. 시스템(100)은, 중앙 처리 장치(CPU; 101), CPU 로컬 버스(102), 코어 로직(core logic; 103), 디스플레이 제어기(104), 시스템 메모리(105), 디지털-아날로그 변환기(DAC:106), 프레임 버퍼(108) 및 디스플레이 장치(107)를 포함한다.

CPU(101)는 시스템(100)의 전 동작을 제어하는 "마스터"이다. 특히, CPU(101)는 다양한 데이터 처리 기능을 실행하고 이용자 명령 및/또는 소프트웨어 응용의 실행에 응답하여 디스플레이 유닛(107)에 디스플레이될 그래픽 데이터의 내용을 결정한다. CPU(101)는, 시판의 개인용 컴퓨터에 이용되는 예를 들어, 인텔 펜티엄^TM, 펜티엄프로^TM 부류의 마이크로프로세서 등의, 범용 마이크로프로세서일 수 있다. CPU(101)는, 특수 버스 또는 일반 버스 등의, CPU 로컬 버스(102)를 통해 시스템(100)의 나머지와 통신한다. 앞으로 설명하겠지만, 버스(102)는 본 발명의 신규 메모리 인터페이스의 실행에 이용될 수 있다.

코어 로직(103)는 CPU(101)의 지시아래, CPU(101), 디스플레이 제어기(104), 및 시스템 메모리(105) 간의 데이터, 어드레스, 제어 신호의 교환을 제어한다. 코어 로직(103)은, 상기 시스템의 나머지 및 특히 CPU(101)와의 호환을 위해 설계된 다수의 시판 코어 로직 칩셋중 하나일 수 있다. 도시된 시스템의 칩(112)과 같은, 하나 이상의 코어 로직 칩은 전형적으로 "어드레스 및 시스템 제어기 인텐시브(intensitive)"인 반면, 도 1의 칩(114)과 같은 하나 이상의 코어 로직 칩은 "데이터 인텐시브"이다. 어드레스 인텐시브 코어 로직 칩(112)은 일반적으로, CPU(101)와 CPU 버스(102)의 어드레스 경로와의 인터페이스, 캐시 태그(cash tag)들을 포함하는 캐시 메모리의 유지, 관련 캐시 태그 및 캐시 코히어런스를 보장하기 위해 필요한 다른 데이터의 설정, 캐시 "버스 스누핑(bus snooping)"의 실행, 시스템 메모리의 DRAM이나 캐시에 필요한 제어 신호의 생성, 및 일반 관리 트랜잭션 제어를 행한다. 데이터 인텐시브 칩(114)은 일반적으로, CPU(101)와 CPU 버스(102)의 데이터 경로와의 인터페이스, 어드레스 칩(112) 또는 CPU(101)에 대한 사이클 완성 응답의 송신, 이들 사이클이 미완성이면 동작 중단, 및 버스(102)의 데이터 경로의 조정을 행한다.

CPU(101)는 직접 코어 로직(103)과 또는 외부 (L2) 캐시(115)를 통해 통신한다. L2 캐시(115)는 예를들어 256K 바이트 고속 SRAM 소자일 수 있다. CPU(101)는 또한, 전형적으로 16 KByte까지의 온보드 (L1) 캐시를 포함할 수 있음에 유의해야 한다.

디스플레이 제어기(104)는, 본 발명의 원리가 디스플레이 제어기/프레임 버퍼 인터페이스에 응용될 때, 메모리(200)와 인터페이스하도록 필요시 변경되는 다수의 시판 VGA 디스플레이 제어기중 하나일 수 있다. 예를들어, 디스플레이 제어기(104)는 디스플레이 제어기의 Cirrrus Logic CL-GD754x 시리즈중의 하나에 기초한다. 상기 제어기의 구조 및 작용은, 캘리포니아 프레몬트 소재의, Cirrus Logic, Inc.의, 1994년 11월 2일 발행의 "CL-GD 754x Application Book, Rev 1.0" 및 1994년 6월 발행의 "CL-GD7542 LCD VGA Controller Preliminary Data Book, Rev. 1.0.2"에 기술되었으며, 이는 참고로 본원에 포함되었다. 디스플레이 제어기(104)는, CPU(101)로부터의 데이터, 명령 및/또는 어드레스를, 코어 로직(103)를 통하거나 CPU(101) 로컬 버스(102)를 통해 CPU(101)로부터 직접 수신할 수 있다. 데이터, 명령, 및 어드레스는 코어 로직(103)를 통해 디스플레이 제어기(104)와 시스템 메모리(105)간에 교환된다. 또한, 어드레스 및 명령은, 예를들어 PCI 로컬 버스일 수 있는 로컬 버스(116)를 통해 코어 로직(103)과 디스플레이 제어기(104)간에 교환될 수 있다. 또한, 로컬 버스(116)는, 도 2의 메모리와 연결하여 이하에 기술한 새로운 인터페이스를 유효하게 하도록 고안 및 구성될 수 있다.

일반적으로, 디스플레이 제어기(104)는, 화면 리프레시(screen refresh)를 제어하고, 선 묘사(line draw), 다각형 필(polygon fill), 색 공간 변환(color space conversion), 디스플레이 데이터 보간, 주밍(zooming) 등의 한정된 수의 그래픽 기능과 비디오 스트리밍을 실행하고, 전원 관리와 같은 다른 부수적 작용을 조종한다. 디스플레이 제어기(104)는 가장 중요하게는, 화면 리프레시동안 프레임 버퍼(108)로부터 디스플레이 유닛(107)으로의 픽셀 데이터의 래스터(raster)를 제어하고, 디스플레이 데이터 업데이트동안 CPU(101)와 프레임 버퍼(108)를 인터페이스한다. 비디오 데이터는 디스플레이 제어기(104)로 직접 입력될 수 있다.

디지털-아날로그 변환기(106)는 제어기(104)로부터 디지털 데이터를 수신하고, 아날로그 데이터를 출력하여 (이용시) 응답하여 디스플레이(107a 및 107b)를 구동시킨다. 도시된 실시예에서, DAC(106)는 디스플레이 제어기(104)와 함께 하나의 칩 상에 집적된다. 시스템(100)의 특정 구현에 의존하여, DAC(106)는 몇가지 옵션을 지정하기 위해, 칼라 팔레트, YUV-RGB 포맷 변환 회로, 및/또는 X- 및 Y- 줌 회로를 포함할 수 있다. 디스플레이(107)는 예를들어, CRT 유닛, 액정 디스플레이, 전자 발광 디스플레이, 플라즈마 디스플레이, 또는 다수의 픽셀의 화면상에 이미지를 디스플레이하는 다른 유형의 디스플레이 장치일 수 있다. 다른 실시예에서, "디스플레이"(107)는, 레이저 프린터나 유사 도큐먼트 뷰/프린트 기구(document view/print appliance) 등의 다른 유형의 출력 장치일 수 있음에 유의해야 한다.

시스템(100)내의 데이터 경로는 설계에 따라 변할 것이다. 예컨대, 시스템(100)은 "64 비트" 또는 "72 비트" 시스템이 될 수 있다. 설명을 위해 64 비트 시스템이 선택된다고 가정한다. 그러면, CPU 버스(102)와 PCI 버스(116)의 데이터 경로와, 코어 로직(103)을 통한 시스템 메모리(105)와 디스플레이 제어기(104)까지의 데이터 경로 및, 디스플레이 제어기(104)와 프레임 버퍼(108)사이의 데이터 접속을 포함하는 각각의 데이터 접속은 모두 64 비트 폭이다. 어드레스 상호접속은 메모리 크기 및, 데이터 바이트 선택, 에러 검출 및 보정, 가상 메모리 동작을 지원하기 위해 필요한 인자에 따라 변할 것임을 유의해야 한다.

도 2는 일반적으로 종래의 대표적인 프레임 버퍼 구조 및 관련된 디스플레이 제어기와의 인터페이스를 도시한다. 도시된 서브시스템은 16개의 랜덤 액세스 메모리 소자(DRAM)에 의한 4개의 256K가 지원된 64 비트 데이터 버스를 포함한다. 이 분야 기술에서 공지된 것처럼, 각 DRAM은, 16핀 데이터 포트(DQ), 8핀 어드레스 포트, /RAS 입력핀, 상위 바이트 /CAS 입력핀(UCAS) 및 하위 바이트 /CAS 입력핀(LCAS)을 포함하는 패키지내에 포함된다. 또한, 각 DRAM은 통상 제어기로부터 판독/기록 제어 신호를 수신하는 출력 인에이블 입력핀(/OE) 및 기록 인에이블 입력핀(/WE)을 포함할 것이다. 각 DRAM 상의 출력 인에이블핀 및 기록 인에이블핀과, 제어기와의 대응하는 상호접속은 간결 및 명확하게 하기 위해 도 2에 도시되어 있지않다.

도 2의 서브시스템내의 제어기는, 프레임 버퍼내의 위치에 대한 데이터의 판독 및 기록을 위해 어드레스를 발생시킬 뿐만 아니라, 하나의 행 어드레스 스트로브(/RASO) 및, 8개의 열 어드레스 스트로브들(/CAS0 - /CAS7)를 발생시킨다. 행 어드레스 스트로브는 4개의 DRAM으로 래치(latch)되는 행 어드레스를 제어하고 주로 DRAM의 선충전 및 능동 사이클(active cycle)의 타이밍을 정한다. 8개의 행 어드레스 스트로브중 두 개는 행 어드레스 래치를 위해 각 DRAM에 제공되고, 하나의 행 어드레스 스트로브는 하위 바이트로의 독립적인 액세스를 위해 LCAS 핀으로 제공되며, 나머지는 각 16 비트 위치의 상위 바이트로의 독립적인 액세스를 위해 UCAS 핀에 제공된다. 어드레스 버스에 제공된 어드레스와 함께 열 어드레스 스트로브를 선택적으로 제공함으로써, 디스플레이 제어기는 픽셀 단위로 기록을 행할 수 있다.

도 2로부터 분명해지는 바와 같이, 종래의 프레임 버퍼 구조 및 제어는 실질적인 단점을 갖는다. 특히, 4칩 및 그들의 패키징은 64 비트 버스의 지원을 요구한다. 각각의 패키징된 칩은 시스템의 가격을 상승시키고, 기판 공간을 소비하며, 제어기와의 필요한 상호접속을 증가시킨다. 또한, /RAS 및/또는 /CAS를 사용하는 다른 바이트 어드레싱 기구도 공지되어 있지만, 그들은 모두, 특정 타이밍으로 추가 신호가 제어기에서 발생되어 적절한 DRAM들에 라우팅되어야 한다는 동일한 문제점을 제공한다. 마지막으로, 도 2의 멀티칩 DRAM은, 가장 광범위하게 사용되는 상업적 PC 디스플레이(즉, 1024 x 1280 x 8 비트/픽셀)의 온스크린 및 오프스크린 요구를 수용하기 위해 필요한 용량이 전부 1.5 메가바이트 임에도 불구하고, 2 메가바이트의 최소 저장 용량을 제공한다.

도 3은 본 발명의 원리를 실현하는 메모리 서브시스템(300)을 도시하는 기능 블록도이다. 서브시스템(300)은 디스플레이 제어기(301) 및 프레임 버퍼(302)를 포함한다. 어떤 응용에서, 디스플레이 제어기(301) 및 프레임 버퍼(302)는 시스템(100)내의 디스플레이 제어기(104) 및 프레임 버퍼(108)로서 사용될 수도 있다.

본 발명의 원리들에 따르면, 프레임 버퍼(302)는, 최소 초과 용량를 갖는 관련 디스플레이 장치 및 디스플레이 제어기(301)의 표시 데이터 저장 필요조건을 충족시키기 위해 최적화된 저장 용량(즉, DRAM 셀 어레이 크기)을 갖는다. 예시된 실시예에서, 프레임 버퍼(302)는, 1024 x 1280 x 8 비트/픽셀 디스플레이에 필요한 온스크린 메모리의 약 1.3 메가바이트와 아이콘 저장 및/또는 오프 스크린 메모리로서 사용되는 메모리의 200 킬로바이트를 제공할 수 있는 단일 패키지의 1.5 메가바이트 소자이다.

단일-칩 프레임 버퍼(302)의 데이터 포트(DQ)와, 프레임 버퍼-디스플레이 제어기 데이터 경로(303)는 본 발명의 원리에 따라 64 비트 크기이다. 예시된 실시예에서, 어드레스 경로(버스)(304)는 9비트 폭이다. 프레임 버퍼(302)는 단일 /RAS와 단일 /CAS를 포함한다. 기록 인에이블 입력(/WE)은 판독/기록 제어를 위해 제공된다. 프레임 버퍼(302)의 액세스 및 제어 사이클의 타이밍은 시스템 마스터(CLK) 및 클럭 인에이블 신호(CKE)에 의해 제어된다. DAF 입력은 특수 기능 인에이블 신호가 특히 단위 비트 기록(write per bit) 동작을 수행하도록 허용한다.

본 발명의 원리들을 실현하는, 프레임 버퍼(302)와 같은 단일-칩 프레임 버퍼는 종래 기술에 비해 다수의 실질적인 장점을 갖는다. 특히, 64 비트 버스를 제공하는데 하나의 패키지만이 필요하므로, 더 작은 기판 공간이 소비되고, 기판 레벨 상호접속은 더 간단하면서 적은 부하를 제공하고, 표시 서브시스템의 가격이 감소된다. 또한, 저장 용량은 표시 서브시스템의 필요조건을 충족시키는데 맞춰지므로, 낭비되는 메모리 공간은 실질적으로 감소되거나 제거된다. 예시된 실시예의 1.5 메가바이트 메모리에서는, 메모리중 도 2에 도시된 종래의 시스템에서 낭비되는 총 1/2 메가바이트가 제거된다. 마지막으로, 64비트 데이터 핀출력을 갖는 단일-칩 프레임 버퍼는 사실상 어드레스 타이밍 필요조건을 단순화시키고, 관련된 디스플레이 제어기의 처리 오버헤드를 감소시킨다. 픽셀 단위의 기록을 위해 8개의 열 어드레스 스트로브가 필요한 도 2에 도시된 시스템과 대조적으로, 본 발명의 시스템은 단지 하나의 /RAS 신호와 하나의 /CAS 신호만을 필요로 한다. 본 발명에 따라 입력 단자에 수신된 DSF 비트 및 마스크와 관련하는 단일/RAS 신호 및 단일/CAS 신호는 한 픽셀씩의 데이터 변경을 제공하기에 충분하다.

도 4는 프레임 버퍼(302)를 구현하기 위한 최선의 구조의 하이 레벨 기능 블록도이다. 프레임 버퍼(302)는 본 실시예에 있어서 1.5 Mbytes 의 용량을 갖는 DRAM 셀 어레이(401)를 포함한다. 어레이(401)는 행 디코더(402), 열 디코더(403), 및 감지 증폭기(404)와 관련하며, 그 각각은 당 분야에 공지된 다이내믹 회로로 구성된다.

어드레스 버스(304)로부터 수신된 어드레스 비트는 행 어드레스 버퍼(405) 및 열 어드레스 버퍼(407)로 입력된다. 양호한 실시예에 있어서, 행 어드레스 및 열 어드레스 비트는 다중화된(multiplexed) 어드레스 버스(304)로부터 수신되는 일련의 워드(word-serial)이고 /RAS 및 /CAS 각각으로 래치된다. 어드레스 카운터(406 및 408)는 리프레시 및 페이지 모드 액세스를 구현하기 위해 수신된 행 및 열 어드레스를 내부적으로 증분하도록 제공된다.

타이밍 발생기(409)는 인입 클럭 및 제어 비트를 수신하고, 필수 클럭(requisite clock) 및 제어 신호를 발생하여 분배한다. 비트 단위 기록 회로(write-per bit circuitry; 410) 및 특정 모드 레지스터는 비트의 선택된 마스킹이 입력/출력 버퍼(412)를 통하여 어레이(401)에 기록되게 한다. I/O 버퍼(412)는 본 발명의 최선의 실시예에 따라 64 비트 워드의 입력 및 출력을 가능하게 한다.

비트 당 기록 기능은 디스플레이의 픽셀마다의 변경을 가능하게 한다. 비트 당 기록은 I/O 버퍼(412)내의 64 비트 마스크 레지스터를 사용하여 구현된다. 마스크는, DSF 핀을 하이로 설정하고, 어드레스 핀에 대응하는 연산 코드를 나타내며, 데이터 핀(DQ0-DQ63)에 64-비트 마스크를 부여함으로써 주어진 활성 사이클 동안 로드된다. 후속하는 선택된 활성 사이클 동안에 DSF 핀이 하이로 설정되어 마스크된 기록을 실행하도록 마스크를 활성화한다.

본 발명에 따른 단일-칩 버퍼는 다수의 패키지 옵션중 어느 한 옵션을 사용하여 패키징될 수 있다. 바람직하게는, 100-핀 QFP 패키지가 실질적으로 도 5에 도시된 것과 같은 핀 할당이 이용된다.

본 발명과 그 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 본 발명의 정신과 범위를 벗어나지 않고 다양한 변형들, 대체들 및 수정안들이 이루어질 수 있다는 것을 이해해야 할 것이다.

본원발명에 따르면, 미리 결정된 응용예에 대한 요구를 충족시키기 위해 메모리 저장 용량을 변화시킴으로써, 초과 용량이 상당히 감소되거나 또는 심지어 제거된다. 또한, 넓은 데이터 포트, 예를 들면 64-비트 데이터 포트를 갖는 단일-칩 장치를 제공함으로써, 대응 데이터 버스를 서비스하는데 요구되는 칩의 수는 수개의 칩에서 하나로 감소된다. 프레임 버퍼용에 요구되는 칩의 수를 감소시킴으로써, 보드 공간은 절약되고, 소모 전력은 감소하며, 특히 픽셀마다의 수정에 대한 액세스 타이밍은 단순화된다.

도 1은 본 발명의 원리를 실시하는 개인용 컴퓨터 시스템 구조의 고레벨 기능 블록도.

도 2는 종래의 디스플레이 제어기-프레임 버퍼 메모리 서브시스템-의 더욱 상세한 기능 블록도.

도 3은 본 발명의 원리들에 따른 디스플레이 제어기-프레임 버퍼 서브시스템-의 더욱 상세한 기능 블록도.

도 4는 본 발명의 원리에 따른 프레임 버퍼 메모리의 기능 블록도.

도 5는 도 4에 도시된 프레임 버퍼의 양호한 패키지 및 핀 형상의 평면도.

Claims

미리 선택된 수의 픽셀들의 프레임들로 이미지들을 디스플레이하도록 동작가능한 디스플레이 서브시스템에 사용하기 위한 단일-칩 프레임 버퍼로서, 각 픽셀은 픽셀 데이터의 미리 선택된 수의 비트들에 의해 정의되는, 상기 단일-칩 프레임 버퍼에 있어서,

메모리 셀들의 어레이로서, 상기 어레이내의 다수의 상기 메모리 셀들은 상기 프레임을 정의하는 픽셀 데이터를 저장하고 초과 셀들을 최소화하도록 미리 선택되는, 상기 메모리 셀들의 어레이와;

미리 결정된 수의 단자들을 갖는 데이터 포트로서, 상기 미리 결정된 수의 단자들은 선택된 데이터 버스의 다수의 라인들과 실질적으로 동일한, 상기 데이터 포트를 포함하는, 단일-칩 프레임 버퍼.
제 1 항에 있어서, 상기 메모리 셀들은 다이내믹 랜덤 액세스 메모리 셀들을 포함하는, 단일-칩 프레임 버퍼.
제 1 항에 있어서, 상기 어레이의 선택된 수의 상기 셀들에 기록하기 위한 회로를 더 포함하고, 상기 선택된 수는 상기 미리 결정된 수의 단자들보다 작은, 단일-칩 프레임 버퍼.
제 1 항에 있어서, 상기 어레이는 1.5 Mbyte의 저장 용량을 갖는, 단일-칩 프레임 버퍼.
제 3 항에 있어서, 기록하기 위한 상기 회로는 비트 단위 기록(write-per-bit) 회로를 포함하는, 단일-칩 프레임 버퍼.
제 1 항에 있어서, 상기 미리 결정된 수의 단자들은 적어도 64개인, 단일-칩 프레임 버퍼.
단일 칩 상에 제조된 프레임 버퍼에 있어서,

최소의 미사용된 메모리 공간으로 부가 정보의 양과 디스플레이 데이터의 프레임을 저장하도록 미리 선택된 용량을 갖는 메모리 어레이와;

적어도 64-비트폭의 데이터 버스를 독립적으로 지원하기 위한 데이터 포트를 포함하는, 프레임 버퍼.
제 7 항에 있어서, 상기 어레이의 선택된 셀들을 액세스하기 위한 회로를 더 포함하며, 액세스하기 위한 상기 회로는 픽셀 단위로 픽셀 상의 상기 디스플레이 데이터를 수정하기 위한 회로를 포함하는, 프레임 버퍼.
제 8 항에 있어서, 수정하기 위한 상기 회로는 비트 단위(write-per-bit) 기록 회로를 포함하는, 프레임 버퍼.
제 7 항에 있어서, 상기 프레임 버퍼는 동기 DRAM을 포함하는, 프레임 버퍼.
제 7 항에 있어서, 상기 프레임 버퍼내의 상기 어레이는 1.5 Mbyte의 최대 용량을 갖는, 프레임 버퍼.
제 7 항에 있어서, 액세스하기 위한 상기 회로는 수신된 행 및 열 어드레스들에 응답하여 상기 어레이내의 64-비트 기억위치로의 액세스를 제공하는, 프레임 버퍼.
제 12 항에 있어서, 상기 행 및 열 어드레스들은 행 어드레스 스트로브(strobe) 및 열 어드레스 스트로브에 연속적으로 응답하여 수신되는 워드인, 프레임 버퍼.
디스플레이 서브시스템에 있어서,

미리 결정된 수의 픽셀들의 프레임으로서 이미지들을 디스플레이 하도록 동작가능한 디스플레이 장치로서, 각 상기 픽셀은 픽셀 데이터의 워드에 의해 정의되는, 상기 디스플레이 장치와;

최소 수의 초과 셀들로 상기 프레임을 정의하는 상기 픽셀 데이터의 워드들을 저장하도록 최적화된 저장 용량을 갖는 단일-칩 프레임 버퍼를 포함하는, 디스플레이 서브시스템.
제 14 항에 있어서, 상기 프레임 버퍼는 적어도 64 비트폭의 데이터 포트를 더 포함하는, 디스플레이 서브시스템.
제 15 항에 있어서, 상기 프레임 버퍼는 1.5 Mbyte의 최대 용량을 갖는, 디스플레이 서브시스템.
제 15 항에 있어서,

상기 프레임 버퍼와 상기 디스플레이 장치간의 데이터의 교환을 제어하기 위한 디스플레이 제어기와;

상기 디스플레이 제어기와 상기 프레임 버퍼의 상기 데이터 포트를 결합하는 적어도 64-비트의 데이터 버스를 더 포함하는, 디스플레이 서브시스템.
프레임 버퍼를 구성하는 방법에 있어서,

메모리 셀들의 어레이를 제공하는 단계로서, 상기 어레이의 크기는 선택된 디스플레이 장치 상에 디스플레이될 이미지를 정의하는 픽셀 데이터의 프레임을 최소의 초과 셀들로 저장하는데 필요한 것만큼 선택되는, 상기 어레이 제공 단계와;

상기 어레이를 액세스하기 위한 선택된 수의 단자들을 제공하는 단계로서, 상기 단자들의 수는 선택된 데이터 버스를 독립적으로 지원하도록 상기 프레임 버퍼에 대해 필요한 것만큼 선택되는, 상기 단자 제공 단계를 포함하는, 프레임 버퍼 구성 방법.
제 18 항에 있어서, 최소 수의 초과 셀들은 아이콘을 저장하기 위해 충분한 용량을 제공하는, 프레임 버퍼 구성 방법.
제 18 항에 있어서, 상기 최소 수의 초과 셀들은 오프-스크린(off-screen) 저장을 제공하기 위해 충분한 용량을 제공하는, 프레임 버퍼 구성 방법.
제 18 항에 있어서, 상기 선택된 데이터 버스는 적어도 64 비트폭인, 프레임 버퍼 구성 방법.