JP2550728B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高集積回路の微細素子分離に関するもので
ある。The present invention relates to fine element isolation of a highly integrated circuit.
従来の集積回路内の素子分離にはいろいろな方法があ
るが、微細な分離でかつ安全なプロセスという点で満足
されているとは言えなかった。一例として、第３図に、
微細分離が可能である従来のトレンチ分離方法を説明す
るための概略工程断面を示す。以下、第３図を用いて従
来のトレンチ分離方法を説明する。Although there are various methods for element isolation in a conventional integrated circuit, it cannot be said to be satisfactory in terms of a fine isolation and a safe process. As an example, in FIG.
The schematic process cross section for demonstrating the conventional trench isolation method which can be finely divided is shown. The conventional trench isolation method will be described below with reference to FIG.
第３図（ａ）において、Ｐ型基板１を所望の膜厚だけ
熱酸化して熱酸化膜２を形成する。次に、第３図（ｂ）
において、写真製版を行なって所望の幅を開口したレジ
ストパターン３を形成する。次に、第３図（ｃ）におい
て、レジストパターン３をマスクとして熱酸化膜２を異
方性エッチングし、レジストパターン３を除去する。In FIG. 3A, the P-type substrate 1 is thermally oxidized by a desired thickness to form a thermal oxide film 2. Next, FIG. 3 (b)
In step 3, photolithography is performed to form a resist pattern 3 having a desired width. Next, in FIG. 3C, the thermal oxide film 2 is anisotropically etched using the resist pattern 3 as a mask to remove the resist pattern 3.
次に、第３図（ｄ）において、熱酸化膜２をマスクと
してＰ型基板１を所望の膜厚だけ異方性エッチングす
る。続いて、第３図（ｅ）において、チャネルカット用
のボロンイオン４を所望の角度、エネルギー、注入量で
イオン注入を行ない、Ｐ型基板１の溝の底部に分布され
る。次に、第３図（ｆ）において、熱酸化膜２をウェッ
トエッチングし、全面に高温酸化膜５を厚く堆積させ
る。このときＰ型基板１の溝部は高温酸化膜５で完全に
埋まり、高温酸化膜５の表面はほぼ平坦になるが、Ｐ型
基板１の溝部の中央で少し落ち込むような形状になる。Next, in FIG. 3D, the P-type substrate 1 is anisotropically etched to a desired thickness using the thermal oxide film 2 as a mask. Subsequently, in FIG. 3 (e), boron ions 4 for channel cutting are ion-implanted at a desired angle, energy and implantation amount, and are distributed at the bottom of the groove of the P-type substrate 1. Next, in FIG. 3 (f), the thermal oxide film 2 is wet-etched, and a high temperature oxide film 5 is thickly deposited on the entire surface. At this time, the groove of the P-type substrate 1 is completely filled with the high-temperature oxide film 5, and the surface of the high-temperature oxide film 5 is almost flat, but the groove of the P-type substrate 1 is slightly depressed at the center.
次に、第３図（ｇ）において、レジスト６を塗布し、
完全に平坦にする。最後に、第３図（ｈ）において、レ
ジスト６と高温酸化膜５との間でエッチングの選択比が
ほぼ１の条件で全面エッチバックし、溝部以外の高温酸
化膜５は全てエッチングし、最終的に同図のようなトレ
ンチ分離構造を得る。Next, in FIG. 3 (g), a resist 6 is applied,
Make it completely flat. Finally, in FIG. 3 (h), the entire surface is etched back under the condition that the etching selection ratio between the resist 6 and the high-temperature oxide film 5 is approximately 1, and the high-temperature oxide film 5 except the groove is completely etched. A trench isolation structure as shown in the figure is obtained.
なお、チャネルカット用のボロンイオン４は素子間の
分離特性を良くする働きがある。The boron ions 4 for channel cutting have a function of improving isolation characteristics between elements.
上記のような従来構造のトレンチ分離では、微細化は
可能であるが、溝が垂直エッチングされているため、溝
部付近の基板内部に結晶欠陥が発生し、分離特性を悪化
させてしまう。また、製造方法として、溝部を形成して
高温酸化膜５を埋め込んだ後エッチバック技術を用いて
溝部の平坦化を行なっているため、基板１の全面内で溝
のエッチング深さ、高温酸化膜５の堆積膜厚、レジスト
６の膜厚、エッチバック時のエッチングレートなどを均
一に保つことが困難になり、溝内部の高温酸化膜５の表
面の位置を一定に保てなかった。さらに、その高温酸化
膜５の表面が活性領域の基板表面よりも落ち込んでお
り、後に形成するトランジスタのゲート酸化膜が溝部の
角で実効的に薄くなるため、トランジスタのサブスレシ
ョルドスイング特性を悪化させてしまうなどの問題があ
った。Although the trench isolation of the conventional structure as described above can be miniaturized, since the groove is vertically etched, a crystal defect occurs inside the substrate in the vicinity of the groove portion, and the isolation characteristic is deteriorated. Further, as a manufacturing method, since the groove portion is formed and the high temperature oxide film 5 is embedded and then the groove portion is flattened by using the etch back technique, the etching depth of the groove and the high temperature oxide film are formed in the entire surface of the substrate 1. It became difficult to keep the deposited film thickness of No. 5, the film thickness of the resist 6 and the etching rate at the time of etch back uniform, and the position of the surface of the high temperature oxide film 5 inside the groove could not be kept constant. Furthermore, the surface of the high-temperature oxide film 5 is lower than the surface of the substrate in the active region, and the gate oxide film of the transistor to be formed later is effectively thinned at the corners of the groove, which deteriorates the subthreshold swing characteristic of the transistor. There were problems such as being lost.
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、微細分離を実現しかつ分離特
性が良好で、形状も基板面内で均一に形成できるトレン
チ分離の構造とその製造方法を供給することにある。The present invention has been made in view of such a point,
It is an object of the present invention to provide a trench isolation structure capable of realizing fine isolation, having excellent isolation characteristics, and having a uniform shape in the plane of the substrate, and a method of manufacturing the same.
このような目的を達成するために本発明の第１の発明
による半導体装置の製造方法は、第１導電形の半導体基
体上に少なくとも酸化時に応力緩和を行なう緩衝膜を形
成する工程と、半導体基体上に酸化のマスクとして働く
材料である第１の膜を堆積する工程と、第１の膜を写真
製版技術および加工技術を用いて垂直にパターニングす
る工程と、半導体基体上に多結晶半導体を所望の膜厚だ
け堆積する工程と、半導体基体上に酸化のマスクとして
働く材料である第２の膜を所望する膜厚だけ堆積する工
程と、第２の膜を異方性エッチングして多結晶半導体の
段差の側壁部分にのみサイドウォールとして残す工程
と、第１の膜の側壁部分と第２の膜からなるサイドウォ
ールとの間の多結晶半導体の膜厚が第１の膜の膜厚より
も薄くなるように多結晶半導体を異方性エッチングする
工程と、半導体基体上に酸化のマスクとして働く材料で
ある第３の膜を多結晶半導体の堆積膜厚の半分以上の所
望の膜厚だけ堆積する工程と、第３の膜の堆積膜厚に相
当する量だけ第３の膜を等方性エッチングし、第１の膜
の側壁部分に下層が多結晶半導体で上層が第2,第３の膜
であるような構造のサイドウォールを形成する工程と、
緩衝膜を第1,第2,第３の膜をマスクとして異方性エッチ
ングする工程と、半導体基体を第1,第2,第３の膜をマス
クとして深いほど開口幅が狭くなるように所望の深さだ
けエッチングする工程と、半導体基体の開口露出部分の
表面層に第１導電形の不純物イオンを注入する工程と、
半導体基体を開口した溝部分が丁度埋められるように半
導体基体を熱酸化する工程と、第1,第2,第３の膜および
多結晶半導体を除去する工程とを設けるようにしたもの
である。In order to achieve such an object, a method of manufacturing a semiconductor device according to a first aspect of the present invention includes a step of forming a buffer film on a semiconductor substrate of the first conductivity type to relax stress at least during oxidation, and the semiconductor substrate. A step of depositing a first film, which is a material that functions as an oxidation mask, and a step of vertically patterning the first film by using a photolithography technique and a processing technique, and a polycrystalline semiconductor is desired on the semiconductor substrate. Film thickness, a step of depositing a second film, which is a material that functions as an oxidation mask, on the semiconductor substrate to a desired film thickness, and the second film is anisotropically etched to form a polycrystalline semiconductor. The step of leaving only the side wall of the step as a side wall, and the film thickness of the polycrystalline semiconductor between the side wall of the first film and the side wall of the second film is smaller than that of the first film. Many to thin A step of anisotropically etching the semiconductor; a step of depositing a third film, which is a material that functions as an oxidation mask, on the semiconductor substrate to a desired film thickness that is at least half the film thickness of the polycrystalline semiconductor film; Structure in which the third layer is isotropically etched by an amount corresponding to the deposited film thickness of the first film, and the lower layer is a polycrystalline semiconductor and the upper layers are the second and third films on the side wall of the first film. Forming a sidewall of
A step of anisotropically etching the buffer film using the first, second and third films as a mask and a step of narrowing the opening width as the semiconductor substrate is deeper using the first, second and third films as a mask are desired. Etching to the depth of, and implanting impurity ions of the first conductivity type into the surface layer of the exposed portion of the semiconductor substrate,
A step of thermally oxidizing the semiconductor substrate so that the groove portion opened in the semiconductor substrate is just filled, and a step of removing the first, second and third films and the polycrystalline semiconductor are provided.
さらに、本発明の第２の発明による半導体装置の製造
方法は、第１導電形の半導体基体上に少なくとも酸化時
に応力緩和を行なう緩衝膜を形成する工程と、半導体基
体上に酸化のマスクとして働く材料である第１の膜を堆
積する工程と、第１の膜を写真製版技術および加工技術
を用いて垂直にパターニングする工程と、半導体基体上
に酸化のマスクとして働く材料である第２の膜を所望の
膜厚だけ堆積する工程と、第２の膜を異方性エッチング
して半導体基体の段差を側壁部分にのみサイドウォール
として残す工程と、緩衝膜を前記第1,第２の膜をマスク
として異方性エッチングする工程と、半導体基体を第1,
第２の膜をマスクとして深いほど開口幅が狭くなるよう
に所望の深さだけエッチングする工程と、半導体基体の
開口露出部分の表面層に第１導電形の不純物イオンを注
入する工程と、半導体基体を開口した溝部分が丁度埋め
られるように半導体基体を熱酸化する工程と、第1,第２
の膜を除去する工程とを設けるようにしたものである。Further, a method of manufacturing a semiconductor device according to a second aspect of the present invention includes a step of forming a buffer film for relaxing stress at least during oxidation on a semiconductor substrate of the first conductivity type, and a step of acting as an oxidation mask on the semiconductor substrate. A step of depositing a first film that is a material, a step of vertically patterning the first film by using a photolithography technique and a processing technique, and a second film that is a material that acts as an oxidation mask on a semiconductor substrate To a desired film thickness, anisotropically etching the second film to leave the step of the semiconductor substrate as a sidewall only in the sidewall portion, and a buffer film to the first and second films. A step of anisotropically etching the mask,
A step of etching a desired depth so that the opening width becomes narrower as it becomes deeper using the second film as a mask; a step of implanting impurity ions of the first conductivity type into a surface layer of an opening exposed portion of the semiconductor substrate; A step of thermally oxidizing the semiconductor substrate so that the groove part opened in the substrate is exactly filled;
And a step of removing the film.
本発明の第１の発明による半導体装置の製造方法にお
いては、ポリシリコンおよび第2,第３の窒化膜で構成さ
れるサイドウォールにより、半導体基板表面の開口幅を
自己整合により第１の窒化膜の開口幅よりも所望の幅だ
け狭くして半導体基板をエッチングでき、また半導体基
板を熱酸化した際に緩衝膜の部分での横方向の酸化量
（バーズビーク量）を増加しないようにすることができ
る。さらに、上記ポリシリコンには第2,第３の窒化膜の
半導体基板に与える応力を緩和する作用がある。さら
に、半導体基板をエッチングして形成した溝部は熱酸化
により酸化膜が埋め込まれるため、上記溝の開口幅や深
さに少々の不均一性が生じても、熱酸化量を埋め込みに
必要な量より少し多めにすることで、溝の開口部の酸化
膜表面の位置をほぼ均一に形成できる。In the method of manufacturing a semiconductor device according to the first aspect of the present invention, the first nitride film is formed by self-aligning the opening width on the surface of the semiconductor substrate with the sidewall formed of polysilicon and the second and third nitride films. The semiconductor substrate can be etched with a desired width narrower than the opening width, and the lateral oxidation amount (bird's beak amount) in the buffer film portion should not be increased when the semiconductor substrate is thermally oxidized. it can. Further, the polysilicon has a function of relaxing the stress applied to the semiconductor substrate by the second and third nitride films. Further, since the oxide film is filled in the groove formed by etching the semiconductor substrate by thermal oxidation, even if the opening width and depth of the groove are slightly uneven, the amount of thermal oxidation required to fill the groove is sufficient. By slightly increasing the number, the position of the oxide film surface at the opening of the groove can be formed substantially uniformly.
また本発明の第２の発明による半導体装置の製造方法
においては、第２の窒化膜で構成されるサイドウォール
により、半導体基板表面の開口幅を自己整合により第１
の窒化膜の開口幅よりも所望の幅だけ狭くして半導体基
板をエッチングでき、また半導体基板を熱酸化した際に
緩衝膜の部分での横方向の酸化量（バースビーク量）を
増加しないようにすることができる。さらに、半導体基
板をエッチングして形成した溝部は熱酸化により酸化膜
が埋め込まれるため、上記溝の開口幅や深さに少々の不
均一性が生じても、熱酸化量を埋め込みに必要な量より
少し多めにすることで、溝の開口部の酸化膜表面の位置
をほぼ均一に形成できる。In the method for manufacturing a semiconductor device according to the second aspect of the present invention, the opening width on the surface of the semiconductor substrate is first self-aligned by the side wall made of the second nitride film.
The semiconductor substrate can be etched by narrowing the opening width of the nitride film by a desired width, and the lateral oxidation amount (verse beak amount) in the buffer film portion is not increased when the semiconductor substrate is thermally oxidized. can do. Further, since the oxide film is filled in the groove formed by etching the semiconductor substrate by thermal oxidation, even if the opening width and depth of the groove are slightly uneven, the amount of thermal oxidation required to fill the groove is sufficient. By slightly increasing the number, the position of the oxide film surface at the opening of the groove can be formed substantially uniformly.
以下、本発明の一実施例を図を用いて説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は、本発明の第１の発明の一実施例としてのト
レンチ型素子分離の製造方法を示す概略工程断面図であ
る。第１図（ａ）において、300Å程度の緩衝膜として
のパッド酸化膜11と2000Å程度の第１の窒化膜12をＰ型
基板13上に堆積する。次に、第１図（ｂ）において、写
真製版技術により、例えば6000Å程度の所望の幅を開口
したレジストパターン14を形成する。次に、第１図
（ｃ）において、レジストパターン14をマスクとして窒
化膜12を異方性エッチングし、レジストパターン14を除
去する。FIG. 1 is a schematic process sectional view showing a method of manufacturing a trench type element isolation as an embodiment of the first invention of the present invention. In FIG. 1A, a pad oxide film 11 as a buffer film of about 300 Å and a first nitride film 12 of about 2000 Å are deposited on a P-type substrate 13. Next, in FIG. 1 (b), a resist pattern 14 having a desired width of about 6000Å is formed by photolithography. Next, in FIG. 1C, the nitride film 12 is anisotropically etched using the resist pattern 14 as a mask to remove the resist pattern 14.
次に、第１図（ｄ）において、1000Å程度のポリシリ
コン15と1000Å程度の第２の窒化膜16を堆積する。次
に、第１図（ｅ）において、窒化膜16を異方性エッチン
グし、窒化膜12の段差部分に枠付けとして残す。次に、
第１図（ｆ）において、ポリシリコン15を2000Å程度の
膜厚分の時間だけ異方性エッチングし、窒化膜12の段差
部分のポリシリコン15を完全にエッチングしないで1000
Å程度残しておく。Next, in FIG. 1D, a polysilicon 15 of about 1000Å and a second nitride film 16 of about 1000Å are deposited. Next, in FIG. 1E, the nitride film 16 is anisotropically etched and left as a frame in the step portion of the nitride film 12. next,
In FIG. 1 (f), the polysilicon 15 is anisotropically etched for a time corresponding to a film thickness of about 2000Å, and the polysilicon 15 at the step portion of the nitride film 12 is not completely etched.
Å Leave about.
次に、第１図（ｇ）において、ポリシリコン15の堆積
膜厚の半分より少し厚い膜厚たとえば700Å程度の膜厚
の第３の窒化膜17を堆積する。次に、第１図（ｈ）にお
いて、基板13の平坦部の窒化膜17が丁度エッチングされ
る膜厚だけ窒化膜17を等方性エッチングし、窒化膜12の
段差部分のポリシリコン15上にのみ窒化膜17を残す。次
に第１図（ｉ）において、窒化膜12,16,17をマスクとし
てパッド酸化膜11を異方性エッチングし、深くなる程エ
ッチング幅が狭くなるようなエッチング条件で所望の深
さだけＰ型基板13をエッチングする。Next, in FIG. 1G, a third nitride film 17 having a film thickness slightly larger than half the deposited film thickness of the polysilicon 15, for example, about 700 Å is deposited. Next, in FIG. 1 (h), the nitride film 17 is isotropically etched by a film thickness such that the nitride film 17 on the flat portion of the substrate 13 is just etched, and the polysilicon film 15 on the step portion of the nitride film 12 is etched. Only leave the nitride film 17. Next, in FIG. 1 (i), the pad oxide film 11 is anisotropically etched using the nitride films 12, 16 and 17 as a mask, and the desired depth P The mold substrate 13 is etched.
次に、第１図（ｊ）において、チャネルカット用のボ
ロンイオン18を所望の角度、エネルギー、注入量で回転
イオン注入を行ない、Ｐ型基板13の溝部の側壁と底に分
布するようにする。次に第１図（ｋ）において、基板13
を第１図（ｆ）で露出したパッド酸、化膜11の幅の半分
程度の膜厚だけ熱酸化して、Ｐ型基板13の溝部が完全に
酸化膜19で埋められるようにする。このときポリシリコ
ン15も少し酸化されるが、窒化膜12,16,17が押さえてい
るためにポリシリコン15と窒化膜17の界面やポリシリコ
ン15および窒化膜12とＰ型基板13との界面でのバーズビ
ークが小さく押さえられ、分離幅が大きくならない。次
に、第１図（ｌ）において、窒化膜12,16,17およびポリ
シリコン15を除去する。Next, in FIG. 1 (j), the boron ions 18 for channel cutting are rotationally ion-implanted at a desired angle, energy, and implantation amount so as to be distributed on the sidewall and bottom of the groove portion of the P-type substrate 13. . Next, referring to FIG. 1 (k), the substrate 13
Is thermally oxidized by a film thickness of about half the width of the oxide film 11 exposed in FIG. 1 (f) so that the groove portion of the P-type substrate 13 is completely filled with the oxide film 19. At this time, the polysilicon 15 is also slightly oxidized, but the interfaces between the polysilicon 15 and the nitride film 17 and the interface between the polysilicon 15 and the nitride film 12 and the P-type substrate 13 are held by the nitride films 12, 16 and 17. The bird's beak in is suppressed small, and the separation width does not increase. Next, in FIG. 1 (l), the nitride films 12, 16, 17 and the polysilicon 15 are removed.
次に、第１図（ｍ）において、パッド酸化膜11をウェ
ットエッチングする。Next, in FIG. 1 (m), the pad oxide film 11 is wet-etched.
以上より、第１図（ｂ）のレジストパターンの開口幅
と同等かそれ以下の幅のトレンチ分離構造が得られる。From the above, a trench isolation structure having a width equal to or smaller than the opening width of the resist pattern of FIG. 1B can be obtained.
次に、第１図（ｎ）において、既存の技術により、ま
ずゲート酸化膜20、ポリシリコン21を堆積し、ポリシリ
コン21を例えばＮ型の不純物で低抵抗化した後、写真製
版を行なってパターニングする。次に、基板13全面にＮ
型の例えばAsイオンをイオン注入して活性領域上に所望
の深さのN+拡散層（MOSトランジスタのソース，ドレイ
ン）22を形成する。Next, in FIG. 1 (n), the gate oxide film 20 and the polysilicon 21 are first deposited by the existing technique, and the resistance of the polysilicon 21 is reduced by, for example, N-type impurities, and then photolithography is performed. Pattern. Next, N on the entire surface of the substrate 13
A type of, for example, As ions is ion-implanted to form an N + diffusion layer (source and drain) 22 of a desired depth on the active region.
次に、第１図（ｏ）において、層間膜として例えばBP
SG膜23を堆積し、写真製版を行なってBPSG膜23にコンタ
クトホール24を開口する。次に、アルミをスパッタリン
グして、コンタクトホール24にマスクを合わせて写真製
版を行ない、アルミ電極25をパターニングする。最終的
には同図のように集積回路を得る。Next, referring to FIG. 1 (o), as an interlayer film, for example, BP
The SG film 23 is deposited, and photoengraving is performed to open a contact hole 24 in the BPSG film 23. Next, aluminum is sputtered, a mask is aligned with the contact hole 24, and photoengraving is performed to pattern the aluminum electrode 25. Finally, an integrated circuit is obtained as shown in FIG.
本実施例において、パッド酸化膜11やポリシリコン15
は、第１図（ｋ）の熱酸化時に窒化膜12,16,17が基板13
に及ぼす応力を緩和する効果がある。また、チャネルカ
ット用のボロンイオン18は素子間の分離特性を良くする
働きがあり、微細分離には必須である。In this embodiment, the pad oxide film 11 and the polysilicon 15
The nitride films 12, 16 and 17 are formed on the substrate 13 during the thermal oxidation shown in FIG.
Has the effect of relieving the stress exerted on. Further, the boron ions 18 for channel cutting have the function of improving the isolation characteristics between elements, and are essential for fine isolation.
第２図は、本発明の第２の発明の一実施例としてのト
レンチ型素子分離の製造方法を示す概略工程判断面図で
ある。第２図（ａ）において、300Å程度の緩衝膜とし
てのパッド酸化膜11と2000Å程度の第１の窒化膜２をＰ
型基板13上に堆積する。次に、第２図（ｂ）において、
写真製版技術により、例えば6000Å程度の所望の幅を開
口したレジストパターン14を形成する。次に、第２図
（ｃ）において、レジストパターン14をマスクとして窒
化膜12を異方性エッチングし、レジストパターン14を除
去する。FIG. 2 is a schematic process judgment view showing a manufacturing method of trench type element isolation as one embodiment of the second invention of the present invention. In FIG. 2A, the pad oxide film 11 as a buffer film of about 300 Å and the first nitride film 2 of about 2000 Å are formed by P
Deposit on the mold substrate 13. Next, in FIG. 2 (b),
A resist pattern 14 having a desired width of, for example, about 6000Å is formed by photolithography. Next, in FIG. 2C, the nitride film 12 is anisotropically etched using the resist pattern 14 as a mask to remove the resist pattern 14.
次に、第２図（ｄ）において、2000Å程度の第２の窒
化膜16を堆積する。次に、第２図（ｅ）において、窒化
膜16を異方性エッチングし、窒化膜12の段差部分に枠付
けとして残す。次に、第２図（ｆ）において、窒化膜1
2,16をマスクとしてパッド酸化膜11を異方性エッチング
し、深くなる程エッチング幅が狭くなるようなエッチン
グ条件で所望の深さだけＰ型基板13をエッチングする。Next, in FIG. 2D, a second nitride film 16 of about 2000 Å is deposited. Next, in FIG. 2E, the nitride film 16 is anisotropically etched and left as a frame in the step portion of the nitride film 12. Next, in FIG. 2 (f), the nitride film 1
The pad oxide film 11 is anisotropically etched using 2, 16 as a mask, and the P-type substrate 13 is etched to a desired depth under etching conditions such that the etching width becomes narrower as the depth increases.
次に、第２図（ｇ）において、チャネルカット用のポ
ロンイオン18を所望の角度、エネルギー、注入量で回転
イオン注入を行ない、Ｐ型基板13の溝部の側壁と底に分
布するようにする。次に、第２図（ｈ）において、基板
13を第２図（ｅ）で露出したパッド酸化膜11の幅の半分
程度の膜厚だけ熱酸化して、Ｐ型基板13の溝部が完全に
酸化膜19で埋められるようにする。このとき窒化膜12,1
6がＰ型基板13を押さえているために窒化膜12,16とＰ型
基板13との界面でのバーズビークが小さく押さえられ、
分離幅が大きくならない。次に、第２図（ｉ）におい
て、窒化膜12,16を除去する。Next, in FIG. 2 (g), rotary ion implantation of the channel-cutting polon ions 18 is performed at a desired angle, energy, and implantation amount so as to be distributed on the sidewalls and bottom of the groove of the P-type substrate 13. . Next, in FIG. 2 (h), the substrate
Thermal oxidation of 13 is performed by a film thickness of about half the width of the pad oxide film 11 exposed in FIG. 2 (e) so that the groove of the P-type substrate 13 is completely filled with the oxide film 19. At this time, the nitride film 12,1
Since 6 holds the P-type substrate 13, bird's beaks at the interface between the nitride films 12 and 16 and the P-type substrate 13 are suppressed small,
Separation width does not increase. Next, in FIG. 2 (i), the nitride films 12 and 16 are removed.
次に、第２図（ｊ）において、パッド酸化膜11をウェ
ットエッチングする。Next, in FIG. 2 (j), the pad oxide film 11 is wet-etched.
以上より、第２図（ｂ）のレジストパターンの開口幅
と同等かそれ以下の幅のトレンチ分離構造が得られる。From the above, a trench isolation structure having a width equal to or smaller than the opening width of the resist pattern in FIG. 2B can be obtained.
次に、第２図（ｋ）において、既存の技術により、ま
ずゲート酸化膜20、ポリシリコン21を堆積し、ポリシリ
コン21を例えばＮ型の不純物で低抵抗化した後、写真製
版を行なってパターニングする。次に、基板３全面にＮ
型の例えばAsイオンをイオン注入して活性流域上に所望
の深さのN+拡散層（MOSトランジスタのソース，ドレイ
ン）22を形成する。Next, in FIG. 2 (k), a gate oxide film 20 and polysilicon 21 are first deposited by an existing technique, and the resistance of the polysilicon 21 is reduced by, for example, N-type impurities, and then photolithography is performed. Pattern. Next, N on the entire surface of the substrate 3
A type of, for example, As ions is ion-implanted to form an N + diffusion layer (source and drain of MOS transistor) 22 having a desired depth on the active region.
次に、第２図（ｌ）において、層間膜として例えばBP
SG膜23を堆積し、写真製版を行なってBPSG膜23にコンタ
クトホール24を開口する。次に、アルミをスパッタリン
グして、コンタクトホール24にマスクを合わせて写真製
版を行ない、アルミ電極25をパターニングする。最終的
には、同図のような集積回路を得る。Next, in FIG. 2 (l), as an interlayer film, for example, BP
The SG film 23 is deposited, and photoengraving is performed to open a contact hole 24 in the BPSG film 23. Next, aluminum is sputtered, a mask is aligned with the contact hole 24, and photoengraving is performed to pattern the aluminum electrode 25. Finally, an integrated circuit as shown in the figure is obtained.
本実施例において、パッド酸化膜11は、第２図（ｈ）
の熱酸化時に窒化膜12,16が基板13に及ぼす応力を緩和
する効果がある。また、チャネルカット用のボロンイオ
ン18は素子間の分離特性を良くする働きがあり、微細分
離には必須である。In this embodiment, the pad oxide film 11 is formed as shown in FIG.
The effect of relaxing the stress exerted on the substrate 13 by the nitride films 12 and 16 at the time of thermal oxidation is obtained. Further, the boron ions 18 for channel cutting have the function of improving the isolation characteristics between elements, and are essential for fine isolation.
なお、上記実施例では、基板にＰ型を用いているが、
Ｎ型を用いてトレンチ分離を形成し、PMOSトランジスタ
を形成してもよいし、Ｎ又はＰ基板上にＮ又はＰのウェ
ルを形成してCMOS構造を用いてもよい。Although the substrate is of P type in the above embodiment,
The N-type may be used to form the trench isolation to form the PMOS transistor, or the N or P well may be formed on the N or P substrate to use the CMOS structure.
以上説明したように本発明の第１の発明は、多結晶半
導体と第2,第３の窒化膜でサイドウォールを構成したこ
とにより、基板のエッチングの開口幅を狭きでき、その
開口幅もポリシリコンおよび第２の窒化膜厚で調整でき
るため、分離幅を狭い方向に制御できる効果があり、ま
た同時に、熱酸化時に緩衝膜と基板の界面のバーズビー
ク量を押さえる効果もある。また、基板の溝部の埋め込
みを熱酸化でのみ行なうために、工程が簡単で精度の高
い形状が得られる効果がある。As described above, according to the first aspect of the present invention, since the sidewall is composed of the polycrystalline semiconductor and the second and third nitride films, the etching opening width of the substrate can be narrowed, and the opening width can be also reduced. Since it can be adjusted by the silicon and the second nitride film thickness, it has the effect of controlling the separation width in a narrower direction, and at the same time, has the effect of suppressing the bird's beak amount at the interface between the buffer film and the substrate during thermal oxidation. Further, since the groove portion of the substrate is filled only by thermal oxidation, there is an effect that a process is simple and a highly accurate shape can be obtained.
さらに、本発明の第２の発明は、第２の窒化膜でサイ
ドウォールを構成したことにより、基板のエッチングの
開口幅を狭くでき、その開口幅も第２の窒化膜厚で調整
できるため、分離幅を狭い方向に制御できる効果があ
り、また同時に、熱酸化時に緩衝膜と基板の界面のバー
ズビーク量を押さえる効果もある。また、基板の溝部の
埋め込みを熱酸化でのみ行なうために、工程が簡単で精
度の高い形状が得られる効果がある。Further, according to the second aspect of the present invention, since the sidewall is formed of the second nitride film, the opening width for etching the substrate can be narrowed, and the opening width can be adjusted by the second nitride film thickness. This has the effect of controlling the separation width in a narrower direction, and at the same time, has the effect of suppressing the bird's beak amount at the interface between the buffer film and the substrate during thermal oxidation. Further, since the groove portion of the substrate is filled only by thermal oxidation, there is an effect that a process is simple and a highly accurate shape can be obtained.
第１図は本発明の第１の発明の一実施例を説明するため
の概略工程断面図、第２図は本発明の第２の発明の一実
施例を説明するための概略工程断面図、第３図は従来の
トレンチ素子分離構造の装置の製造方法を説明するため
の概略工程断面図である。 11……パッド酸化膜、12……第１の窒化膜、13……Ｐ型
基板、14……レジストパターン、15……ポリシリコン、
16……第２の窒化膜、17……第３の窒化膜、18……ボロ
ンイオン、19……熱酸化膜、20……ゲート酸化膜、21…
…ゲート電極、22……N+拡散層、23……BPSG膜、24……
コンタクトホール、25……アルミ電極。FIG. 1 is a schematic process sectional view for explaining one embodiment of the first invention of the present invention, and FIG. 2 is a schematic process sectional view for explaining one embodiment of the second invention of the present invention, FIG. 3 is a schematic process sectional view for explaining a method for manufacturing a conventional device having a trench element isolation structure. 11 ... Pad oxide film, 12 ... First nitride film, 13 ... P-type substrate, 14 ... Resist pattern, 15 ... Polysilicon,
16 ... Second nitride film, 17 ... Third nitride film, 18 ... Boron ion, 19 ... Thermal oxide film, 20 ... Gate oxide film, 21 ...
… Gate electrode, 22 …… N + diffusion layer, 23 …… BPSG film, 24 ……
Contact hole, 25 …… Aluminum electrode.
Claims (2)
化時に応力緩和を行う緩衝膜を形成する工程と、 前記半導体基体上に酸化のマスクとして働く材料である
第１の膜を堆積する工程と、 前記第１の膜を写真製版技術および加工技術を用いて垂
直にパターニングする工程と、 前記半導体基体上に多結晶半導体を所望の膜厚だけ堆積
する工程と、 前記半導体基体上に酸化のマスクとして働く材料である
第２の膜を所望の膜厚だけ堆積する工程と、 前記第２の膜を異方性エッチングして前記多結晶半導体
の段差の側壁部分にのみサイドウォールとして残す工程
と、 前記第１の膜の側壁部分と前記第２の膜からなるサイド
ウォールとの間の前記多結晶半導体の膜厚が前記第１の
膜の膜厚よりも薄くなるように前記多結晶半導体を異方
性エッチングする工程と、 前記半導体基体上に酸化のマスクとして働く材料である
第３の膜を前記多結晶半導体の堆積膜厚の半分以上の所
望の膜厚だけ堆積する工程と、 前記第３の膜の堆積膜厚に相当する量だけ前記第３の膜
をエッチングし、前記第１の膜の側壁部分に下層が前記
多結晶半導体で上層が第2,第３の膜であるような構造の
サイドウォールに形成する工程と、 前記緩衝膜を前記第1,第2,第３の膜のマスクとして異方
性エッチングする工程と、 前記半導体基体を前記第1,第2,第３の膜をマスクとして
深いほど開口幅が狭くなるように所望の深さだけエッチ
ングする工程と、 前記半導体基体の開口露出部分の表面層に第１導電形の
不純物イオンを注入する工程と、 前記半導体基体を開口して溝部分が丁度埋められるよう
に前記半導体基体を熱酸化する工程と、 前記第1,第2,第３の膜および前記多結晶半導体を除去す
る工程と、 を備えたことを特徴とする半導体装置の製造方法。1. A step of forming a buffer film that relaxes stress at least during oxidation on a semiconductor substrate of the first conductivity type, and a step of depositing a first film that is a material that functions as an oxidation mask on the semiconductor substrate. A step of vertically patterning the first film using a photolithography technique and a processing technique; a step of depositing a polycrystalline semiconductor in a desired film thickness on the semiconductor substrate; Depositing a second film, which is a material that acts as a mask, to a desired thickness, and anisotropically etching the second film to leave it as a sidewall only on the sidewall of the step of the polycrystalline semiconductor. The polycrystalline semiconductor is formed so that the film thickness of the polycrystalline semiconductor between the side wall portion of the first film and the side wall formed of the second film is smaller than the film thickness of the first film. Anisotropic etch And a step of depositing a third film, which is a material that functions as an oxidation mask, on the semiconductor substrate to a desired film thickness that is at least half the film thickness of the polycrystalline semiconductor, the third film The third film is etched by an amount corresponding to the deposited film thickness of the first film, and the side wall of the first film has a structure in which the lower layer is the polycrystalline semiconductor and the upper layer is the second and third films. Forming a wall, anisotropically etching using the buffer film as a mask for the first, second, and third films; masking the semiconductor substrate with the first, second, and third films As a result, a step of etching a desired depth so that the opening width becomes narrower as the depth becomes deeper, a step of injecting impurity ions of the first conductivity type into a surface layer of an opening exposed portion of the semiconductor substrate, and opening the semiconductor substrate. Heat the semiconductor substrate so that the trench is just filled. Step and said first, second, a method of manufacturing a semiconductor device characterized by comprising: a step of removing the third film and the polycrystalline semiconductor, a to of.
化時に応力緩和を行う緩衝膜を形成する工程と、 前記半導体基体上に酸化のマスクとして働く材料である
第１の膜を堆積する工程と、 前記第１の膜を写真製版技術および加工技術を用いて垂
直にパターニングする工程と、 前記半導体基体上に酸化のマスクとして働く材料である
第２の膜を所望の膜厚だけ堆積する工程と、 前記第２の膜を異方性エッチングして前記半導体基体の
段差の側壁部分にのみサイドウォールとして残す工程
と、 前記緩衝膜を前記第1,第２の膜をマスクとして異方性エ
ッチングする工程と、 前記半導体基体を前記第1,第２の膜をマスクとして深い
ほど開口幅が狭くなるように所望の深さだけエッチング
する工程と、 前記半導体基体の開口露出部分の表面層に第１導電形の
不純物イオンを注入する工程と、 前記半導体基体を開口した溝部分が丁度埋められるよう
に前記半導体基体を熱酸化する工程と、 前記第1,第２の膜を除去する工程と を備えたことを特徴とする半導体装置の製造方法。2. A step of forming a buffer film for relaxing stress at least at the time of oxidation on a semiconductor of the first conductivity type, and a step of depositing a first film which is a material acting as an oxidation mask on the semiconductor substrate. And a step of vertically patterning the first film by using a photolithography technique and a processing technique, and a step of depositing a second film, which is a material serving as an oxidation mask, on the semiconductor substrate to a desired thickness. Anisotropically etching the second film and leaving only the sidewalls of the steps of the semiconductor substrate as sidewalls; and anisotropically etching the buffer film using the first and second films as a mask. And a step of etching the semiconductor substrate to a desired depth so that the opening width becomes narrower as the depth is increased using the first and second films as a mask. A step of implanting conductivity type impurity ions, a step of thermally oxidizing the semiconductor substrate so that the groove portion that opens the semiconductor substrate is just filled, and a step of removing the first and second films. A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318423A JP2550728B2 (en) | 1989-12-06 | 1989-12-06 | Method for manufacturing semiconductor device |
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Publications (2)
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|---|---|
| JPH03178147A JPH03178147A (en) | 1991-08-02 |
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