JP2549686B2 - Semiconductor integrated circuit device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、特に半導体
メモリの電流型センスアンプに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a current type sense amplifier for a semiconductor memory.
第４図は従来の電流型センスアンプを示す回路図であ
る。図において、１はセンスアンプ、２はインバータで
あり、インバータ２はｐ型MOSトランジスタ（以下ｐ−M
OSTと略す）３及びｎ型MOSトランジスタ（以下ｎ−MOST
と略す）４により構成されている。インバータ２の出力
はｎ−MOST5及び６のゲートに接続されている。ｎ−MOS
T5はドレインが高電位側に、ソースがインバータ２の入
力に各々接続され、ONすることによりソースとインバー
タ２の入力との共通接続点であるノード７の電位を“H"
にしようとする。ｎ−MOST6はドレインがｐ−MOST8のド
レインに、ソースがノード７に各々接続されている。そ
して、ｎ−MOST6及びｐ−MOST8のドレイン共通接続点を
ノード９としている。ｐ−MOST8はゲートが接地され、
ソースが高電位側に各々接続されている。FIG. 4 is a circuit diagram showing a conventional current type sense amplifier. In the figure, 1 is a sense amplifier, 2 is an inverter, and the inverter 2 is a p-type MOS transistor (hereinafter p-M).
Abbreviated as OST 3 and n-type MOS transistor (hereinafter n-MOST)
Abbreviated as 4). The output of the inverter 2 is connected to the gates of n-MOSTs 5 and 6. n-MOS
The drain of T5 is connected to the high potential side and the source is connected to the input of the inverter 2 respectively.
Try to. The drain of the n-MOST6 is connected to the drain of the p-MOST8, and the source is connected to the node 7. The common drain connection point of the n-MOST6 and p-MOST8 is a node 9. The gate of p-MOST8 is grounded,
The sources are connected to the high potential side, respectively.
10はｐ−MOST11及びｎ−MOST12より成る出力段のイン
バータであり、入力がノード９に接続され、出力をノー
ド13としている。Reference numeral 10 is an output stage inverter composed of p-MOST11 and n-MOST12, the input of which is connected to the node 9 and the output of which is the node 13.
14はビット線15に直列に接続されたｎ−MOSTであり、
ゲートに接続されているワード線が“H"になった時に、
ONするか否かにより“0"又は“1"を記憶するメモリセル
群のうちの１つを示す。14 is an n-MOST connected in series to the bit line 15,
When the word line connected to the gate becomes “H”,
One of the memory cell groups that stores "0" or "1" is shown depending on whether or not it is turned on.
次に動作について説明する。ノード７の電位がインバ
ータ２の反転電位以下の場合、インバータ２は“H"を出
力し、この“H"がｎ−MOST5及び６のゲートに入力され
るため、ｎ−MOST5及び６はONし、ノード７の電位は上
昇しようとする。しかし、ノード７の電位がインバータ
２の反転電位以上になるとインバータ２は“L"を出力
し、この“L"がｎ−MOST5及び６のゲートに入力されｎ
−MOST5及び６はOFFするので、ノード７の電位はインバ
ータ２の反転電位以上にならない。Next, the operation will be described. When the potential of the node 7 is lower than the inversion potential of the inverter 2, the inverter 2 outputs "H" and this "H" is input to the gates of the n-MOSTs 5 and 6, so that the n-MOSTs 5 and 6 are turned on. , The potential of the node 7 tends to rise. However, when the potential of the node 7 becomes equal to or higher than the inversion potential of the inverter 2, the inverter 2 outputs "L", and this "L" is input to the gates of the n-MOSTs 5 and 6, and n.
Since the MOSTs 5 and 6 are turned off, the potential of the node 7 does not exceed the inversion potential of the inverter 2.
ノード７の電位がインバータ２の反転電位である場合
またはもしインバータ２の反転電位より大きくなった場
合、ノード７からビット線15及びｎ−MOST14を通じGND
側に電流が流れノード７の電位は低くなる。これはｎ−
MOST14がONしている場合はもちろん、OFFの状態でもリ
ーク電流によりGND側にわずかな電流パスができるため
である。そして、ノード７の電位が低くなっていき、イ
ンバータ２の反転電位より小さくなるとインバータ２は
“H"を出力し、この“H"がｎ−MOST5及び６のゲートに
入力されｎ−MOST5及び６はONするので、ノード７の電
位はインバータ２の反転電位以下にならない。このよう
に、ノード７の電位はほぼインバータ２の反転電位に自
己バイアスされる。When the potential of the node 7 is the inversion potential of the inverter 2 or becomes larger than the inversion potential of the inverter 2, it is connected from the node 7 to the GND through the bit line 15 and the n-MOST 14.
A current flows to the side and the potential of the node 7 becomes low. This is n-
This is because a slight current path can be made to the GND side due to leakage current even when MOST14 is on, as well as when it is off. Then, when the potential of the node 7 becomes lower and becomes lower than the inversion potential of the inverter 2, the inverter 2 outputs "H", and this "H" is input to the gates of the n-MOSTs 5 and 6, and the n-MOSTs 5 and 6 are input. Is turned on, the potential of the node 7 does not become lower than the inversion potential of the inverter 2. In this way, the potential of the node 7 is almost self-biased to the inverted potential of the inverter 2.
そして、ｎ−MOST14のゲートに“H"が入力されること
によりｎ−MOST14がONするとノード７の電位が下がり、
ｎ−MOST6はONし、ｎ−MOST6,ノード7,ビット線15及び
ｎ−MOST14を通じ電流が流れ、ノード９の電位がインバ
ータ10の反転電位より低くなるためインバータ10の出力
であるノード13は“Ｈ“となる。Then, when "H" is input to the gate of the n-MOST14 to turn on the n-MOST14, the potential of the node 7 drops,
The n-MOST6 is turned on, a current flows through the n-MOST6, the node 7, the bit line 15 and the n-MOST14, and the potential of the node 9 becomes lower than the inversion potential of the inverter 10. H ".
一方、ｎ−MOST14のゲートに“L"が入力されることに
よりｎ−MOST14がOFFするとノード７の電位が上昇し、
ｎ−MOST6はOFFするので、インバータ10の入力が“H"と
なるためインバータ10の出力であるノード13は“L"とな
る。On the other hand, when "L" is input to the gate of the n-MOST14 to turn off the n-MOST14, the potential of the node 7 rises,
Since the n-MOST6 is turned off, the input of the inverter 10 becomes "H", and the output of the inverter 10, the node 13 becomes "L".
従来の電流型センスアンプは以上のように構成されて
いるので、ｎ−MOST14がONするとｎ−MOST6もONし、イ
ンバータ10の入力であるノード９の電位は低くなる。し
かし、前述のようにノード７の電位はほぼインバータ２
の反転電位に自己バイアスされているため、ノード９の
電位もほぼインバータ２の反転電位程度にしか低下せ
ず、インバータ10の入力である“L"は完全に0Vにはなら
ない。このためトランジスタ14がONしている場合、イン
バータ10を構成するｎ−MOST12は完全にOFFせず、イン
バータ10の電源とGND間に常に貫通電流が流れており、
消費電力が大きいという問題点があった。Since the conventional current type sense amplifier is configured as described above, when the n-MOST 14 is turned on, the n-MOST 6 is also turned on, and the potential of the node 9 which is the input of the inverter 10 becomes low. However, as described above, the potential of the node 7 is almost equal to that of the inverter 2
Since it is self-biased to the inverting potential of the inverter, the potential of the node 9 is reduced to about the inverting potential of the inverter 2, and the input "L" of the inverter 10 is not completely 0V. Therefore, when the transistor 14 is turned on, the n-MOST 12 forming the inverter 10 is not completely turned off, and a through current is constantly flowing between the power source of the inverter 10 and GND.
There was a problem that the power consumption was large.
この発明は、上述のような問題点を解決するためにな
されたもので、貫通電流の流れる期間を制限し低消費電
力化した半導体集積回路装置を得ることを目的とする。The present invention has been made in order to solve the above problems, and an object thereof is to obtain a semiconductor integrated circuit device in which the period during which a through current flows is limited to reduce power consumption.
この発明に係る半導体集積回路装置は、自己バイアス
によりほぼ一定電位に保持される第１の端子を有し、該
第１の端子から一定値以上の電流が流出するか否かによ
り出力段のインバータを介し“H"又は“L"を出力するセ
ンスアンプと、メモリセルが接続され情報読み出し時に
前記メモリセルの記憶内容に応じ当該メモリセルを介し
電流パスができるビット線とを備えた半導体集積回路装
置において、前記センスアンプは、同一のワード信号を
有する複数個の前記メモリセルの各々に対応して設けら
れており、しかも、各センスアンプは、前記出力段のイ
ンバータの貫通電流経路上に設けられたスイッチング手
段と、前記出力段のインバータの出力経路に設けられ、
該インバータ出力を出力又は非出力にする、カラム選択
用のセレクタとしての新たなスイッチング手段とを更に
備えており、前記スイッチング手段と前記新たなスイッ
チング手段との間には、前記メモリセルを通じて電流が
流れている場合において前記インバータ出力が必要なと
きにのみ前記スイッチング手段をオンに制御可能であり
且つ前記新たなスイッチング手段を出力に制御可能であ
るとともに、前記スイッチング手段がオフの時には前記
新たなスイッチング手段も非出力に制御されているとい
う関係があり、各センスアンプのそれぞれの前記新たな
スイッチング手段の出力は共に一つのラッチ回路に接続
されており、選択するカラムに対応する前記センスアン
プのみを、その対応する前記新たなスイッチング手段の
みを出力制御とすることで選択的に前記ラッチ回路に接
続させたことを特徴としている。A semiconductor integrated circuit device according to the present invention has a first terminal that is held at a substantially constant potential by self-bias, and an inverter in an output stage depends on whether or not a current of a certain value or more flows out from the first terminal. A semiconductor integrated circuit provided with a sense amplifier for outputting "H" or "L" through a memory cell, and a bit line connected to the memory cell and capable of forming a current path through the memory cell according to the stored contents of the memory cell when reading information In the device, the sense amplifier is provided corresponding to each of the plurality of memory cells having the same word signal, and each sense amplifier is provided on the through current path of the output stage inverter. Provided switching means and the output path of the inverter of the output stage,
It further comprises a new switching means as a selector for column selection, which outputs or does not output the inverter output, and a current flows between the switching means and the new switching means through the memory cell. When the inverter output is flowing, the switching means can be controlled to be turned on and the new switching means can be controlled to be an output, and the new switching can be performed when the switching means is off. There is also a relation that the means are also controlled to non-output, the outputs of the respective new switching means of each sense amplifier are both connected to one latch circuit, and only the sense amplifier corresponding to the column to be selected is connected. , Only the corresponding new switching means is output control Is characterized in that is selectively connected to the said latch circuit by.
この発明においては、出力に制御された新たなスイッ
チング手段に対応したスイッチ手段は、メモリセルを通
じて電流が流れている場合においてインバータ出力が必
要なときにのみ貫通電流を流し、非出力に制御された他
の新たなスイッチ手段に対応したスイッチング手段は、
OFFすることにより出力段のインバータの電源とGND間に
流れる貫通電流をカットする。In the present invention, the switch means corresponding to the new output-controlled switching means sends the through current only when the inverter output is required when the current is flowing through the memory cell, and is controlled to the non-output. Switching means corresponding to other new switch means,
By turning it off, the through current that flows between the power supply of the output stage inverter and GND is cut off.
第１図は、この発明の一実施例である半導体集積回路
装置における電流型センスアンプを示す回路図である。
図において、第４図に示す従来回路との相違点は、イン
バータ10を構成するｎ−MOST12と接地間に貫通電流制限
用トランジスタであるｎ−MOST16を設けたことである。
その他の構成は第４図の従来回路と同様である。FIG. 1 is a circuit diagram showing a current type sense amplifier in a semiconductor integrated circuit device which is an embodiment of the present invention.
In the figure, the difference from the conventional circuit shown in FIG. 4 is that an n-MOST 16 which is a through current limiting transistor is provided between the n-MOST 12 which constitutes the inverter 10 and the ground.
Other configurations are similar to those of the conventional circuit shown in FIG.
上記構成において、ノード７がほぼインバータ２の反
転電位に自己バイアスされる動作は第４図の従来回路と
同様である。In the above configuration, the operation in which the node 7 is almost self-biased to the inversion potential of the inverter 2 is similar to that of the conventional circuit shown in FIG.
次に、ｎ−MOST14のゲートに“H"あるいは“L"が入力
された場合、インバータ10に流れる貫通電流の期間を制
限する動作について説明する。前述のようにｎ−MOST14
のゲートに“H"が入力されるとｎ−MOST14がONすること
によりｎ−MOST6,ノード7,ビット線15及びｎ−MOST14を
通じ電流が流れノード９の電位が低下する。この場合、
ｎ−MOST16のゲートに“L"を入力しておくと、ｎ−MOST
16はOFFし、上記期間中には貫通電流は流れない。そし
て、出力が必要な時（例えば出力段のラッチの切換時）
に、ｎ−MOST16のゲートに“H"を入力し、ｎ−MOST16を
ONにして出力を取り出せばよい。上述の場合、最も貫流
電流の流れる期間が短かくでき、最も低消費電力化が図
れる。そして、貫通電流をカットする期間はｎ−MOST16
のゲートに入力する“H"及び“L"のタイミングにより自
由に設定できる。Next, the operation of limiting the period of the through current flowing through the inverter 10 when "H" or "L" is input to the gate of the n-MOST 14 will be described. As mentioned above, n-MOST14
When "H" is input to the gate of the n-MOST14, the n-MOST14 is turned on, a current flows through the n-MOST6, the node 7, the bit line 15 and the n-MOST14, and the potential of the node 9 drops. in this case,
If "L" is input to the gate of n-MOST16,
16 turns off, and no through current flows during the above period. And when output is required (for example, when switching the latch of the output stage)
Input "H" to the gate of n-MOST16,
Turn it on and take out the output. In the case described above, the period in which the flow-through current flows can be made shortest, and the lowest power consumption can be achieved. The n-MOST16 is used for the period for cutting through current.
It can be freely set by the timing of "H" and "L" input to the gate of.
次に、ｎ−MOST14のゲートに“L"が入力されると、ノ
ード９の電位は前述のように“H"になる。Next, when "L" is input to the gate of the n-MOST 14, the potential of the node 9 becomes "H" as described above.
第２図はこの発明の他の実施例を示す回路図である。
第１図の実施例との相違点は、インバータ10の出力にｎ
−MOST17をさらに接続したことである。ｎ−MOST14のゲ
ートに“L"が入力されると前述のようにノード９の電位
が上昇してくる。この場合、ｎ−MOST16がONしていなけ
ればｎ−MOST12のソースは接地されない。そのためイン
バータ10の出力であるノード13は完全に接地レベルにな
らない。この場合、インバータ10の出力を入力とする回
路を次段に直接接続すると誤動作等の原因となる。そこ
で、ｎ−MOST17を設け、ｎ−MOST16がOFFの場合はｎ−M
OST17もOFFであるようにゲートに信号を与え、インバー
タ10の出力を高インピーダンス状態にし、次段回路への
影響を排除することにした。FIG. 2 is a circuit diagram showing another embodiment of the present invention.
The difference from the embodiment of FIG.
-The MOST17 is further connected. When "L" is input to the gate of the n-MOST 14, the potential of the node 9 rises as described above. In this case, the source of n-MOST12 is not grounded unless n-MOST16 is ON. Therefore, the node 13 which is the output of the inverter 10 does not completely reach the ground level. In this case, if a circuit having the output of the inverter 10 as an input is directly connected to the next stage, it may cause a malfunction. Therefore, n-MOST17 is provided, and when n-MOST16 is OFF, n-M
It was decided to give a signal to the gate so that the OST17 is also OFF, and put the output of the inverter 10 in a high impedance state to eliminate the influence on the next stage circuit.
上記実施例ではセンスアンプ１を単体で用いたが、メ
モリセルに対する同じワード信号に対しカラムを選択す
るため第３図で示すようにセンスアンプ１を複数個用い
る場合には、出力段にラッチ19を設けることにより、セ
ンサアンプ１の出力段のインバータ10の出力端に接続し
たｎ−MOST17をカラム選択用のセレクタとして使用する
ことができる。Although the sense amplifier 1 is used alone in the above embodiment, in order to select the column for the same word signal for the memory cell, when a plurality of sense amplifiers 1 are used as shown in FIG. By providing, the n-MOST 17 connected to the output terminal of the inverter 10 at the output stage of the sensor amplifier 1 can be used as a selector for column selection.
なお、上記実施例ではセンスアンプ１が直接ビット線
15に接続されているが、ビット線15とセンスアンプ１の
間にビット線選択用トランスミッションゲートを設けた
場合でも同様の効果が得られる。In the above embodiment, the sense amplifier 1 is directly connected to the bit line.
Although it is connected to the bit line 15, the same effect can be obtained when a bit line selecting transmission gate is provided between the bit line 15 and the sense amplifier 1.
また、ｎ−MOST16を高電位側に介挿しても同様の効果
が得られる。Also, the same effect can be obtained by inserting the n-MOST 16 on the high potential side.
また、ｎ−MOST16及び17の両方、あるいは一方のｐ−
MOSTで構成してもよく、この場合にも上記実施例と同様
の効果が得られる。In addition, both n-MOST 16 and 17 or one of p-
It may be configured by MOST, and in this case, the same effect as that of the above embodiment can be obtained.
また、上記実施例ではセンスアンプ１をCMOSで構成し
たが、これをNMOSで構成しても同様の効果が得られる。Further, although the sense amplifier 1 is composed of CMOS in the above embodiment, the same effect can be obtained even if the sense amplifier 1 is composed of NMOS.
また、センスアンプ１を構成しているトランジスタと
電源間あるいは接地間に余分な電流をカットして消費電
力を軽減させるための各種パワーカット用のトランジス
タを介挿した場合に適用しても同様の効果が得られる。The same applies to the case where various power cut transistors are inserted between the transistors forming the sense amplifier 1 and the power supply or between the power supply and the ground to reduce the power consumption. The effect is obtained.
以上のようにこの発明によれば、出力段のインバータ
の貫通電流経路上にスイッチング手段を設け、このスイ
ッチをON/OFFさせることにより出力インバータの電源と
GNDとの間に流れる貫通電流期間を調整できるようにし
たので、半導体集積回路装置の低消費電力化が図れると
いう効果がある。As described above, according to the present invention, the switching means is provided on the through current path of the inverter at the output stage, and by turning on / off this switch,
Since it is possible to adjust the through current period flowing between the semiconductor integrated circuit device and the GND, it is possible to reduce the power consumption of the semiconductor integrated circuit device.
第１図はこの発明の一実施例である半導体集積回路装置
を示す回路図、第２図及び第３図はこの発明の他の実施
例を示す回路図、第４図は従来の半導体集積回路装置を
示す回路図である。 図において、１はセンスアンプ、７はノード、10はイン
バータ、14はメモリセル、15はビット線、16は貫通電流
制限用トランジスタである。 なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a circuit diagram showing a semiconductor integrated circuit device according to an embodiment of the present invention, FIGS. 2 and 3 are circuit diagrams showing another embodiment of the present invention, and FIG. 4 is a conventional semiconductor integrated circuit. It is a circuit diagram showing a device. In the figure, 1 is a sense amplifier, 7 is a node, 10 is an inverter, 14 is a memory cell, 15 is a bit line, and 16 is a through current limiting transistor. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
れる第１の端子を有し、該第１の端子から一定値以上の
電流が流出するか否かにより出力段のインバータを介し
“H"又は“L"を出力するセンスアンプと、メモリセルが
接続され情報読み出し時に前記メモリセルの記憶内容に
応じ当該メモリセルを介し電流パスができるビット線と
を備えた半導体集積回路装置において、 前記センスアンプは、同一のワード信号を有する複数個
の前記メモリセルの各々に対応して設けられており、し
かも、各センスアンプは、 前記出力段のインバータの貫通電流経路上に設けられた
スイッチング手段と、 前記出力段のインバータの出力経路に設けられ、該イン
バータ出力を出力又は非出力にする、カラム選択用のセ
レクタとしての新たなスイッチング手段とを更に備えて
おり、 前記スイッチング手段と前記新たなスイッチング手段と
の間には、前記メモリセルを通じて電流が流れている場
合において前記インバータ出力が必要なときにのみ前記
スイッチング手段をオンに制御可能であり且つ前記新た
なスイッチング手段を出力に制御可能であるとともに、
前記スイッチング手段がオフの時には前記新たなスイッ
チング手段も非出力に制御されているという関係があ
り、 各センスアンプのそれぞれの前記新たなスイッチング手
段の出力は共に一つのラッチ回路に接続されており、 選択するカラムに対応する前記センスアンプのみを、そ
の対応する前記新たなスイッチング手段のみを出力制御
とすることで選択的に前記ラッチ回路に接続させること
を特徴とする半導体集積回路装置。1. A first terminal which is held at a substantially constant potential by a self-bias, and "H" is output through an inverter at an output stage depending on whether or not a current of a predetermined value or more flows out from the first terminal. Alternatively, in the semiconductor integrated circuit device including a sense amplifier that outputs “L”, and a bit line that is connected to the memory cell and that allows a current path to pass through the memory cell at the time of reading information through the memory cell, An amplifier is provided corresponding to each of the plurality of memory cells having the same word signal, and each sense amplifier includes switching means provided on the through current path of the output stage inverter. , A new switching means provided in the output path of the inverter of the output stage, which outputs or does not output the inverter output, as a selector for column selection And further, the switching means can be controlled to be turned on only when the inverter output is required when a current is flowing through the memory cell between the switching means and the new switching means. And it is possible to control the new switching means to the output,
There is a relation that the new switching means is also controlled to be non-output when the switching means is off, and the outputs of the new switching means of each sense amplifier are both connected to one latch circuit, A semiconductor integrated circuit device, wherein only the sense amplifier corresponding to a selected column is selectively connected to the latch circuit by controlling the output of only the corresponding new switching means.
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