JP2548892B2 - パレットメモリを含むマルチメディア用ディジタル/アナログ変換装置 - Google Patents
パレットメモリを含むマルチメディア用ディジタル/アナログ変換装置Info
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Description
ディジタル/アナログ変換器(Digital/Ana
log Converter)(以下、パレットデッキ
装置と略称する)に関し、特にマルチメディア(Mul
timedea)用システムのために二つの情報供給源
から画面情報を入力受けてスイッチング動作により情報
を選択した後、アナログだけでなくディジタル色情報で
出力するパレットデッキに関する。
の基礎たる韓国特許出願第1992−20421号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
り、革新的に伝達するための手段としてマルチメディア
分野の技術が急成長している。これに従ってマルチメデ
ィア分野においてはテレビジョン(Televisio
n;以下、TVという)、VCR(Video Cas
sette RecorderまたはVTR(Vide
io Tape Recorder)、ビデオカメラ
(Video Camera)、CD(Compact
Disk)およびPC(Personal Comp
uter)等多種類の情報源から発生する画面イメージ
(Image)色情報およびVGA(Video Gr
aphics Array)色情報を一つの画面に同時
に表現しようとする技術的な要求が強く現われている。
従来の技術を図1ないし図4を参照して考察してみれ
ば、次の通りである。
ついて考察してみると、図1は従来のパレットデッキの
構成を示すブロック図であって、図面において1と4は
ラッチ部、2は画素マスタレジスタ(Pixel Ma
sk Register)、3は色パレットRAM(C
olor Palette RAM)、5と6と7はデ
ィジタル/アナログ変換器(以下、DACという)、8
はマイクロプロセッサインターフェース部、R,G,B
はアナログ出力信号であって、それぞれ赤色,緑色,青
色の信号を示す。
つのDAC(5,6,7)を含む構造であって、現在V
GAカードに用いられる重要な回路の中の一つであり、
既に一つのICチップとして製作されて商品化されてい
る公知の技術のものである。
に主に用いられる有限個数の色値は、任意の時間にパレ
ットデッキ装置の回路の外部に存在するマイクロプロセ
ッサ回路の制御機能に従ってパレットデッキ装置の回路
の内部に存在するマイクロプロセッサインターフェース
部8を経て、色パレットRAM3に記録される。このよ
うに色パレットRAM3に記録された色値は何時でもマ
イクロプロセッサインターフェース部8を経てパレット
デッキ装置の回路の外部に読まれて出力されることもあ
る。このような過程において色パレットRAM3の色値
は、望めば何時でも修正できる。
めに画面ディスプレイ制御回路からパレットデッキ回路
内部に伝達する画素番地(Pixel Addres
s)値がラッチ部1と画素マスクレジスタ2を経て、上
記色パレットRAM3の任意の番地を参照するに従って
色パレットRAM3に記録されたディジタル色情報がラ
ッチ部4を経て三つのDAC(5,6,7)に伝達され
てアナログ色情報に変換された後、パレットデッキ装置
の回路の外部に出力される。
されるアナログ色値は、ソフトウェア的な運営体系(O
perating System)または使用者が認知
している色パレットRAM3の任意の番地に記録されて
いるため、画面ディスプレイのための動作時には画面デ
ィスプレイをしようとする色値を貯蔵している番地値が
パレットデッキ回路に入力されて色パレットRAM3の
任意の番地を指定し、これを以って該当番地に貯蔵され
たディジタル色情報が三つのDAC(5,6,7)に伝
達されて、赤色,緑色,青色の三つのアナログ色情報で
出力される。
電気的なアナログ数値で表現されるが、この値は既に国
際標準規格で定める基準を遵守し、色情報をディスプレ
イする装置であるCRT(Catode Ray Tu
be)回路に直接伝達される値である。
ことは、1画面を同時に構成する色の種類の数が多くな
いとの特性を利用したものであって、これは1画面分量
のイメージ情報が盛られているパレットデッキ回路外部
に存在するビデオメモリ(Video Memory)
の大きさを減らす効果をもたらす。すなわち、一つの画
面を赤色,緑色,青色の色情報で直接表現できるよう、
赤色,緑色,青色の色情報自体を貯蔵するビデオメモリ
である場合、ビデオメモリの大きさは色パレットRAM
3に色値を貯蔵した後、番地値入力により間接的な色表
現をする場合のビデオメモリの大きさより前者のビデオ
メモリの大きさが大きいため、色情報を直接貯蔵するビ
デオメモリの大きさに対する色パレットRAM3の最大
番地数まで番地値を貯蔵するビデオメモリの大きさの比
率でビデオメモリの大きさを節約することができる。
信号,VCR(VTR)信号,ビデオカメラ信号および
CD信号等固有の映像設備で観察できる信号をPCの画
面でPC機能の一部とみなして、PC情報と同時に観察
できたり、逆に映像装備で映像情報およびPC情報を映
像情報処理方式に準じて同時に観察できる機能動作まで
紹介されている。このような機能においては色情報を多
様な形態で再処理したり貯蔵するために信号情報をディ
ジタル領域で処理することが有利である。
上記機能を具現した従来の技術を図2ないし図4で具体
的に示している。図2ないし図4はTV信号,VCR
(VTR)信号,ビデオカメラ信号およびCD信号等の
映像媒体のために発生させるもので、パレットデッキ装
置回路に直接入力されるイメージ色信号とPCのVGA
回路から出力した信号を、パレットデッキ回路に画素番
地値で入力した後に生成される色信号を一つの画面で同
時にディスプレイするための回路構成を示している。
DAC(5,6,7)を具備したパレットデッキ装置を
示し、11はアナログスイッチング回路を示し、図3に
おいて12はDACを示し、図4において13はアナロ
グ/ディジタル変換器(以下、ADCという)を示し、
14はディジタルスイッチング回路を示す。
チング回路11を利用してパレットデッキ装置10のア
ナログ色出力値と、直接入力されるアナログイメージ色
信号のうち1種類の信号だけを選択して出力する構成を
みせる。
出力値は画面を構成する基本単位である画素個々の色情
報(R,G,B)であるため、必要によって画素の整数
倍単位でスイッチング動作が発生して画面において一部
のエリアの画素はTV信号,VCR信号,ビデオカメラ
信号およびCD信号等の映像媒体のために発生したイメ
ージ色信号により画面を構成し、残りのエリアの画素は
PCのVGA回路から発生した画素番地値に対応する色
信号が画面を構成する。すなわち、一つの画面において
2種類の色情報を全て表現する方式である。
情報であるアナログR.G.Bの各色信号値は国際標準
規格で定めている714mV(Mili−Volts)
または1.0V(Volts)の最大映像振幅値を有
し、分解能は色信号情報をディジタル値で処理した表現
ビット(Bit)数によって決定される。すなわち、2
に対するビット数の指数値でアナログ色振幅値が等分さ
れるが、例えば6ビットである場合は64に、8ビット
である場合は256個に等分される。
状態でスイッチング動作が発生するため、スイッチング
動作に伴う雑音発生がアナログスイッチング回路11の
出力値である最終アナログ色信号情報に及ぼす影響が大
きい。すなわち、使用するビット数により決定されるア
ナログ色信号の最小単位信号振幅値が極めて小さいた
め、スイッチング動作に伴う雑音発生が分解能の低下を
もたらすことがある。
を図るために、画面でイメージ信号を表現するウィンド
(Window)の大きさを勝手に調節できる機能を提
供する。映像媒体のために発生されたイメージ色信号を
画面上で任意の大きさに調節するためには色信号値をデ
ィジタル形態で処理する方が有利である。画面に表現さ
れる映像媒体のためのイメージ色信号は、ディジタル形
態で貯蔵されているときのみ整数倍に該当する番地でだ
け出力したり、同一番地を整数倍に指定して出力するこ
とにより、画面上の大きさに容易に適応させることがで
きるからである。
ジ色信号がアナログスイッチング回路に到達する前に既
にディジタル形態の情報になっていなければならないこ
とを意味する。すなわち、ディジタル形態の情報になっ
ていれば使用者の要求によって画素間補間(Inter
polation)法を用いたり、隣接画素の情報を削
除することにより、画面のウィンドの大きさに合う分解
能に調節することができる。しかし、映像媒体のための
イメージ色信号がディジタル状態の情報でなければ処理
が容易でないため、図2に示す従来のアナログ形態の構
成では画面のウィンドの大きさに合う分解能の調節が困
難となる問題があった。
ィジタル化されている映像媒体用イメージ色信号情報と
パレットデッキ装置10のアナログ色信号情報をパレッ
トデッキ装置10階部で処理して一種類の信号のみを選
択した後、CRT回路に伝達する構成をみせる。
換器12を用いて映像媒体用ディジタルイメージ色信号
をアナログ状態に変換した後、図2における通り、アナ
ログスイッチング回路11を利用して入力された映像媒
体用イメージ色信号とパレットデッキ装置10から発生
する画素番地値に対応したアナログ色信号の二つの情報
のうち1種類だけを選択し、一つの画面に二つの色信号
情報を同時に表現することができる。従って、図3にお
いても図2と同様に、アナログスイッチング回路11か
ら出力されるアナログR.G.B値は、アナログスイッ
チング回路11のスイッチング動作により発生する雑音
の影響を排除することができない。
の出力値であるアナログR.G.B信号をADC13を
通じてディジタル値に変換した後にディジタルスイッチ
ング回路14の入力端に伝達する。そして、ディジタル
スイッチング回路14においてはディジタル化された映
像媒体用イメージ色信号とパレットデッキ装置10から
発生する画素番地値に対応したディジタル色信号のうち
一種類の色信号だけを選択して出力する。ディジタルス
イッチング回路14は一つの画面で二種類の色情報を全
てディスプレイするために構成した回路であって、ディ
ジタルスイッチング回路14の出力をCRT回路に伝達
して画面にディスプレイするためには、DAC12を経
てアナログ値に再び変換しなければならない。
ィジタル信号より相対的に雑音が敏感なアナログ信号を
入力として用いているが、パレットデッキ装置10から
出力するアナログ信号の分解能より高い分解能を有する
ADC13が必要である。画面においてディスプレイさ
れる色信号が連続的に動く画面として認知されるために
は、秒(sec)当り過ぎ去る画面の個数と一つの画面
を構成する画素(pixel)の個数を掛けた値に比例
する動作速度が要求されるため、時には高速変換が可能
なADCおよびDACが必要である。しかし、アナログ
/ディジタル変換器は変換器内部の回路構成上DACよ
り相対的に低い変換速度を有するのが一般的であるた
め、回路全体の動作速度がADCの変換速度に制限され
る問題点が生じる。
を解決するために、マルチメディア・システム用に二つ
の情報供給源から画面情報を入力受けてスイッチング動
作により情報を選択した後、色信号情報をアナログ信号
およびディジタル信号の二つの形態で出力して、従来の
技術では必要となる追加回路構成および情報処理過程を
無くし、貯蔵された情報の再活用機能をさらに多様化で
きるパレットデッキ装置を提供することがその目的であ
る。
に、本発明は画面ディスプレイ制御部から画素番地値の
入力を受ける第1ラッチ手段と、外部のマイクロプロセ
ッサから制御信号の入力を受けて伝達し、色情報の入力
を受けてマイクロプロセッサに伝達するマイクロプロセ
ッサインターフェース手段と、マイクロプロセッサから
マイクロプロセッサインターフェース手段を通じて伝達
される制御信号に従って第1ラッチ手段を通じて入力を
受けた画素番地値を選択的にマスキング(Maskin
g)する画素マスクレジスタと、マイクロプロセッサか
ら伝達受けた任意の番地数の色情報の指定を受けた後、
上記画素マスクレジスタを通じて画素番地値の入力を受
け、該当番地数に貯蔵された色情報を出力する色パレッ
トメモリと、色情報を一時貯蔵して出力する第2ラッチ
手段と、上記第2ラッチ手段の出力をアナログ情報に変
換して最終出力する。3個のディジタル/アナログ変換
手段を具備するパレットデッキ装置において、上記パレ
ットメモリから入力される色情報と映像媒体用イメージ
色信号の入力を受けて、外部の制御回路から入力される
制御信号に従って選択して、上記第2ラッチ手段に出力
する第1スイッチング手段を具備する。
イッチング手段から出力される信号と上記パレットメモ
リから出力される色情報の入力を受けて外部の制御回路
から入力される第3の制御信号によって1種類を選択し
て出力する第2スイッチ手段;および上記第2スイッチ
ング手段の出力を受けて別途に設置されるディジタル色
信号の出力へディジタル色信号値を出力する第3ラッチ
手段を具備する。
ジタルイメージ色信号を上記第1ラッチ手段に入力され
るイメージ色信号入力ラインと、上記パレットメモリか
ら出力される色情報と第1ラッチ手段を通じて画素番地
値の代りに入力されるディジタルイメージ色信号の入力
を受けて色信号ディスプレイを制御するために外部から
伝達される制御信号の制御に従って一種類を選択して、
上記スイッチング手段に色パレットメモリの色情報に代
りに提供する第3スイッチング手段を具備する。
の一実施例を詳細に説明する。
キの構成図であって、図面において17と18と19は
スイッチング回路、20はラッチ部をそれぞれ示し、図
1におけると同一の符号は図1における同一の構成要素
を示す。
素番地値や外部からのイメージ色信号の入力を受けるラ
ッチ部1と、外部のマイクロプロセッサから色情報の入
力を受けて色パレットRAM3に伝達したり、色パレッ
トRAM3から色情報の入力を受けてマイクロプロセッ
サに伝達するマイクロプロセッサインターフェース部8
と、上記マイクロインターフェース部8から提供される
マスキングパターンの決定値を利用して上記ラッチ部1
を通じて入力を受けた画素番地値を選択的にマスキング
(Masking)する画素マスクレジスタ2と、マイ
クロプロセッサから伝達を受けた任意の番地数に色情報
を貯蔵する一方、逆に貯蔵された色情報を読み出した
り、上記ラッチ部1と上記画素マスクレジスタ2を通じ
て画素番地値の入力を受けると、該当番地に貯蔵された
色情報を出力する色パレットRAM3と、上記色パレッ
トRAM3から出力される色情報を一時貯蔵して出力す
るラッチ部4および上記ラッチ部4の出力をアナログ情
報に変換して最終出力する三つのDAC(5,6,7)
を具備するパレットデッキにおいて、上記色パレットR
AM3から出力されるディジタル色情報の入力を受ける
よう連結され、画素番地値の代りに外部から入力される
ディジタルイメージ色信号の入力を受けるよう、上記ラ
ッチ部1の出力端に連結されて制御信号(制御1)値に
従って、上記色パレットRAM3の色信号情報と画素番
地値の代りに入力された色信号のうち一種類を選択して
出力するスイッチング回路17と、上記スイッチング回
路17の出力情報と外部から独立的な入力端に直接入力
される映像媒体用イメージ色情報(Video Col
or Information)の入力を受けるよう連
結し、制御信号(制御2)値に従って上記スイッチング
回路17の出力情報と映像媒体用イメージ色情報のうち
一種類を選択して出力するスイッチング回路18と、上
記スイッチング回路17の出力情報とスイッチング回路
18の出力情報を受けるよう連結し、制御信号(制御
3)値に従ってスイッチング回路17の出力情報とスイ
ッチング回路18の出力情報のうち一種類の情報を選択
して出力するスイッチング回路19と、上記スイッチン
グ回路19の出力を受けてディジタル色信号出力端でデ
ィジタル色信号値を出力するラッチ部20をもっと具備
している。
部1,画素マスクレジスタ2および色パレットRAM3
を利用して限定された色だけをディスプレイする画素番
地値の入力以外に色信号情報自体を画素番地値入力端で
直接入力するよう連結構成して、色パレットRAM3の
色出力情報と、画素番地値入力端で直接入力したラッチ
部1を経て、伝達される色信号出力情報を入力として、
そのうち一種類の色信号情報だけ選択して出力するよう
に設置した。しかし、必要により、上記スイッチング回
路17を除去し、上記色パレットRAM3の出力を直接
スイッチング回路18,19に入力させることもでき
る。この場合、ラッチ部1の入力信号は画素番地信号の
みに制限されるのは勿論である。
スイッチング回路17の出力情報と外部からパレットデ
ッキ装置回路に独立的な入力端に入力される映像媒体用
イメージ色信号情報を入力として、1種類の色信号情報
だけを選択して出力する。
力される色信号情報であるTV,VCR(VTR),ビ
デオカメラおよびCD等のための映像媒体用イメージ色
信号情報がスイッチング回路18により選択された後、
画面の一部のエリアがスイッチング回路18により選択
して、画面の一部のエリアをディスプレイする場合、画
面上でディスプレイを阻止された色パレットRAM3の
色情報、またはラッチ部1から直接入力受けた色信号情
報をパレットデッキ装置回路外部で再処理するために、
上記スイッチング回路17の出力とスイッチング回路1
8の出力を入力受けるよう連結されるスイッチング回路
19を設置する。上記スイッチング回路19はスイッチ
ング回路17の出力信号情報とスイッチング回路18の
出力信号情報のうち一種類信号情報だけ選択してラッチ
部20に出力する機能を有する。
制御信号(制御1,制御2,制御3)は、パレットデッ
キ装置10の外部から入力される信号であって、画面に
色をディスプレイするためのパレットデッキ装置回路内
部の信号の流れを制御する制御信号であり、パレットデ
ッキ装置回路の動作基準になる画素クロック(Pixe
l Clock)は非同期的に構成することもできる。
を考察してみれば次の通りである。
番地値が入力されると、その画素番地値が色パレットR
AM3の任意の番地を指摘して色パレットRAM3内に
貯蔵された色値(R,B,Gデータ)が出力されるが、
表現可能な最大の色の種類は色パレットRAM3に貯蔵
された番地数の大きさおよび色値に制限される。
れた色値(R,B,Gデータ)により制限されない鮮明
な画像をディスプレイしたい場合は、外部の画面ディス
プレイ制限部から直接色情報を入力することが必要であ
る。この場合、ラッチ部1に画素番地値を入力せずに別
の色値(R,G,Bデータ)を入力させて画面ディスプ
レイさせるが、このとき、入力される色情報を「イメー
ジ色情報」と表現する。
トデッキ装置と同様に、画素番地値信号の入力を受け入
れるか、または画素番地値入力端から直接色信号の入力
を受ける。
れる色信号情報は、既存のPC回路の情報処理システム
が有する信号の流れに沿って、パレットデッキ装置回路
の外部で貯蔵または読み出され、PCからの画素番地値
が伝送される信号の流れと同一である。ただし、画素番
地値信号と色信号との差異があるだけである。すなわ
ち、外部から発生した映像媒体用イメージ色信号の入力
信号の流れとは異なり、追加的に独立した信号の流れを
有する。したがって、画素番地値入力端を利用した色信
号入力も可能である。
でなく色信号を選択して受け入れる機能は、パレットデ
ッキ装置回路の外部から入力される制御信号(制御1)
の論理状態に従ってスイッチング回路17の動作状態が
決定され、マイクロプロセッサインターフェース部8の
回路を経て既に定められたレジスタ(Registe
r)にソフトウェア的に記録された論理値に従ってスイ
ッチング回路17の動作状態が決定されるようにする。
(制御1)を除く2種類の色信号が入力値として用いら
れる。このとき、画素番地値入力端で入力される画素番
地値がラッチ部1,画素マスクレジスタ2と色パレット
RAM3を経て色信号に変換された後、スイッチング回
路17の入力端まで到達する所要時間と色信号が直接画
素番地値入力端に入力されてラッチ部1を経てスイッチ
ング回路17の入力端まで到達する所要時間が同一にな
るよう後者の信号流れにパイプライン(Pipe li
ne)時間遅延回路をラッチ部1の出力端とスイッチン
グ回路17の入力の間に挿入して構成する。
トデッキ回路の入力端に独立して直接入力される映像媒
体用イメージ色信号とパレットデッキ装置回路の内部に
存在するスイッチング回路17の出力信号はスイッチン
グ回路18の入力端に入力された後、制御信号(制御
2)の論理値に従って1種類の信号だけがスイッチング
回路18の出力に伝達される。
エリアに画素番地値に従った色信号または画素番地値入
力端に直接入力された色信号をDAC(5,6,7)を
通じて画面にディスプレイし、画面の残り一部のエリア
には独立した入力端から直接入力される映像媒体用イメ
ージ色信号をDAC(5,6,7)を通じて画面にディ
スプレイするためのものである。
2)を除く2種類の色信号が入力される。このとき、画
素番地値入力端に入力された画素番地値がラッチ部1,
画素マスクレジスタ2,色パレットRAM3とスイッチ
ング回路17を経てスイッチング回路18の入力端まで
の到達するのに要する時間と、色信号値が画素番地値入
力端に入力されてラッチ部1とスイッチング回路17を
経てスイッチング回路18の入力端まで到達するのに要
する時間と、映像媒体のために発生されたイメージ色信
号がパレットデッキ装置回路の独立的な入力端に入力さ
れてスイッチング回路18の入力端まで到達するのに要
する時間が同一の値を有するように、後者の信号の通路
となる映像媒体用イメージ色信号入力端とスイッチング
回路18の入力端間にパイプライン時間遅延回路を挿入
して構成する。
スイッチング回路17の出力信号と、また別のスイッチ
ング回路18の出力信号がスイッチング回路19の入力
端に入力されると、パレットデッキ装置回路の外部の制
御信号(制御3)値に従ってスイッチング回路19が一
種類の信号だけを選択して出力する。
路で出力しているアナログ色情報と同一の値を有するデ
ィジタル色情報が、ディジタル出力端に位置したラッチ
部20を通じて、パレットデッキ装置回路外部へ出力す
ることができるようにすることによって、独立した入力
端から入力された映像媒体用イメージ色情報が、CRT
画面の一部のエリアにディスプレイされるにしたがって
画面上で遮られた画素番地値に対応した色パレットRA
M3の色信号情報または画素番地値入力端から直接入力
された色信号情報、すなわち、CRT画面でディスプレ
イされている色信号情報と異なる情報を、多様な目的で
再処理するためにディジタル出力端のラッチ部20を通
じてパレットデッキ装置回路の外部へ出力するためであ
る。従って、色信号情報の活用範囲が広くなる。画素ク
ロックに同期されたアナログおよびディジタル色信号出
力のために、ラッチ部4とラッチ部20を使用し、この
とき、必要によってはラッチ部20を削除することがで
きる。
てはいないが、全ての構成要素には画素クロックが印加
される。
状態を主要ブロック別出力値で考察してみた動作タイミ
ング図である。
御する制御信号(制御1)がハイ(High)論理状態
を有する場合には、画素番地値に従う色パレットRAM
3の色信号がスイッチング回路17の出力値として選ば
れ、ロー(Low)論理状態を有する場合には画素番地
値入力端に入力される色信号がスイッチング回路17の
出力値として選ばれる。さらに、スイッチング回路18
を制御する制御信号(制御2)がハイ論理状態を有する
場合には、映像媒体のために発生して独立的な入力端に
入力されたイメージ色信号がスイッチング回路18の出
力値として選ばれ、ロー論理状態を有する場合には、ス
イッチング回路17の出力色信号がスイッチング回路1
8の出力値として選択される。そして、スイッチング回
路19を制御する制御信号(制御3)がハイ論理状態を
有する場合には、スイッチング回路18の出力色信号が
スイッチング回路19の出力値として選ばれ、ロー論理
状態を有する場合には、スイッチング回路17の出力色
信号がスイッチング回路19の出力値として選ばれる。
は、それぞれが2種のディジタル情報と制御信号を入力
した後、入力された制御信号の論理状態に従って入力さ
れた2種のディジタル情報のうち1種類のディジタル情
報を選び出力する機能を提供する。このとき、上記スイ
ッチング回路17,18,19が制御信号のディジタル
論理状態によって入力を選ぶ回路構成例は図7および図
8の通りである。
チング回路17,18,19に入力される信号を構成す
る総ビット数中、1ビットを処理する単位スイッチの構
成を示したものであり、上記スイッチング回路17,1
8,19の各々は、図7および図8に示した単位スイッ
チを、入力される信号のビット数程具備する。
は、互いに異なる二つのビット入力IN1,IN2のう
ち1ビットを選ぶ動作のために、互いに異なる二つのビ
ットの入力端子と入力信号の選択を制御する制御入力端
子を具備する。
チング回路17,18,19の出力信号に関しては、ス
イッチング回路17,18,19の出力端で眺めるファ
ンアウト(Fanout)回路の負荷効果(Loadi
ng Effect)の影響により信号伝達時間が遅延
される現象を防ぐために追加論理回路が挿入される。
9を構成する基本単位回路は、図7と図8においてみら
れる通り、スイッチング動作回路部分と負荷効果に従っ
た信号伝達時間調節回路部分に分けられる。
入力端子に任意の入力信号IN1が連結され、また別の
トランジスタM2の入力端子には別の入力信号IN2が
連結され、共通の制御信号COがそれぞれトランジスタ
M1,M2の制御端子であるゲート端に連結される。こ
こで、それぞれのトランジスタM1,M2の出力端子
は、互いに一つの端子N1で連結されて任意の論理回路
素子G1の入力として連結される。制御信号COの入力
論理状態に従ってそれぞれのトランジスタM1,M2は
トランジスタM1またはM2に入力されたディジタル入
力信号のうちの一つだけを出力端子OUTへ伝達できる
ようスイッチング動作が起きる。
力信号IN1またはIN2の流れが出力端回路の負荷効
果のために発生する信号伝達時間の過大遅延現象を調節
するために段階的に駆動する電気的動作特性を有する。
だけを選んだ後、論理素子G1を経てスイッチング回路
17,18,19の出力端子OUTに最終伝達する動作
特性を提供する。
れのトランジスタM1,M2は入力される制御信号CO
の論理状態に従って任意のトランジスタの一つがオン
(ON)状態であれば、残りの一つはオフ(OFF)状
態である相反した動作特性を有するが、特にP型(P−
Type)トランジスタは制御信号COの論理状態に従
ってオン状態になる場合、入力されたロー状態の論理値
を出力に伝達する電気的な伝達特性が入力されたロー状
態電圧より大略的に閾電圧(ThresholdVol
tage)程高いため、P型トランジスタが入力ハイ状
態の論理値を出力に伝達する電気的な電圧特性より完璧
でなく、さらにN型(N−Type)トランジスタは制
御信号COの論理状態に従ってオン状態になる場合、入
力されたハイ状態の論理値を出力に伝達する電気的な伝
達特性が入力されたハイ状態電圧より大略的に閾電圧程
低いため、N型トランジスタがロー状態の論理値を出力
に伝達する電気的な伝達特性より完璧でない。
ランジスタM1,M2の出力端子N1は時に不安定な論
理状態を維持するため、スイッチング回路17,18,
19の出力端論理素子G1でも時に信号伝達時間の遅延
を誘発し、論理素子G1の過度特性電流の流れも増加す
るようになる。
安定に維持するために図7(B)に示す回路の構成にお
いては、出力端論理素子G1の入出力端子が互いに相反
する入出力連結状態を有するよう論理素子G2を出力端
論理素子G1と並列構造に追加する。すなわち、出力端
論理素子G1の信号流れと反対方向の信号流れを有する
帰還構造を成す。
の制御信号COを制御端で受けて入出力一端には入力信
号IN1,IN2を受けるP型およびN型トランジスタ
M1,M2と、上記P型およびN型トランジスタM1,
M2の入出力他端に入力端が共通に連結されてスイッチ
ングされた結果信号を出力する論理素子G1と、上記論
理素子G1と入出力端子が互いに相反する入出力連結状
態を有するよう並列に連結される論理素子G2を具備す
る。
追加された論理素子G2の信号帰還作用により完全な論
理状態値に復帰が可能であるが、追加された論理素子G
2の出力端とスイッチング回路17,18,19の入力
信号IN1またはIN2が直接的な信号流れ連結関係で
形成されるため、時に過度動作状態で電源供給線VDD
とGNDの短絡現象が発生して追加的な電流消耗および
信号伝達時間の遅延が招来される。
状態が出力に完全に伝達されるようトランジスタM1と
は電気的に補完的な特性を有しながら反対の論理値で制
御されるN型トランジスタM3をトランジスタM1と並
列構成に追加して、トランジスタM1と同一の入出力連
結状態を有し、さらにトランジスタM1とは別の独立的
な入力信号流れ図を有するトランジスタM2においても
トランジスタM2とは電気的に補完的な特性を有しなが
ら反対の論理値で制御されるP型トランジスタM4をト
ランジスタM2と並列構成に追加して、トランジスタM
2と同一の入出力連結状態を有するようにする。
M4は、制御信号COに従って選ばれる機能が従来のト
ランジスタM1,M2を選ぶ動作特性と同一の信号流れ
選択特性を有するようにするために反転された論理状態
の制御信号COが必要であるため、制御信号COの論理
状態を反転させる論理素子G3を追加して制御信号CO
端子と追加されたトランジスタM3,M4の制御端子間
に連結する。
追加されたトランジスタM3,M4の制御端子に到達す
るまでは従来のトランジスタM1,M2の制御端子に到
達する制御信号COの場合より追加された論理素子G3
の信号伝達遅延時間程遅れる。
(C)構成とは異なり、論理素子のみで構成したため、
使用トランジスタの数が相対的に多く複雑な欠点を有す
る。
に示すスイッチング回路17,18,19は、制御信号
COの雑音に敏感な構成を有するが、このような現象は
制御信号COが直接的にスイッチング回路17,18,
19を制御するためである。
チング回路の構成をみせている。
スイッチング回路17,18,19のまた別の実施例で
あり、図面に示す二次的な制御信号C1,C2は、図8
(B)ないし図8(E)に示す回路等において、元の制
御信号COを利用して作り出す。故に、図8(A)に示
す回路は、図8(B)ないし図8(E)に示す回路とそ
れぞれ結合してスイッチング回路を成す。
入力として、図8(A)において利用される二次的な制
御信号C1,C2を作る第1番目の実施例であって、P
型トランジスタM5とN型トランジスタM7を電源供給
線VDDとGNDにそれぞれ一方端子ずつ連結し、二つ
のトランジスタM5,M7の残りの一方端子等は互いに
連結して共通の出力端子として使用した。このように構
成されたP型とN型トランジスタの組合せは論理素子で
あるインバータ素子の構成と同じである。
タM6とN型トランジスタM8を電源供給線VDDとG
NDにそれぞれ一方端子ずつ連結し、二つのトランジス
タM6,M8の残り一方端子等は互いに連結して共通の
出力端子として使用した。
れたインバータ回路の入力端子は、M6とM8トランジ
スタで構成されたインバータ回路の出力端子で連結さ
れ、逆にM6とM8トランジスタの入力端子はM5とM
7トランジスタで構成されたインバータ回路の出力端子
から連結して互いに入出力端子が行き交う形態の構造を
有する。
並列連結されたインバータ素子において、任意の入出力
端子を入力制御信号COに連結し、このとき、それぞれ
インバータ素子に位置する出力端子を二次的な制御信号
C1,C2の発生端子として使用する。
M7の出力端子でありながらM6とM7トランジスタの
入力端子であるものを制御信号COの入力端として使用
し、同時にC1制御信号の出力端子としても使用する。
さらに、M6とM8の出力端子でありながらM5とM7
トランジスタの入力端子は、制御信号C2の出力端子と
して使用する。
れる前に維持していた以前の制御信号COと新たに入力
される制御信号COの論理値が互いに相反する場合、M
5とM7トランジスタおよびM6とM8トランジスタを
架橋として電源供給線VDDとGNDが互いに短絡され
る電気的な過度特性をみせるため、新たに発生する二次
的な制御信号C1,C2の生成時間が長くなるのみなら
ず、論理値遷移動作に伴う過度特性電流が多くなる。
示す回路であるが、入力制御信号COがN型トランジス
タM9とP型トランジスタM6の制御端子に連結され、
N型トランジスタM9とP型トランジスタM6の一方端
子は電流供給線VDDに連結され、また別のN型トラン
ジスタM7の一方端子は基準電源供給線GNDに連結さ
れ、N型トランジスタM7の基準電源供給線GNDに連
結されていない残りの一方端子とトランジスタM9から
電源供給線VDDに連結されていない残りの一方端子が
共通に連結されて、また別のN型トランジスタM8の制
御端子に入力される。そして、この端子が二次発生的な
制御信号C1の出力端子に用いられる。
の一方端子は基準電源供給線GNDに連結され、基準電
源供給線GNDに連結されていない残りの一方端子とト
ランジスタM6で電源供給線VDDに連結されていない
残りの一方端子が共通に連結され、また別のN型トラン
ジスタM7の制御端子に入力される。そして、この端子
が二次制御信号C2の出力端子として使用される。
源供給線VDDとGNDの短絡現象は考察してみること
ができないが、N型トランジスタM9が正(+)の電源
供給線VDDと直接連結されているため、電気的な動作
特性上二次制御信号C1の論理値が正の電源供給値VD
Dより閾電圧程低いハイ論理状態値を有する。
ための論理値遷移が発生する過度特性が悪いのみなら
ず、二次制御信号C1の最終値がハイである場合には、
また別の二次発生的な制御信号の最終値がハイである場
合より相対的に低い論理状態を有しているため、制御信
号として満足されることができない。
二次制御信号C1に示されたハイ状態最終論理値特性を
補完するためにP型トランジスタM5を既存のN型トラ
ンジスタM9と並列に追加して連結し、P型トランジス
タM5の制御端子には二次制御信号C2を連結する構成
を成す。
御端でそれぞれ受け、それぞれの入出力一端は電源線V
DDに連結されたN型トランジスタM9およびP型トラ
ンジスタM6と、入出力一端は上記N型トランジスタM
9の入出力他端に連結され、入出力他端は接地線GND
に連結され、制御端は上記P型トランジスタM6の入出
力他端に連結されたN型トランジスタM7と、入出力一
端は上記P型トランジスタM6の入出力他端に連結さ
れ、入出力他端は接地線GNDに連結され、制御端は上
記N型トランジスタM9の入出力他端に連結されたN型
トランジスタM8と、入出力端は上記N型トランジスタ
M9の入出力端と並列に連結され、制御端は上記N型ト
ランジスタM7の制御端に並列に連結されるP型トラン
ジスタM5と、入出力端が互いに並列に連結されて、一
入力信号IN1を入出力一端に入力受け、制御端は上記
N型トランジスタM9,M7とP型トランジスタM5の
接続点と、上記P型トランジスタM6とN型トランジス
タM8の接続点にそれぞれ連結されたP型トランジスタ
M1およびN型トランジスタM3と、入出力端が互いに
並列に連結されて他入力信号IN2を入出力一端として
受け、制御端は上記N型トランジスタM9,M7とP型
トランジスタM5の接続点と、上記P型トランジスタM
6とN型トランジスタM8の接続点にそれぞれ連結され
たN型トランジスタM2およびP型トランジスタM4、
および上記P型トランジスタM1およびN型トランジス
タM3と上記N型トランジスタM2およびP型トランジ
スタM4の入出力他端に共通に入力端が連結されて選ば
れた入力信号IN1またはIN2を出力する論理素子G
1を具備する。
特性役割により二次制御信号C1から現われたハイ状態
最終論理値特性が改善されるが、入力制御信号CO値で
新たに二次的な制御信号C1,C2を生成する図8
(D)の回路構成においては、既存の維持している論理
値と相反する論理値に遷移する過度特性が良好でない。
理値遷移を経る過度特性において、M9,M5とM7ト
ランジスタまたはM6とM8トランジスタが提供する電
源供給線VDDとGNDの短絡現象を容易に克服できな
いからである。
二次制御信号C1から現われたハイ状態最終論理値特性
が改善され、二次制御信号C1,C2が既存の維持する
論理値と相反する論理値に遷移する過度特性が改善され
た構造である。
図8(D)の回路で既存のN型トランジスタM8と並列
に、また別のN型トランジスタM10を追加する構成で
あって、追加されたN型トランジスタM10の制御端子
は論理値遷移に伴う過度特性を向上させるために入力制
御信号COを直接連結する。
は、使用されたトランジスタM5,M6,M7,M8,
M9およびM10の大きさ調節により、回路の動作特性
を調節できるので、入力制御信号COによる雑音敏感性
も容易に排除することができる。
8,19の具体的な回路構成は、図7と図8の回路のう
ち、設計目的に一致する回路を採択して使用することが
できる。
て考察してみる。
に電気的信号を供給する任意の回路とは異なり、チップ
のディジタル出力端回路はチップ外部に連結された配線
に沿って十分な電気的信号をチップ外部の負荷回路に供
給しなければならない。
ディジタル色信号の出力端は、出力しようとする色信号
のディジタルビット数に比例したR,G,Bの電気的信
号情報出力端が毎クロック信号に同期されて、チップ外
部にディジタル色信号を出力するため、電気的信号の量
が極めて大きいのみならず、この電気的信号を供給する
電源供給の電位が不規則的に振動する過度特性をみせ
る。
供給線VDD,GNDの電位振動は、チップ外部と瞬間
的に電位差異をみせるので、ディジタル信号判断基準か
らみれば、チップの入力端に外部から印加された電気的
信号がディジタルである場合に、瞬間的に不意のディジ
タル値として認識されることもある。従って、上記の問
題点を避けるために、チップの動作速度を低めなければ
ならない不便が伴うが、これを解決するためには、ディ
ジタル出力端に位置する出力回路に供給する電源供給線
VDD,GNDがその他の入力端およびチップ内部回路
に供給する電源供給線VDD,GNDとは独立的な配線
を有するようにすることができる。
発明は、マルチメディア分野において色信号の画面処理
と色データの容易な貯蔵を簡単な回路構成に可能ならし
め、色データの加工を広汎に活用できるようにする効果
がある。
ており、本技術に熟練の人達は本願内で変更案および修
正案がありうることを上述の内容から明らかに分るであ
ろう。故に、添付した特許請求の範囲は、本発明の思想
内に上記のような全ての変更案と修正案をカバーできる
ことを分る。
ク図である。
る。
る。
る。
る。
る。
gister) 3 色パレットラム(Collor Palette
RAM) 5,6,7 ディジタル/アナログ変換器(DAC) 8 マイクロプロセッサインターフェース部 17,18,19 スイッチング回路
Claims (11)
- 【請求項1】 画面ディスプレイ制御部から画素番地値
を受ける第1ラッチ手段と、外部のマイクロプロセッサ
から制御信号を受けて伝達し、色情報を受けてマイクロ
プロセッサで伝達するマイクロプロセッサインターフェ
ース手段と、マイクロプロセッサからマイクロプロセッ
サインターフェース手段を通じて伝達される制御信号に
従って第1ラッチ手段を通じて入力を受ける画素番地値
を選択的にマスキングする画素マスタレジスタと、マイ
クロプロセッサから伝達を受けた任意の番地数に色情報
を貯蔵した後、上記画素マスクレジスタを通じて画素番
地値を受けたときに、該当番地数に貯蔵された色情報を
出力する色パレットメモリと、色情報を一時貯蔵した後
に出力する第2ラッチ手段と、上記第2ラッチ手段の出
力をアナログ情報として変換して最終出力する三つのデ
ィジタル/アナログ変換手段とを具備するパレットメモ
リを含むディジタル/アナログ変換装置において、 外部の制御回路から入力される第1の制御信号に従って
上記パレットメモリから出力される色情報と、外部の映
像媒体用イメージ色信号とのいずれかを選択して上記第
2ラッチ手段に出力する第1スイッチング手段と、 上記スイッチング手段から出力されたディジタル色信号
を受けてディジタル色信号出力端に色信号値を出力する
第3ラッチ手段とを具備することを特徴とするパレット
メモリを含むマルチメディア用ディジタル/アナログ変
換装置。 - 【請求項2】 請求項1において、さらに、外部の制御
回路から入力される制御信号に従って上記第1スイッチ
ング手段から出力される信号と上記パレットメモリから
出力される色情報とのいずれかを選択して出力する第2
スイッチング手段と、上記第2スイッチング手段の出力
を受けて別途に設置されるディジタル色信号出力端へデ
ィジタル色信号値を出力する第3ラッチ手段とを具備す
ることを特徴とするパレットメモリを含むマルチメディ
ア用ディジタル/アナログ変換装置。 - 【請求項3】 請求項1において、 外部のディジタルイメージ色信号を上記第1ラッチ手段
に入力させるイメージ色信号入力ラインと、 上記パレットメモリから出力される色情報と上記第1ラ
ッチ手段を通じて画素番地値の代りに入力されるディジ
タルイメージ色信号を受けて色信号ディスプレイを制御
するために一種類を選択して上記第1スイッチング手段
に提供する第2スイッチング手段を具備するようにした
ことを特徴とするパレットメモリを含むマルチメディア
用ディジタル/アナログ変換装置。 - 【請求項4】 請求項2において、外部のディジタルイ
メージ色信号を上記第1ラッチ手段に入力させるイメー
ジ色信号入力ラインと、 上記パレットメモリから出力される色情報と第1ラッチ
手段を通じて画素番地値の代りに入力されるディジタル
イメージ色信号とを受けて色信号ディスプレイを制御す
るために1種類を選択して上記第1および第2スイッチ
ング手段に提供する第3スイッチング手段を具備するよ
うにしたことを特徴とするパレットメモリを含むマルチ
メディア用ディジタル/アナログ変換装置。 - 【請求項5】 請求項4において、上記第1,第2およ
び第3スイッチング手段は、それぞれ、一つのビットを
処理する単位スイッチを、入力される信号のビット数程
具備し、 上記単位スイッチは、 外部制御部の第1,第2,第3の制御信号を制御端に受
けて、入出力一端には入力信号を受けるP型およびN型
トランジスタと、 上記P型およびN型トランジスタの入出力他端に入力端
が共通に連結されてスイッチングされた結果信号を出力
する第1論理素子;および上記第1論理素子と入出力端
子が互いに相反する入出力連結状態を有するよう並列に
連結される第2論理素子を具備することを特徴とするパ
レットメモリを含むマルチメディア用ディジタル/アナ
ログ変換装置。 - 【請求項6】 請求項4において、上記第1,第2およ
び第3スイッチング手段は、それぞれ、一つのビットを
処理する単位スイッチを、入力される信号のビット数程
具備し、 上記単位スイッチは、 入力される制御信号を制御端に入力受けて、入出力一端
には入力信号を受ける第1P型および第1N型トランジ
スタと、 上記第1P型トランジスタと並列に連結された同一の入
出力連結状態を有する第2N型トランジスタと、 上記第1N型トランジスタと並列に連結された同一の入
出力連結状態を有する第2P型トランジスタと、 上記P型およびN型トランジスタ入出力他端に入力端が
共通に連結されてスイッチングされた結果信号を出力す
る第1論理素子と、 上記制御信号を受けて反転させ、上記第2P型および第
2N型トランジスタの制御端に提供する第2論理素子と
を具備したことを特徴とするパレットメモリを含むマル
チメディア用ディジタル/アナログ変換装置。 - 【請求項7】 請求項4において、上記第1,第2およ
び第3スイッチング手段は、それぞれ、一つのビットを
処理する単位スイッチを、入力される信号のビット数程
具備し、 上記単位スイッチは、 制御信号を制御端にそれぞれ受けて、それぞれの入出力
一端は電源線に連結された第1N型トランジスタおよび
第1P型トランジスタと、 入出力一端は上記第1N型トランジスタの入出力他端に
連結され、入出力他端は接地線に連結され、制御端は上
記第1P型トランジスタの入出力他端に連結された第2
N型トランジスタと、 入出力一端は上記第1P型トランジスタの入出力他端に
連結され、入出力他端は接地線に連結され、制御端は上
記第1N型トランジスタの入出力他端に連結された第3
N型トランジスタと、 入出力端は上記第1N型トランジスタの入出力端と並列
に連結され、制御端は上記第2N型トランジスタの制御
端に並列に連結される第2P型トランジスタと、 入出力端が互いに並列に連結されて入出力信号を入出力
一端に受け、制御端は上記第1および第2N型トランジ
スタと第2P型トランジスタの接続点と、上記第1P型
トランジスタと第3N型トランジスタの接続点にそれぞ
れ連結された第3P型トランジスタおよび第4N型トラ
ンジスタと、 入出力端が互いに並列に連結されて他入力信号を入出力
一端に入力受け、制御端は上記第1および第2N型トラ
ンジスタと第2P型トランジスタの接続点と、上記第1
P型トランジスタと第3N型トランジスタの接続点にそ
れぞれ連結された第5N型トランジスタと第4P型トラ
ンジスタと、 上記第3P型トランジスタおよび第4N型トランジスタ
と上記第5N型トランジスタおよび第4P型トランジス
タの入出力他端に共通に入力端が連結されて選択された
入力信号を出力する論理素子とを具備することを特徴と
するパレットメモリを含むマルチメディア用ディジタル
/アナログ変換装置。 - 【請求項8】 請求項4において、上記第1,第2およ
び第3スイッチング手段は、それぞれ、一つのビットを
処理する単位スイッチを、入力される信号のビット数程
具備し、 上記単位スイッチは、 制御信号を制御端にそれぞれ受け、それぞれの入出力一
端は電源線に連結された第1N型トランジスタおよび第
1P型トランジスタと、 入出力一端は上記第1N型トランジスタの入出力他端に
連結され、入出力他端は接地線に連結され、制御端は上
記第1P型トランジスタの入出力他端に連結された第2
N型トランジスタと、 入出力一端は上記第1P型トランジスタの入出力他端に
連結され、入出力他端は接地線に連結され、制御端は上
記第1N型トランジスタの入出力他端に連結された第3
N型トランジスタと、 入出力端は上記第1型トランジスタの入出力端と並列に
連結され、制御端は上記第2N型トランジスタの制御端
に並列に連結される第2P型トランジスタと、 入出力端は上記第3N型トランジスタの入出力端と並列
に連結され、制御端は上記制御信号が入力される第4N
型トランジスタと、 入出力端が互いに並列に連結されて、入力信号を入出力
一端に受け、制御端は上記第1および第2N型トランジ
スタと第2P型トランジスタの接続点と、上記第1P型
トランジスタと第3および第4N型トランジスタの接続
点にそれぞれ連結された第3P型トランジスタおよび第
5N型トランジスタと、 入出力端が互いに並列に連結されて他入力信号を入出力
一端に受け、制御端は上記第1および第2N型トランジ
スタと第2P型トランジスタの接続点と、上記第1P型
トランジスタと第2P型トランジスタの接続点と、上記
第1P型トランジスタと第3および第4N型トランジス
タの接続点にそれぞれ連結された第6N型トランジスタ
および第4P型トランジスタと、 上記第3P型トランジスタおよび第5N型トランジスタ
と上記第6N型トランジスタおよび第4P型トランジス
タの入出力他端に共通に入力端が連結されて選択された
入力信号を出力する論理素子とを具備することを特徴と
するパレットメモリを含むマルチメディア用ディジタル
/アナログ変換装置。 - 【請求項9】 請求項4において、外部から入力される
上記第1,2,3スイッチング手段の制御信号は、画面
に色をディスプレイするRAMデッキの信号の流れを制
御し、全体回路の動作基準となる画素クロックと非同期
的に印加されることを特徴とするパレットメモリを含む
マルチメディア用ディジタル/アナログ変換装置。 - 【請求項10】 請求項4において、上記ラッチ手段を
経て上記第3スイッチング手段の入力端に印加されるイ
メージ色信号と、上記第3スイッチング手段の別の入力
である画素番地値の入力に従った色パレットメモリの出
力色信号の到達時間を合わせるために上記第1ラッチ手
段と上記第3スイッチング手段間に挿入連結されるパイ
プライン時間遅延手段を具備することを特徴とするパレ
ットメモリを含むマルチメディア用ディジタル/アナロ
グ変換装置。 - 【請求項11】 請求項4において、上記第1スイッチ
ング手段に外部から直接印加される映像媒体用イメージ
色信号と上記第3スイッチング手段の出力色信号との到
達時間を合わせるために、上記映像媒体用イメージ色信
号の入力端と上記第1スイッチング手段の入力端間に挿
入連結されるパイプライン遅延手段を具備することを特
徴とするパレットメモリを含むマルチメディア用ディジ
タル/アナログ変換装置。
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