JP2548892B2 - パレットメモリを含むマルチメディア用ディジタル／アナログ変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パレットメモリを含む
ディジタル／アナログ変換器（Ｄｉｇｉｔａｌ／Ａｎａ
ｌｏｇ Ｃｏｎｖｅｒｔｅｒ）（以下、パレットデッキ
装置と略称する）に関し、特にマルチメディア（Ｍｕｌ
ｔｉｍｅｄｅａ）用システムのために二つの情報供給源
から画面情報を入力受けてスイッチング動作により情報
を選択した後、アナログだけでなくディジタル色情報で
出力するパレットデッキに関する。

【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９２−２０４２１号の明
細書の記載に基づくものであって、当該韓国特許出願の
番号を参照することによって当該韓国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。

【０００３】

【従来の技術】最近に至り情報をより効果的に処理した
り、革新的に伝達するための手段としてマルチメディア
分野の技術が急成長している。これに従ってマルチメデ
ィア分野においてはテレビジョン（Ｔｅｌｅｖｉｓｉｏ
ｎ；以下、ＴＶという）、ＶＣＲ（Ｖｉｄｅｏ Ｃａｓ
ｓｅｔｔｅ ＲｅｃｏｒｄｅｒまたはＶＴＲ（Ｖｉｄｅ
ｉｏ Ｔａｐｅ Ｒｅｃｏｒｄｅｒ）、ビデオカメラ
（Ｖｉｄｅｏ Ｃａｍｅｒａ）、ＣＤ（Ｃｏｍｐａｃｔ
Ｄｉｓｋ）およびＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐ
ｕｔｅｒ）等多種類の情報源から発生する画面イメージ
（Ｉｍａｇｅ）色情報およびＶＧＡ（Ｖｉｄｅｏ Ｇｒ
ａｐｈｉｃｓ Ａｒｒａｙ）色情報を一つの画面に同時
に表現しようとする技術的な要求が強く現われている。

【０００４】このような技術的な要求を解消するための
従来の技術を図１ないし図４を参照して考察してみれ
ば、次の通りである。

【０００５】まず、従来のパレットデッキ装置の構成に
ついて考察してみると、図１は従来のパレットデッキの
構成を示すブロック図であって、図面において１と４は
ラッチ部、２は画素マスタレジスタ（Ｐｉｘｅｌ Ｍａ
ｓｋ Ｒｅｇｉｓｔｅｒ）、３は色パレットＲＡＭ（Ｃ
ｏｌｏｒ Ｐａｌｅｔｔｅ ＲＡＭ）、５と６と７はデ
ィジタル／アナログ変換器（以下、ＤＡＣという）、８
はマイクロプロセッサインターフェース部、Ｒ，Ｇ，Ｂ
はアナログ出力信号であって、それぞれ赤色，緑色，青
色の信号を示す。

【０００６】図１に示す従来のパレットデッキ装置は三
つのＤＡＣ（５，６，７）を含む構造であって、現在Ｖ
ＧＡカードに用いられる重要な回路の中の一つであり、
既に一つのＩＣチップとして製作されて商品化されてい
る公知の技術のものである。

【０００７】基本的な機能を考察してみると、画面構成
に主に用いられる有限個数の色値は、任意の時間にパレ
ットデッキ装置の回路の外部に存在するマイクロプロセ
ッサ回路の制御機能に従ってパレットデッキ装置の回路
の内部に存在するマイクロプロセッサインターフェース
部８を経て、色パレットＲＡＭ３に記録される。このよ
うに色パレットＲＡＭ３に記録された色値は何時でもマ
イクロプロセッサインターフェース部８を経てパレット
デッキ装置の回路の外部に読まれて出力されることもあ
る。このような過程において色パレットＲＡＭ３の色値
は、望めば何時でも修正できる。

【０００８】さらに、画面上に色をディスプレイするた
めに画面ディスプレイ制御回路からパレットデッキ回路
内部に伝達する画素番地（Ｐｉｘｅｌ Ａｄｄｒｅｓ
ｓ）値がラッチ部１と画素マスクレジスタ２を経て、上
記色パレットＲＡＭ３の任意の番地を参照するに従って
色パレットＲＡＭ３に記録されたディジタル色情報がラ
ッチ部４を経て三つのＤＡＣ（５，６，７）に伝達され
てアナログ色情報に変換された後、パレットデッキ装置
の回路の外部に出力される。

【０００９】このとき、パレットデッキ装置外部に出力
されるアナログ色値は、ソフトウェア的な運営体系（Ｏ
ｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）または使用者が認知
している色パレットＲＡＭ３の任意の番地に記録されて
いるため、画面ディスプレイのための動作時には画面デ
ィスプレイをしようとする色値を貯蔵している番地値が
パレットデッキ回路に入力されて色パレットＲＡＭ３の
任意の番地を指定し、これを以って該当番地に貯蔵され
たディジタル色情報が三つのＤＡＣ（５，６，７）に伝
達されて、赤色，緑色，青色の三つのアナログ色情報で
出力される。

【００１０】上記の色出力値である赤色，緑色，青色は
電気的なアナログ数値で表現されるが、この値は既に国
際標準規格で定める基準を遵守し、色情報をディスプレ
イする装置であるＣＲＴ（Ｃａｔｏｄｅ Ｒａｙ Ｔｕ
ｂｅ）回路に直接伝達される値である。

【００１１】上記の通り、パレットＲＡＭ３を利用する
ことは、１画面を同時に構成する色の種類の数が多くな
いとの特性を利用したものであって、これは１画面分量
のイメージ情報が盛られているパレットデッキ回路外部
に存在するビデオメモリ（Ｖｉｄｅｏ Ｍｅｍｏｒｙ）
の大きさを減らす効果をもたらす。すなわち、一つの画
面を赤色，緑色，青色の色情報で直接表現できるよう、
赤色，緑色，青色の色情報自体を貯蔵するビデオメモリ
である場合、ビデオメモリの大きさは色パレットＲＡＭ
３に色値を貯蔵した後、番地値入力により間接的な色表
現をする場合のビデオメモリの大きさより前者のビデオ
メモリの大きさが大きいため、色情報を直接貯蔵するビ
デオメモリの大きさに対する色パレットＲＡＭ３の最大
番地数まで番地値を貯蔵するビデオメモリの大きさの比
率でビデオメモリの大きさを節約することができる。

【００１２】ところで、マルチメディア分野では、ＴＶ
信号，ＶＣＲ（ＶＴＲ）信号，ビデオカメラ信号および
ＣＤ信号等固有の映像設備で観察できる信号をＰＣの画
面でＰＣ機能の一部とみなして、ＰＣ情報と同時に観察
できたり、逆に映像装備で映像情報およびＰＣ情報を映
像情報処理方式に準じて同時に観察できる機能動作まで
紹介されている。このような機能においては色情報を多
様な形態で再処理したり貯蔵するために信号情報をディ
ジタル領域で処理することが有利である。

【００１３】図１に示すパレットデッキ装置を利用して
上記機能を具現した従来の技術を図２ないし図４で具体
的に示している。図２ないし図４はＴＶ信号，ＶＣＲ
（ＶＴＲ）信号，ビデオカメラ信号およびＣＤ信号等の
映像媒体のために発生させるもので、パレットデッキ装
置回路に直接入力されるイメージ色信号とＰＣのＶＧＡ
回路から出力した信号を、パレットデッキ回路に画素番
地値で入力した後に生成される色信号を一つの画面で同
時にディスプレイするための回路構成を示している。

【００１４】図２において１０は図１に示す通り三つの
ＤＡＣ（５，６，７）を具備したパレットデッキ装置を
示し、１１はアナログスイッチング回路を示し、図３に
おいて１２はＤＡＣを示し、図４において１３はアナロ
グ／ディジタル変換器（以下、ＡＤＣという）を示し、
１４はディジタルスイッチング回路を示す。

【００１５】図２に示す従来の技術は、アナログスイッ
チング回路１１を利用してパレットデッキ装置１０のア
ナログ色出力値と、直接入力されるアナログイメージ色
信号のうち１種類の信号だけを選択して出力する構成を
みせる。

【００１６】従って、アナログスイッチング回路１１の
出力値は画面を構成する基本単位である画素個々の色情
報（Ｒ，Ｇ，Ｂ）であるため、必要によって画素の整数
倍単位でスイッチング動作が発生して画面において一部
のエリアの画素はＴＶ信号，ＶＣＲ信号，ビデオカメラ
信号およびＣＤ信号等の映像媒体のために発生したイメ
ージ色信号により画面を構成し、残りのエリアの画素は
ＰＣのＶＧＡ回路から発生した画素番地値に対応する色
信号が画面を構成する。すなわち、一つの画面において
２種類の色情報を全て表現する方式である。

【００１７】このとき、ＣＲＴ回路に入力される色信号
情報であるアナログＲ．Ｇ．Ｂの各色信号値は国際標準
規格で定めている７１４ｍＶ（Ｍｉｌｉ−Ｖｏｌｔｓ）
または１．０Ｖ（Ｖｏｌｔｓ）の最大映像振幅値を有
し、分解能は色信号情報をディジタル値で処理した表現
ビット（Ｂｉｔ）数によって決定される。すなわち、２
に対するビット数の指数値でアナログ色振幅値が等分さ
れるが、例えば６ビットである場合は６４に、８ビット
である場合は２５６個に等分される。

【００１８】図２の構成のような場合には、アナログ値
状態でスイッチング動作が発生するため、スイッチング
動作に伴う雑音発生がアナログスイッチング回路１１の
出力値である最終アナログ色信号情報に及ぼす影響が大
きい。すなわち、使用するビット数により決定されるア
ナログ色信号の最小単位信号振幅値が極めて小さいた
め、スイッチング動作に伴う雑音発生が分解能の低下を
もたらすことがある。

【００１９】マルチメディアにおいては、使用者の便利
を図るために、画面でイメージ信号を表現するウィンド
（Ｗｉｎｄｏｗ）の大きさを勝手に調節できる機能を提
供する。映像媒体のために発生されたイメージ色信号を
画面上で任意の大きさに調節するためには色信号値をデ
ィジタル形態で処理する方が有利である。画面に表現さ
れる映像媒体のためのイメージ色信号は、ディジタル形
態で貯蔵されているときのみ整数倍に該当する番地でだ
け出力したり、同一番地を整数倍に指定して出力するこ
とにより、画面上の大きさに容易に適応させることがで
きるからである。

【００２０】これは、映像媒体のために発生したイメー
ジ色信号がアナログスイッチング回路に到達する前に既
にディジタル形態の情報になっていなければならないこ
とを意味する。すなわち、ディジタル形態の情報になっ
ていれば使用者の要求によって画素間補間（Ｉｎｔｅｒ
ｐｏｌａｔｉｏｎ）法を用いたり、隣接画素の情報を削
除することにより、画面のウィンドの大きさに合う分解
能に調節することができる。しかし、映像媒体のための
イメージ色信号がディジタル状態の情報でなければ処理
が容易でないため、図２に示す従来のアナログ形態の構
成では画面のウィンドの大きさに合う分解能の調節が困
難となる問題があった。

【００２１】図３と図４において示す従来の技術は、デ
ィジタル化されている映像媒体用イメージ色信号情報と
パレットデッキ装置１０のアナログ色信号情報をパレッ
トデッキ装置１０階部で処理して一種類の信号のみを選
択した後、ＣＲＴ回路に伝達する構成をみせる。

【００２２】図３においては、ディジタル／アナログ変
換器１２を用いて映像媒体用ディジタルイメージ色信号
をアナログ状態に変換した後、図２における通り、アナ
ログスイッチング回路１１を利用して入力された映像媒
体用イメージ色信号とパレットデッキ装置１０から発生
する画素番地値に対応したアナログ色信号の二つの情報
のうち１種類だけを選択し、一つの画面に二つの色信号
情報を同時に表現することができる。従って、図３にお
いても図２と同様に、アナログスイッチング回路１１か
ら出力されるアナログＲ．Ｇ．Ｂ値は、アナログスイッ
チング回路１１のスイッチング動作により発生する雑音
の影響を排除することができない。

【００２３】図４においては、パレットデッキ装置１０
の出力値であるアナログＲ．Ｇ．Ｂ信号をＡＤＣ１３を
通じてディジタル値に変換した後にディジタルスイッチ
ング回路１４の入力端に伝達する。そして、ディジタル
スイッチング回路１４においてはディジタル化された映
像媒体用イメージ色信号とパレットデッキ装置１０から
発生する画素番地値に対応したディジタル色信号のうち
一種類の色信号だけを選択して出力する。ディジタルス
イッチング回路１４は一つの画面で二種類の色情報を全
てディスプレイするために構成した回路であって、ディ
ジタルスイッチング回路１４の出力をＣＲＴ回路に伝達
して画面にディスプレイするためには、ＤＡＣ１２を経
てアナログ値に再び変換しなければならない。

【００２４】図４において用いているＡＤＣ１３は、デ
ィジタル信号より相対的に雑音が敏感なアナログ信号を
入力として用いているが、パレットデッキ装置１０から
出力するアナログ信号の分解能より高い分解能を有する
ＡＤＣ１３が必要である。画面においてディスプレイさ
れる色信号が連続的に動く画面として認知されるために
は、秒（ｓｅｃ）当り過ぎ去る画面の個数と一つの画面
を構成する画素（ｐｉｘｅｌ）の個数を掛けた値に比例
する動作速度が要求されるため、時には高速変換が可能
なＡＤＣおよびＤＡＣが必要である。しかし、アナログ
／ディジタル変換器は変換器内部の回路構成上ＤＡＣよ
り相対的に低い変換速度を有するのが一般的であるた
め、回路全体の動作速度がＡＤＣの変換速度に制限され
る問題点が生じる。

【００２５】本発明は、上記の従来技術に対する問題点
を解決するために、マルチメディア・システム用に二つ
の情報供給源から画面情報を入力受けてスイッチング動
作により情報を選択した後、色信号情報をアナログ信号
およびディジタル信号の二つの形態で出力して、従来の
技術では必要となる追加回路構成および情報処理過程を
無くし、貯蔵された情報の再活用機能をさらに多様化で
きるパレットデッキ装置を提供することがその目的であ
る。

【００２６】

【課題を解決するための手段】上記目的を達成するため
に、本発明は画面ディスプレイ制御部から画素番地値の
入力を受ける第１ラッチ手段と、外部のマイクロプロセ
ッサから制御信号の入力を受けて伝達し、色情報の入力
を受けてマイクロプロセッサに伝達するマイクロプロセ
ッサインターフェース手段と、マイクロプロセッサから
マイクロプロセッサインターフェース手段を通じて伝達
される制御信号に従って第１ラッチ手段を通じて入力を
受けた画素番地値を選択的にマスキング（Ｍａｓｋｉｎ
ｇ）する画素マスクレジスタと、マイクロプロセッサか
ら伝達受けた任意の番地数の色情報の指定を受けた後、
上記画素マスクレジスタを通じて画素番地値の入力を受
け、該当番地数に貯蔵された色情報を出力する色パレッ
トメモリと、色情報を一時貯蔵して出力する第２ラッチ
手段と、上記第２ラッチ手段の出力をアナログ情報に変
換して最終出力する。３個のディジタル／アナログ変換
手段を具備するパレットデッキ装置において、上記パレ
ットメモリから入力される色情報と映像媒体用イメージ
色信号の入力を受けて、外部の制御回路から入力される
制御信号に従って選択して、上記第２ラッチ手段に出力
する第１スイッチング手段を具備する。

【００２７】さらに、上記の構成において、上記第１ス
イッチング手段から出力される信号と上記パレットメモ
リから出力される色情報の入力を受けて外部の制御回路
から入力される第３の制御信号によって１種類を選択し
て出力する第２スイッチ手段；および上記第２スイッチ
ング手段の出力を受けて別途に設置されるディジタル色
信号の出力へディジタル色信号値を出力する第３ラッチ
手段を具備する。

【００２８】さらに、上記の構成において、外部のディ
ジタルイメージ色信号を上記第１ラッチ手段に入力され
るイメージ色信号入力ラインと、上記パレットメモリか
ら出力される色情報と第１ラッチ手段を通じて画素番地
値の代りに入力されるディジタルイメージ色信号の入力
を受けて色信号ディスプレイを制御するために外部から
伝達される制御信号の制御に従って一種類を選択して、
上記スイッチング手段に色パレットメモリの色情報に代
りに提供する第３スイッチング手段を具備する。

【００２９】

【実施例】ここで、添付した図５以下を参照して本発明
の一実施例を詳細に説明する。

【００３０】図５は本発明の実施例に係るパレットデッ
キの構成図であって、図面において１７と１８と１９は
スイッチング回路、２０はラッチ部をそれぞれ示し、図
１におけると同一の符号は図１における同一の構成要素
を示す。

【００３１】本発明は、画面ディスプレイ制御部から画
素番地値や外部からのイメージ色信号の入力を受けるラ
ッチ部１と、外部のマイクロプロセッサから色情報の入
力を受けて色パレットＲＡＭ３に伝達したり、色パレッ
トＲＡＭ３から色情報の入力を受けてマイクロプロセッ
サに伝達するマイクロプロセッサインターフェース部８
と、上記マイクロインターフェース部８から提供される
マスキングパターンの決定値を利用して上記ラッチ部１
を通じて入力を受けた画素番地値を選択的にマスキング
（Ｍａｓｋｉｎｇ）する画素マスクレジスタ２と、マイ
クロプロセッサから伝達を受けた任意の番地数に色情報
を貯蔵する一方、逆に貯蔵された色情報を読み出した
り、上記ラッチ部１と上記画素マスクレジスタ２を通じ
て画素番地値の入力を受けると、該当番地に貯蔵された
色情報を出力する色パレットＲＡＭ３と、上記色パレッ
トＲＡＭ３から出力される色情報を一時貯蔵して出力す
るラッチ部４および上記ラッチ部４の出力をアナログ情
報に変換して最終出力する三つのＤＡＣ（５，６，７）
を具備するパレットデッキにおいて、上記色パレットＲ
ＡＭ３から出力されるディジタル色情報の入力を受ける
よう連結され、画素番地値の代りに外部から入力される
ディジタルイメージ色信号の入力を受けるよう、上記ラ
ッチ部１の出力端に連結されて制御信号（制御１）値に
従って、上記色パレットＲＡＭ３の色信号情報と画素番
地値の代りに入力された色信号のうち一種類を選択して
出力するスイッチング回路１７と、上記スイッチング回
路１７の出力情報と外部から独立的な入力端に直接入力
される映像媒体用イメージ色情報（Ｖｉｄｅｏ Ｃｏｌ
ｏｒ Ｉｎｆｏｒｍａｔｉｏｎ）の入力を受けるよう連
結し、制御信号（制御２）値に従って上記スイッチング
回路１７の出力情報と映像媒体用イメージ色情報のうち
一種類を選択して出力するスイッチング回路１８と、上
記スイッチング回路１７の出力情報とスイッチング回路
１８の出力情報を受けるよう連結し、制御信号（制御
３）値に従ってスイッチング回路１７の出力情報とスイ
ッチング回路１８の出力情報のうち一種類の情報を選択
して出力するスイッチング回路１９と、上記スイッチン
グ回路１９の出力を受けてディジタル色信号出力端でデ
ィジタル色信号値を出力するラッチ部２０をもっと具備
している。

【００３２】また、上記スイッチング回路１７はラッチ
部１，画素マスクレジスタ２および色パレットＲＡＭ３
を利用して限定された色だけをディスプレイする画素番
地値の入力以外に色信号情報自体を画素番地値入力端で
直接入力するよう連結構成して、色パレットＲＡＭ３の
色出力情報と、画素番地値入力端で直接入力したラッチ
部１を経て、伝達される色信号出力情報を入力として、
そのうち一種類の色信号情報だけ選択して出力するよう
に設置した。しかし、必要により、上記スイッチング回
路１７を除去し、上記色パレットＲＡＭ３の出力を直接
スイッチング回路１８，１９に入力させることもでき
る。この場合、ラッチ部１の入力信号は画素番地信号の
みに制限されるのは勿論である。

【００３３】さらに、上記スイッチング回路１８は上記
スイッチング回路１７の出力情報と外部からパレットデ
ッキ装置回路に独立的な入力端に入力される映像媒体用
イメージ色信号情報を入力として、１種類の色信号情報
だけを選択して出力する。

【００３４】パレットデッキ装置回路の外部から直接入
力される色信号情報であるＴＶ，ＶＣＲ（ＶＴＲ），ビ
デオカメラおよびＣＤ等のための映像媒体用イメージ色
信号情報がスイッチング回路１８により選択された後、
画面の一部のエリアがスイッチング回路１８により選択
して、画面の一部のエリアをディスプレイする場合、画
面上でディスプレイを阻止された色パレットＲＡＭ３の
色情報、またはラッチ部１から直接入力受けた色信号情
報をパレットデッキ装置回路外部で再処理するために、
上記スイッチング回路１７の出力とスイッチング回路１
８の出力を入力受けるよう連結されるスイッチング回路
１９を設置する。上記スイッチング回路１９はスイッチ
ング回路１７の出力信号情報とスイッチング回路１８の
出力信号情報のうち一種類信号情報だけ選択してラッチ
部２０に出力する機能を有する。

【００３５】上記スイッチング回路１７，１８，１９の
制御信号（制御１，制御２，制御３）は、パレットデッ
キ装置１０の外部から入力される信号であって、画面に
色をディスプレイするためのパレットデッキ装置回路内
部の信号の流れを制御する制御信号であり、パレットデ
ッキ装置回路の動作基準になる画素クロック（Ｐｉｘｅ
ｌ Ｃｌｏｃｋ）は非同期的に構成することもできる。

【００３６】上記の構成を有する本発明の細部的な動作
を考察してみれば次の通りである。

【００３７】図５において、ラッチ部１の入力端に画素
番地値が入力されると、その画素番地値が色パレットＲ
ＡＭ３の任意の番地を指摘して色パレットＲＡＭ３内に
貯蔵された色値（Ｒ，Ｂ，Ｇデータ）が出力されるが、
表現可能な最大の色の種類は色パレットＲＡＭ３に貯蔵
された番地数の大きさおよび色値に制限される。

【００３８】ところで、色パレットＲＡＭ３内に貯蔵さ
れた色値（Ｒ，Ｂ，Ｇデータ）により制限されない鮮明
な画像をディスプレイしたい場合は、外部の画面ディス
プレイ制限部から直接色情報を入力することが必要であ
る。この場合、ラッチ部１に画素番地値を入力せずに別
の色値（Ｒ，Ｇ，Ｂデータ）を入力させて画面ディスプ
レイさせるが、このとき、入力される色情報を「イメー
ジ色情報」と表現する。

【００３９】図５において、ラッチ部１は従来のパレッ
トデッキ装置と同様に、画素番地値信号の入力を受け入
れるか、または画素番地値入力端から直接色信号の入力
を受ける。

【００４０】このように画素番地値入力端に直接入力さ
れる色信号情報は、既存のＰＣ回路の情報処理システム
が有する信号の流れに沿って、パレットデッキ装置回路
の外部で貯蔵または読み出され、ＰＣからの画素番地値
が伝送される信号の流れと同一である。ただし、画素番
地値信号と色信号との差異があるだけである。すなわ
ち、外部から発生した映像媒体用イメージ色信号の入力
信号の流れとは異なり、追加的に独立した信号の流れを
有する。したがって、画素番地値入力端を利用した色信
号入力も可能である。

【００４１】上記の画素番地値入力端で画素番地値だけ
でなく色信号を選択して受け入れる機能は、パレットデ
ッキ装置回路の外部から入力される制御信号（制御１）
の論理状態に従ってスイッチング回路１７の動作状態が
決定され、マイクロプロセッサインターフェース部８の
回路を経て既に定められたレジスタ（Ｒｅｇｉｓｔｅ
ｒ）にソフトウェア的に記録された論理値に従ってスイ
ッチング回路１７の動作状態が決定されるようにする。

【００４２】スイッチング回路１７においては制御信号
（制御１）を除く２種類の色信号が入力値として用いら
れる。このとき、画素番地値入力端で入力される画素番
地値がラッチ部１，画素マスクレジスタ２と色パレット
ＲＡＭ３を経て色信号に変換された後、スイッチング回
路１７の入力端まで到達する所要時間と色信号が直接画
素番地値入力端に入力されてラッチ部１を経てスイッチ
ング回路１７の入力端まで到達する所要時間が同一にな
るよう後者の信号流れにパイプライン（Ｐｉｐｅ ｌｉ
ｎｅ）時間遅延回路をラッチ部１の出力端とスイッチン
グ回路１７の入力の間に挿入して構成する。

【００４３】パレットデッキ装置回路の外部からパレッ
トデッキ回路の入力端に独立して直接入力される映像媒
体用イメージ色信号とパレットデッキ装置回路の内部に
存在するスイッチング回路１７の出力信号はスイッチン
グ回路１８の入力端に入力された後、制御信号（制御
２）の論理値に従って１種類の信号だけがスイッチング
回路１８の出力に伝達される。

【００４４】このような機能は画面の構成のうち一部の
エリアに画素番地値に従った色信号または画素番地値入
力端に直接入力された色信号をＤＡＣ（５，６，７）を
通じて画面にディスプレイし、画面の残り一部のエリア
には独立した入力端から直接入力される映像媒体用イメ
ージ色信号をＤＡＣ（５，６，７）を通じて画面にディ
スプレイするためのものである。

【００４５】スイッチング回路１８には制御信号（制御
２）を除く２種類の色信号が入力される。このとき、画
素番地値入力端に入力された画素番地値がラッチ部１，
画素マスクレジスタ２，色パレットＲＡＭ３とスイッチ
ング回路１７を経てスイッチング回路１８の入力端まで
の到達するのに要する時間と、色信号値が画素番地値入
力端に入力されてラッチ部１とスイッチング回路１７を
経てスイッチング回路１８の入力端まで到達するのに要
する時間と、映像媒体のために発生されたイメージ色信
号がパレットデッキ装置回路の独立的な入力端に入力さ
れてスイッチング回路１８の入力端まで到達するのに要
する時間が同一の値を有するように、後者の信号の通路
となる映像媒体用イメージ色信号入力端とスイッチング
回路１８の入力端間にパイプライン時間遅延回路を挿入
して構成する。

【００４６】パレットデッキ装置回路の内部に存在する
スイッチング回路１７の出力信号と、また別のスイッチ
ング回路１８の出力信号がスイッチング回路１９の入力
端に入力されると、パレットデッキ装置回路の外部の制
御信号（制御３）値に従ってスイッチング回路１９が一
種類の信号だけを選択して出力する。

【００４７】このような機能は、パレットデッキ装置回
路で出力しているアナログ色情報と同一の値を有するデ
ィジタル色情報が、ディジタル出力端に位置したラッチ
部２０を通じて、パレットデッキ装置回路外部へ出力す
ることができるようにすることによって、独立した入力
端から入力された映像媒体用イメージ色情報が、ＣＲＴ
画面の一部のエリアにディスプレイされるにしたがって
画面上で遮られた画素番地値に対応した色パレットＲＡ
Ｍ３の色信号情報または画素番地値入力端から直接入力
された色信号情報、すなわち、ＣＲＴ画面でディスプレ
イされている色信号情報と異なる情報を、多様な目的で
再処理するためにディジタル出力端のラッチ部２０を通
じてパレットデッキ装置回路の外部へ出力するためであ
る。従って、色信号情報の活用範囲が広くなる。画素ク
ロックに同期されたアナログおよびディジタル色信号出
力のために、ラッチ部４とラッチ部２０を使用し、この
とき、必要によってはラッチ部２０を削除することがで
きる。

【００４８】一方、図５の構成において、図面に示され
てはいないが、全ての構成要素には画素クロックが印加
される。

【００４９】図６は図５の構成に従った信号情報の流れ
状態を主要ブロック別出力値で考察してみた動作タイミ
ング図である。

【００５０】図５において、スイッチング回路１７を制
御する制御信号（制御１）がハイ（Ｈｉｇｈ）論理状態
を有する場合には、画素番地値に従う色パレットＲＡＭ
３の色信号がスイッチング回路１７の出力値として選ば
れ、ロー（Ｌｏｗ）論理状態を有する場合には画素番地
値入力端に入力される色信号がスイッチング回路１７の
出力値として選ばれる。さらに、スイッチング回路１８
を制御する制御信号（制御２）がハイ論理状態を有する
場合には、映像媒体のために発生して独立的な入力端に
入力されたイメージ色信号がスイッチング回路１８の出
力値として選ばれ、ロー論理状態を有する場合には、ス
イッチング回路１７の出力色信号がスイッチング回路１
８の出力値として選択される。そして、スイッチング回
路１９を制御する制御信号（制御３）がハイ論理状態を
有する場合には、スイッチング回路１８の出力色信号が
スイッチング回路１９の出力値として選ばれ、ロー論理
状態を有する場合には、スイッチング回路１７の出力色
信号がスイッチング回路１９の出力値として選ばれる。

【００５１】上記スイッチング回路１７，１８，１９
は、それぞれが２種のディジタル情報と制御信号を入力
した後、入力された制御信号の論理状態に従って入力さ
れた２種のディジタル情報のうち１種類のディジタル情
報を選び出力する機能を提供する。このとき、上記スイ
ッチング回路１７，１８，１９が制御信号のディジタル
論理状態によって入力を選ぶ回路構成例は図７および図
８の通りである。

【００５２】ところが、図面に示した回路は上記スイッ
チング回路１７，１８，１９に入力される信号を構成す
る総ビット数中、１ビットを処理する単位スイッチの構
成を示したものであり、上記スイッチング回路１７，１
８，１９の各々は、図７および図８に示した単位スイッ
チを、入力される信号のビット数程具備する。

【００５３】図７において例示したスイッチング回路
は、互いに異なる二つのビット入力ＩＮ１，ＩＮ２のう
ち１ビットを選ぶ動作のために、互いに異なる二つのビ
ットの入力端子と入力信号の選択を制御する制御入力端
子を具備する。

【００５４】そして、制御動作に従って選ばれたスイッ
チング回路１７，１８，１９の出力信号に関しては、ス
イッチング回路１７，１８，１９の出力端で眺めるファ
ンアウト（Ｆａｎｏｕｔ）回路の負荷効果（Ｌｏａｄｉ
ｎｇ Ｅｆｆｅｃｔ）の影響により信号伝達時間が遅延
される現象を防ぐために追加論理回路が挿入される。

【００５５】従って、スイッチング回路１７，１８，１
９を構成する基本単位回路は、図７と図８においてみら
れる通り、スイッチング動作回路部分と負荷効果に従っ
た信号伝達時間調節回路部分に分けられる。

【００５６】図７（Ａ）において、トランジスタＭ１の
入力端子に任意の入力信号ＩＮ１が連結され、また別の
トランジスタＭ２の入力端子には別の入力信号ＩＮ２が
連結され、共通の制御信号ＣＯがそれぞれトランジスタ
Ｍ１，Ｍ２の制御端子であるゲート端に連結される。こ
こで、それぞれのトランジスタＭ１，Ｍ２の出力端子
は、互いに一つの端子Ｎ１で連結されて任意の論理回路
素子Ｇ１の入力として連結される。制御信号ＣＯの入力
論理状態に従ってそれぞれのトランジスタＭ１，Ｍ２は
トランジスタＭ１またはＭ２に入力されたディジタル入
力信号のうちの一つだけを出力端子ＯＵＴへ伝達できる
ようスイッチング動作が起きる。

【００５７】そして、論理回路素子Ｇ１は、選ばれた入
力信号ＩＮ１またはＩＮ２の流れが出力端回路の負荷効
果のために発生する信号伝達時間の過大遅延現象を調節
するために段階的に駆動する電気的動作特性を有する。

【００５８】従って、上記の動作状態は一つの入力信号
だけを選んだ後、論理素子Ｇ１を経てスイッチング回路
１７，１８，１９の出力端子ＯＵＴに最終伝達する動作
特性を提供する。

【００５９】図７（Ａ）に示す回路に用いられたそれぞ
れのトランジスタＭ１，Ｍ２は入力される制御信号ＣＯ
の論理状態に従って任意のトランジスタの一つがオン
（ＯＮ）状態であれば、残りの一つはオフ（ＯＦＦ）状
態である相反した動作特性を有するが、特にＰ型（Ｐ−
Ｔｙｐｅ）トランジスタは制御信号ＣＯの論理状態に従
ってオン状態になる場合、入力されたロー状態の論理値
を出力に伝達する電気的な伝達特性が入力されたロー状
態電圧より大略的に閾電圧（ＴｈｒｅｓｈｏｌｄＶｏｌ
ｔａｇｅ）程高いため、Ｐ型トランジスタが入力ハイ状
態の論理値を出力に伝達する電気的な電圧特性より完璧
でなく、さらにＮ型（Ｎ−Ｔｙｐｅ）トランジスタは制
御信号ＣＯの論理状態に従ってオン状態になる場合、入
力されたハイ状態の論理値を出力に伝達する電気的な伝
達特性が入力されたハイ状態電圧より大略的に閾電圧程
低いため、Ｎ型トランジスタがロー状態の論理値を出力
に伝達する電気的な伝達特性より完璧でない。

【００６０】従って、図７（Ａ）の回路に使用されたト
ランジスタＭ１，Ｍ２の出力端子Ｎ１は時に不安定な論
理状態を維持するため、スイッチング回路１７，１８，
１９の出力端論理素子Ｇ１でも時に信号伝達時間の遅延
を誘発し、論理素子Ｇ１の過度特性電流の流れも増加す
るようになる。

【００６１】従って、上記出力ノードＮ１の論理状態を
安定に維持するために図７（Ｂ）に示す回路の構成にお
いては、出力端論理素子Ｇ１の入出力端子が互いに相反
する入出力連結状態を有するよう論理素子Ｇ２を出力端
論理素子Ｇ１と並列構造に追加する。すなわち、出力端
論理素子Ｇ１の信号流れと反対方向の信号流れを有する
帰還構造を成す。

【００６２】具体的には、図面に示す通り、外部制御部
の制御信号ＣＯを制御端で受けて入出力一端には入力信
号ＩＮ１，ＩＮ２を受けるＰ型およびＮ型トランジスタ
Ｍ１，Ｍ２と、上記Ｐ型およびＮ型トランジスタＭ１，
Ｍ２の入出力他端に入力端が共通に連結されてスイッチ
ングされた結果信号を出力する論理素子Ｇ１と、上記論
理素子Ｇ１と入出力端子が互いに相反する入出力連結状
態を有するよう並列に連結される論理素子Ｇ２を具備す
る。

【００６３】この場合は、出力ノードＮ１の論理状態が
追加された論理素子Ｇ２の信号帰還作用により完全な論
理状態値に復帰が可能であるが、追加された論理素子Ｇ
２の出力端とスイッチング回路１７，１８，１９の入力
信号ＩＮ１またはＩＮ２が直接的な信号流れ連結関係で
形成されるため、時に過度動作状態で電源供給線ＶＤＤ
とＧＮＤの短絡現象が発生して追加的な電流消耗および
信号伝達時間の遅延が招来される。

【００６４】従って、図７（Ｃ）においては、入力論理
状態が出力に完全に伝達されるようトランジスタＭ１と
は電気的に補完的な特性を有しながら反対の論理値で制
御されるＮ型トランジスタＭ３をトランジスタＭ１と並
列構成に追加して、トランジスタＭ１と同一の入出力連
結状態を有し、さらにトランジスタＭ１とは別の独立的
な入力信号流れ図を有するトランジスタＭ２においても
トランジスタＭ２とは電気的に補完的な特性を有しなが
ら反対の論理値で制御されるＰ型トランジスタＭ４をト
ランジスタＭ２と並列構成に追加して、トランジスタＭ
２と同一の入出力連結状態を有するようにする。

【００６５】このように追加されたトランジスタＭ３，
Ｍ４は、制御信号ＣＯに従って選ばれる機能が従来のト
ランジスタＭ１，Ｍ２を選ぶ動作特性と同一の信号流れ
選択特性を有するようにするために反転された論理状態
の制御信号ＣＯが必要であるため、制御信号ＣＯの論理
状態を反転させる論理素子Ｇ３を追加して制御信号ＣＯ
端子と追加されたトランジスタＭ３，Ｍ４の制御端子間
に連結する。

【００６６】このとき、制御信号ＣＯに従う選択信号が
追加されたトランジスタＭ３，Ｍ４の制御端子に到達す
るまでは従来のトランジスタＭ１，Ｍ２の制御端子に到
達する制御信号ＣＯの場合より追加された論理素子Ｇ３
の信号伝達遅延時間程遅れる。

【００６７】図７（Ｄ）は上記図７（Ａ）ないし図７
（Ｃ）構成とは異なり、論理素子のみで構成したため、
使用トランジスタの数が相対的に多く複雑な欠点を有す
る。

【００６８】さらに、上記図７（Ａ）ないし図７（Ｄ）
に示すスイッチング回路１７，１８，１９は、制御信号
ＣＯの雑音に敏感な構成を有するが、このような現象は
制御信号ＣＯが直接的にスイッチング回路１７，１８，
１９を制御するためである。

【００６９】図８においては、雑音免疫性が高いスイッ
チング回路の構成をみせている。

【００７０】図８（Ａ）に示す構成は、入力信号を選ぶ
スイッチング回路１７，１８，１９のまた別の実施例で
あり、図面に示す二次的な制御信号Ｃ１，Ｃ２は、図８
（Ｂ）ないし図８（Ｅ）に示す回路等において、元の制
御信号ＣＯを利用して作り出す。故に、図８（Ａ）に示
す回路は、図８（Ｂ）ないし図８（Ｅ）に示す回路とそ
れぞれ結合してスイッチング回路を成す。

【００７１】図８（Ｂ）に示す回路は、制御信号ＣＯを
入力として、図８（Ａ）において利用される二次的な制
御信号Ｃ１，Ｃ２を作る第１番目の実施例であって、Ｐ
型トランジスタＭ５とＮ型トランジスタＭ７を電源供給
線ＶＤＤとＧＮＤにそれぞれ一方端子ずつ連結し、二つ
のトランジスタＭ５，Ｍ７の残りの一方端子等は互いに
連結して共通の出力端子として使用した。このように構
成されたＰ型とＮ型トランジスタの組合せは論理素子で
あるインバータ素子の構成と同じである。

【００７２】同一の方法によりまた別のＰ型トランジス
タＭ６とＮ型トランジスタＭ８を電源供給線ＶＤＤとＧ
ＮＤにそれぞれ一方端子ずつ連結し、二つのトランジス
タＭ６，Ｍ８の残り一方端子等は互いに連結して共通の
出力端子として使用した。

【００７３】ここで、Ｍ５とＭ７トランジスタで構成さ
れたインバータ回路の入力端子は、Ｍ６とＭ８トランジ
スタで構成されたインバータ回路の出力端子で連結さ
れ、逆にＭ６とＭ８トランジスタの入力端子はＭ５とＭ
７トランジスタで構成されたインバータ回路の出力端子
から連結して互いに入出力端子が行き交う形態の構造を
有する。

【００７４】上記回路で入出力端子が互いに行き交って
並列連結されたインバータ素子において、任意の入出力
端子を入力制御信号ＣＯに連結し、このとき、それぞれ
インバータ素子に位置する出力端子を二次的な制御信号
Ｃ１，Ｃ２の発生端子として使用する。

【００７５】図８（Ｂ）に示す回路においては、Ｍ５と
Ｍ７の出力端子でありながらＭ６とＭ７トランジスタの
入力端子であるものを制御信号ＣＯの入力端として使用
し、同時にＣ１制御信号の出力端子としても使用する。
さらに、Ｍ６とＭ８の出力端子でありながらＭ５とＭ７
トランジスタの入力端子は、制御信号Ｃ２の出力端子と
して使用する。

【００７６】上記回路では新たな制御信号ＣＯが入力さ
れる前に維持していた以前の制御信号ＣＯと新たに入力
される制御信号ＣＯの論理値が互いに相反する場合、Ｍ
５とＭ７トランジスタおよびＭ６とＭ８トランジスタを
架橋として電源供給線ＶＤＤとＧＮＤが互いに短絡され
る電気的な過度特性をみせるため、新たに発生する二次
的な制御信号Ｃ１，Ｃ２の生成時間が長くなるのみなら
ず、論理値遷移動作に伴う過度特性電流が多くなる。

【００７７】上記の問題点を改善したのが図８（Ｃ）に
示す回路であるが、入力制御信号ＣＯがＮ型トランジス
タＭ９とＰ型トランジスタＭ６の制御端子に連結され、
Ｎ型トランジスタＭ９とＰ型トランジスタＭ６の一方端
子は電流供給線ＶＤＤに連結され、また別のＮ型トラン
ジスタＭ７の一方端子は基準電源供給線ＧＮＤに連結さ
れ、Ｎ型トランジスタＭ７の基準電源供給線ＧＮＤに連
結されていない残りの一方端子とトランジスタＭ９から
電源供給線ＶＤＤに連結されていない残りの一方端子が
共通に連結されて、また別のＮ型トランジスタＭ８の制
御端子に入力される。そして、この端子が二次発生的な
制御信号Ｃ１の出力端子に用いられる。

【００７８】同じ方法でまた別のＮ型トランジスタＭ８
の一方端子は基準電源供給線ＧＮＤに連結され、基準電
源供給線ＧＮＤに連結されていない残りの一方端子とト
ランジスタＭ６で電源供給線ＶＤＤに連結されていない
残りの一方端子が共通に連結され、また別のＮ型トラン
ジスタＭ７の制御端子に入力される。そして、この端子
が二次制御信号Ｃ２の出力端子として使用される。

【００７９】図８（Ｃ）に示す回路構成においては、電
源供給線ＶＤＤとＧＮＤの短絡現象は考察してみること
ができないが、Ｎ型トランジスタＭ９が正（＋）の電源
供給線ＶＤＤと直接連結されているため、電気的な動作
特性上二次制御信号Ｃ１の論理値が正の電源供給値ＶＤ
Ｄより閾電圧程低いハイ論理状態値を有する。

【００８０】従って、二次制御信号Ｃ１，Ｃ２の生成の
ための論理値遷移が発生する過度特性が悪いのみなら
ず、二次制御信号Ｃ１の最終値がハイである場合には、
また別の二次発生的な制御信号の最終値がハイである場
合より相対的に低い論理状態を有しているため、制御信
号として満足されることができない。

【００８１】図８（Ｄ）に示す回路においては、上記の
二次制御信号Ｃ１に示されたハイ状態最終論理値特性を
補完するためにＰ型トランジスタＭ５を既存のＮ型トラ
ンジスタＭ９と並列に追加して連結し、Ｐ型トランジス
タＭ５の制御端子には二次制御信号Ｃ２を連結する構成
を成す。

【００８２】すなわち、図面に示す通り、制御信号を制
御端でそれぞれ受け、それぞれの入出力一端は電源線Ｖ
ＤＤに連結されたＮ型トランジスタＭ９およびＰ型トラ
ンジスタＭ６と、入出力一端は上記Ｎ型トランジスタＭ
９の入出力他端に連結され、入出力他端は接地線ＧＮＤ
に連結され、制御端は上記Ｐ型トランジスタＭ６の入出
力他端に連結されたＮ型トランジスタＭ７と、入出力一
端は上記Ｐ型トランジスタＭ６の入出力他端に連結さ
れ、入出力他端は接地線ＧＮＤに連結され、制御端は上
記Ｎ型トランジスタＭ９の入出力他端に連結されたＮ型
トランジスタＭ８と、入出力端は上記Ｎ型トランジスタ
Ｍ９の入出力端と並列に連結され、制御端は上記Ｎ型ト
ランジスタＭ７の制御端に並列に連結されるＰ型トラン
ジスタＭ５と、入出力端が互いに並列に連結されて、一
入力信号ＩＮ１を入出力一端に入力受け、制御端は上記
Ｎ型トランジスタＭ９，Ｍ７とＰ型トランジスタＭ５の
接続点と、上記Ｐ型トランジスタＭ６とＮ型トランジス
タＭ８の接続点にそれぞれ連結されたＰ型トランジスタ
Ｍ１およびＮ型トランジスタＭ３と、入出力端が互いに
並列に連結されて他入力信号ＩＮ２を入出力一端として
受け、制御端は上記Ｎ型トランジスタＭ９，Ｍ７とＰ型
トランジスタＭ５の接続点と、上記Ｐ型トランジスタＭ
６とＮ型トランジスタＭ８の接続点にそれぞれ連結され
たＮ型トランジスタＭ２およびＰ型トランジスタＭ４、
および上記Ｐ型トランジスタＭ１およびＮ型トランジス
タＭ３と上記Ｎ型トランジスタＭ２およびＰ型トランジ
スタＭ４の入出力他端に共通に入力端が連結されて選ば
れた入力信号ＩＮ１またはＩＮ２を出力する論理素子Ｇ
１を具備する。

【００８３】従って、Ｐ型トランジスタＭ５の電気的な
特性役割により二次制御信号Ｃ１から現われたハイ状態
最終論理値特性が改善されるが、入力制御信号ＣＯ値で
新たに二次的な制御信号Ｃ１，Ｃ２を生成する図８
（Ｄ）の回路構成においては、既存の維持している論理
値と相反する論理値に遷移する過度特性が良好でない。

【００８４】このような特性は、図８（Ｄ）の回路が論
理値遷移を経る過度特性において、Ｍ９，Ｍ５とＭ７ト
ランジスタまたはＭ６とＭ８トランジスタが提供する電
源供給線ＶＤＤとＧＮＤの短絡現象を容易に克服できな
いからである。

【００８５】図８（Ｅ）に示す回路においては、上記の
二次制御信号Ｃ１から現われたハイ状態最終論理値特性
が改善され、二次制御信号Ｃ１，Ｃ２が既存の維持する
論理値と相反する論理値に遷移する過度特性が改善され
た構造である。

【００８６】図８（Ｅ）に示す回路においては、上記の
図８（Ｄ）の回路で既存のＮ型トランジスタＭ８と並列
に、また別のＮ型トランジスタＭ１０を追加する構成で
あって、追加されたＮ型トランジスタＭ１０の制御端子
は論理値遷移に伴う過度特性を向上させるために入力制
御信号ＣＯを直接連結する。

【００８７】そして、図８（Ｅ）に示す回路において
は、使用されたトランジスタＭ５，Ｍ６，Ｍ７，Ｍ８，
Ｍ９およびＭ１０の大きさ調節により、回路の動作特性
を調節できるので、入力制御信号ＣＯによる雑音敏感性
も容易に排除することができる。

【００８８】上記の通り、スイッチング回路１７，１
８，１９の具体的な回路構成は、図７と図８の回路のう
ち、設計目的に一致する回路を採択して使用することが
できる。

【００８９】次には、ラッチ部２０の出力端回路につい
て考察してみる。

【００９０】一般的に、チップ内部に存在する負荷回路
に電気的信号を供給する任意の回路とは異なり、チップ
のディジタル出力端回路はチップ外部に連結された配線
に沿って十分な電気的信号をチップ外部の負荷回路に供
給しなければならない。

【００９１】従って、図５のラッチ部２０と連結された
ディジタル色信号の出力端は、出力しようとする色信号
のディジタルビット数に比例したＲ，Ｇ，Ｂの電気的信
号情報出力端が毎クロック信号に同期されて、チップ外
部にディジタル色信号を出力するため、電気的信号の量
が極めて大きいのみならず、この電気的信号を供給する
電源供給の電位が不規則的に振動する過度特性をみせ
る。

【００９２】このように、チップ内部に配線された電位
供給線ＶＤＤ，ＧＮＤの電位振動は、チップ外部と瞬間
的に電位差異をみせるので、ディジタル信号判断基準か
らみれば、チップの入力端に外部から印加された電気的
信号がディジタルである場合に、瞬間的に不意のディジ
タル値として認識されることもある。従って、上記の問
題点を避けるために、チップの動作速度を低めなければ
ならない不便が伴うが、これを解決するためには、ディ
ジタル出力端に位置する出力回路に供給する電源供給線
ＶＤＤ，ＧＮＤがその他の入力端およびチップ内部回路
に供給する電源供給線ＶＤＤ，ＧＮＤとは独立的な配線
を有するようにすることができる。

【００９３】従って、上記の通り構成されて動作する本
発明は、マルチメディア分野において色信号の画面処理
と色データの容易な貯蔵を簡単な回路構成に可能ならし
め、色データの加工を広汎に活用できるようにする効果
がある。

【００９４】本発明は、諸実施例等につき詳細に記述し
ており、本技術に熟練の人達は本願内で変更案および修
正案がありうることを上述の内容から明らかに分るであ
ろう。故に、添付した特許請求の範囲は、本発明の思想
内に上記のような全ての変更案と修正案をカバーできる
ことを分る。

【図面の簡単な説明】

【図１】従来のパレットデッキ装置の構成を示すブロッ
ク図である。

【図２】従来のパレットデッキ装置の応用例示図であ
る。

【図３】従来のパレットデッキ装置の応用例示図であ
る。

【図４】従来のパレットデッキ装置の応用例示図であ
る。

【図５】本発明の一実施例に係るブロック構成図であ
る。

【図６】図５の構成に係る動作波型タイミング図であ
る。

【図７】スイッチング回路の実施例示図である。

【図８】スイッチング回路の実施例示図である。

【符号の説明】

１，４，２０ ラッチ部 ２ 画素マスクレジスタ（Ｐｉｘｅｌ Ｍａｓｋ Ｒｅ
ｇｉｓｔｅｒ） ３ 色パレットラム（Ｃｏｌｌｏｒ Ｐａｌｅｔｔｅ
ＲＡＭ） ５，６，７ ディジタル／アナログ変換器（ＤＡＣ） ８ マイクロプロセッサインターフェース部 １７，１８，１９ スイッチング回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム ミン ホァン 大韓民国 キュンキド イチョンクン ブバリウム アミ−リ サン136−１ (72)発明者 チャ グォン ホ 大韓民国 キュンキド イチョンクン ブバリウム シンハリ サン40−３ ゴ ピョン アパート １ドン 1305 (72)発明者 ヒョン ゾン シキ 大韓民国 キュンキド イチョンクン ブバリウム アミ−リ サン136−１

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 画面ディスプレイ制御部から画素番地値
   を受ける第１ラッチ手段と、外部のマイクロプロセッサ
   から制御信号を受けて伝達し、色情報を受けてマイクロ
   プロセッサで伝達するマイクロプロセッサインターフェ
   ース手段と、マイクロプロセッサからマイクロプロセッ
   サインターフェース手段を通じて伝達される制御信号に
   従って第１ラッチ手段を通じて入力を受ける画素番地値
   を選択的にマスキングする画素マスタレジスタと、マイ
   クロプロセッサから伝達を受けた任意の番地数に色情報
   を貯蔵した後、上記画素マスクレジスタを通じて画素番
   地値を受けたときに、該当番地数に貯蔵された色情報を
   出力する色パレットメモリと、色情報を一時貯蔵した後
   に出力する第２ラッチ手段と、上記第２ラッチ手段の出
   力をアナログ情報として変換して最終出力する三つのデ
   ィジタル／アナログ変換手段とを具備するパレットメモ
   リを含むディジタル／アナログ変換装置において、 外部の制御回路から入力される第１の制御信号に従って
   上記パレットメモリから出力される色情報と、外部の映
   像媒体用イメージ色信号とのいずれかを選択して上記第
   ２ラッチ手段に出力する第１スイッチング手段と、 上記スイッチング手段から出力されたディジタル色信号
   を受けてディジタル色信号出力端に色信号値を出力する
   第３ラッチ手段とを具備することを特徴とするパレット
   メモリを含むマルチメディア用ディジタル／アナログ変
   換装置。
2. 【請求項２】 請求項１において、さらに、外部の制御
   回路から入力される制御信号に従って上記第１スイッチ
   ング手段から出力される信号と上記パレットメモリから
   出力される色情報とのいずれかを選択して出力する第２
   スイッチング手段と、上記第２スイッチング手段の出力
   を受けて別途に設置されるディジタル色信号出力端へデ
   ィジタル色信号値を出力する第３ラッチ手段とを具備す
   ることを特徴とするパレットメモリを含むマルチメディ
   ア用ディジタル／アナログ変換装置。
3. 【請求項３】 請求項１において、 外部のディジタルイメージ色信号を上記第１ラッチ手段
   に入力させるイメージ色信号入力ラインと、 上記パレットメモリから出力される色情報と上記第１ラ
   ッチ手段を通じて画素番地値の代りに入力されるディジ
   タルイメージ色信号を受けて色信号ディスプレイを制御
   するために一種類を選択して上記第１スイッチング手段
   に提供する第２スイッチング手段を具備するようにした
   ことを特徴とするパレットメモリを含むマルチメディア
   用ディジタル／アナログ変換装置。
4. 【請求項４】 請求項２において、外部のディジタルイ
   メージ色信号を上記第１ラッチ手段に入力させるイメー
   ジ色信号入力ラインと、 上記パレットメモリから出力される色情報と第１ラッチ
   手段を通じて画素番地値の代りに入力されるディジタル
   イメージ色信号とを受けて色信号ディスプレイを制御す
   るために１種類を選択して上記第１および第２スイッチ
   ング手段に提供する第３スイッチング手段を具備するよ
   うにしたことを特徴とするパレットメモリを含むマルチ
   メディア用ディジタル／アナログ変換装置。
5. 【請求項５】 請求項４において、上記第１，第２およ
   び第３スイッチング手段は、それぞれ、一つのビットを
   処理する単位スイッチを、入力される信号のビット数程
   具備し、 上記単位スイッチは、 外部制御部の第１，第２，第３の制御信号を制御端に受
   けて、入出力一端には入力信号を受けるＰ型およびＮ型
   トランジスタと、 上記Ｐ型およびＮ型トランジスタの入出力他端に入力端
   が共通に連結されてスイッチングされた結果信号を出力
   する第１論理素子；および上記第１論理素子と入出力端
   子が互いに相反する入出力連結状態を有するよう並列に
   連結される第２論理素子を具備することを特徴とするパ
   レットメモリを含むマルチメディア用ディジタル／アナ
   ログ変換装置。
6. 【請求項６】 請求項４において、上記第１，第２およ
   び第３スイッチング手段は、それぞれ、一つのビットを
   処理する単位スイッチを、入力される信号のビット数程
   具備し、 上記単位スイッチは、 入力される制御信号を制御端に入力受けて、入出力一端
   には入力信号を受ける第１Ｐ型および第１Ｎ型トランジ
   スタと、 上記第１Ｐ型トランジスタと並列に連結された同一の入
   出力連結状態を有する第２Ｎ型トランジスタと、 上記第１Ｎ型トランジスタと並列に連結された同一の入
   出力連結状態を有する第２Ｐ型トランジスタと、 上記Ｐ型およびＮ型トランジスタ入出力他端に入力端が
   共通に連結されてスイッチングされた結果信号を出力す
   る第１論理素子と、 上記制御信号を受けて反転させ、上記第２Ｐ型および第
   ２Ｎ型トランジスタの制御端に提供する第２論理素子と
   を具備したことを特徴とするパレットメモリを含むマル
   チメディア用ディジタル／アナログ変換装置。
7. 【請求項７】 請求項４において、上記第１，第２およ
   び第３スイッチング手段は、それぞれ、一つのビットを
   処理する単位スイッチを、入力される信号のビット数程
   具備し、 上記単位スイッチは、 制御信号を制御端にそれぞれ受けて、それぞれの入出力
   一端は電源線に連結された第１Ｎ型トランジスタおよび
   第１Ｐ型トランジスタと、 入出力一端は上記第１Ｎ型トランジスタの入出力他端に
   連結され、入出力他端は接地線に連結され、制御端は上
   記第１Ｐ型トランジスタの入出力他端に連結された第２
   Ｎ型トランジスタと、 入出力一端は上記第１Ｐ型トランジスタの入出力他端に
   連結され、入出力他端は接地線に連結され、制御端は上
   記第１Ｎ型トランジスタの入出力他端に連結された第３
   Ｎ型トランジスタと、 入出力端は上記第１Ｎ型トランジスタの入出力端と並列
   に連結され、制御端は上記第２Ｎ型トランジスタの制御
   端に並列に連結される第２Ｐ型トランジスタと、 入出力端が互いに並列に連結されて入出力信号を入出力
   一端に受け、制御端は上記第１および第２Ｎ型トランジ
   スタと第２Ｐ型トランジスタの接続点と、上記第１Ｐ型
   トランジスタと第３Ｎ型トランジスタの接続点にそれぞ
   れ連結された第３Ｐ型トランジスタおよび第４Ｎ型トラ
   ンジスタと、 入出力端が互いに並列に連結されて他入力信号を入出力
   一端に入力受け、制御端は上記第１および第２Ｎ型トラ
   ンジスタと第２Ｐ型トランジスタの接続点と、上記第１
   Ｐ型トランジスタと第３Ｎ型トランジスタの接続点にそ
   れぞれ連結された第５Ｎ型トランジスタと第４Ｐ型トラ
   ンジスタと、 上記第３Ｐ型トランジスタおよび第４Ｎ型トランジスタ
   と上記第５Ｎ型トランジスタおよび第４Ｐ型トランジス
   タの入出力他端に共通に入力端が連結されて選択された
   入力信号を出力する論理素子とを具備することを特徴と
   するパレットメモリを含むマルチメディア用ディジタル
   ／アナログ変換装置。
8. 【請求項８】 請求項４において、上記第１，第２およ
   び第３スイッチング手段は、それぞれ、一つのビットを
   処理する単位スイッチを、入力される信号のビット数程
   具備し、 上記単位スイッチは、 制御信号を制御端にそれぞれ受け、それぞれの入出力一
   端は電源線に連結された第１Ｎ型トランジスタおよび第
   １Ｐ型トランジスタと、 入出力一端は上記第１Ｎ型トランジスタの入出力他端に
   連結され、入出力他端は接地線に連結され、制御端は上
   記第１Ｐ型トランジスタの入出力他端に連結された第２
   Ｎ型トランジスタと、 入出力一端は上記第１Ｐ型トランジスタの入出力他端に
   連結され、入出力他端は接地線に連結され、制御端は上
   記第１Ｎ型トランジスタの入出力他端に連結された第３
   Ｎ型トランジスタと、 入出力端は上記第１型トランジスタの入出力端と並列に
   連結され、制御端は上記第２Ｎ型トランジスタの制御端
   に並列に連結される第２Ｐ型トランジスタと、 入出力端は上記第３Ｎ型トランジスタの入出力端と並列
   に連結され、制御端は上記制御信号が入力される第４Ｎ
   型トランジスタと、 入出力端が互いに並列に連結されて、入力信号を入出力
   一端に受け、制御端は上記第１および第２Ｎ型トランジ
   スタと第２Ｐ型トランジスタの接続点と、上記第１Ｐ型
   トランジスタと第３および第４Ｎ型トランジスタの接続
   点にそれぞれ連結された第３Ｐ型トランジスタおよび第
   ５Ｎ型トランジスタと、 入出力端が互いに並列に連結されて他入力信号を入出力
   一端に受け、制御端は上記第１および第２Ｎ型トランジ
   スタと第２Ｐ型トランジスタの接続点と、上記第１Ｐ型
   トランジスタと第２Ｐ型トランジスタの接続点と、上記
   第１Ｐ型トランジスタと第３および第４Ｎ型トランジス
   タの接続点にそれぞれ連結された第６Ｎ型トランジスタ
   および第４Ｐ型トランジスタと、 上記第３Ｐ型トランジスタおよび第５Ｎ型トランジスタ
   と上記第６Ｎ型トランジスタおよび第４Ｐ型トランジス
   タの入出力他端に共通に入力端が連結されて選択された
   入力信号を出力する論理素子とを具備することを特徴と
   するパレットメモリを含むマルチメディア用ディジタル
   ／アナログ変換装置。
9. 【請求項９】 請求項４において、外部から入力される
   上記第１，２，３スイッチング手段の制御信号は、画面
   に色をディスプレイするＲＡＭデッキの信号の流れを制
   御し、全体回路の動作基準となる画素クロックと非同期
   的に印加されることを特徴とするパレットメモリを含む
   マルチメディア用ディジタル／アナログ変換装置。
10. 【請求項１０】 請求項４において、上記ラッチ手段を
    経て上記第３スイッチング手段の入力端に印加されるイ
    メージ色信号と、上記第３スイッチング手段の別の入力
    である画素番地値の入力に従った色パレットメモリの出
    力色信号の到達時間を合わせるために上記第１ラッチ手
    段と上記第３スイッチング手段間に挿入連結されるパイ
    プライン時間遅延手段を具備することを特徴とするパレ
    ットメモリを含むマルチメディア用ディジタル／アナロ
    グ変換装置。
11. 【請求項１１】 請求項４において、上記第１スイッチ
    ング手段に外部から直接印加される映像媒体用イメージ
    色信号と上記第３スイッチング手段の出力色信号との到
    達時間を合わせるために、上記映像媒体用イメージ色信
    号の入力端と上記第１スイッチング手段の入力端間に挿
    入連結されるパイプライン遅延手段を具備することを特
    徴とするパレットメモリを含むマルチメディア用ディジ
    タル／アナログ変換装置。