JP2538643B2 - プログラマブル・コントロ―ラ - Google Patents
プログラマブル・コントロ―ラInfo
- Publication number
- JP2538643B2 JP2538643B2 JP63143572A JP14357288A JP2538643B2 JP 2538643 B2 JP2538643 B2 JP 2538643B2 JP 63143572 A JP63143572 A JP 63143572A JP 14357288 A JP14357288 A JP 14357288A JP 2538643 B2 JP2538643 B2 JP 2538643B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- input
- short circuit
- programmable controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing And Monitoring For Control Systems (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラマブルコントローラに関し、特に
その入出力バスチェック機構の改良を図ったものであ
る。
その入出力バスチェック機構の改良を図ったものであ
る。
第４図のプログラマブルコントローラの一般的構成例
を示し、プロセッサ１と入出力モジュール２とが入出力
バス３を介して接続されている。
を示し、プロセッサ１と入出力モジュール２とが入出力
バス３を介して接続されている。
そして、入出力データの授受に係る入出力バス３の仕
様としては、第５図に示すような信号系が採用されてお
り、第５図各部の信号は、次表に示すような意味を持つ
ものである。
様としては、第５図に示すような信号系が採用されてお
り、第５図各部の信号は、次表に示すような意味を持つ
ものである。
このような構成において、入力モジュールからの信号
の読出しおよび出力モジュールからの信号の書込みは、
それぞれ、第６図（Ａ）および（Ｂ）に示すようなタイ
ミングにて行われる。しかして、このようなプログラマ
ブルコントローラでは、入出力の信頼性向上のため、以
下のようにデータアクセスが行われている。
の読出しおよび出力モジュールからの信号の書込みは、
それぞれ、第６図（Ａ）および（Ｂ）に示すようなタイ
ミングにて行われる。しかして、このようなプログラマ
ブルコントローラでは、入出力の信頼性向上のため、以
下のようにデータアクセスが行われている。
まず、入力モジュールでは、第７図（Ａ）に示すよう
な回路が設けられ、同図（Ｂ）に示すような手順をプロ
セッサ１が実行することにより入力データの読出しが行
われる。すなわち、外部機器からの入力データをTEND信
号によりラッチ回路2I1にラッチし（ステップS1）、RD
信号により動作する出力部2I2を付勢してデータバスか
ら入力データを読出す。この読出しを２回行い（ステッ
プS3,S5）、２回分のデータ，を照合して（ステッ
プS7）、両者が一致していれば入力データを確定し（ス
テップS9）、不一致であれば再度試みる。
な回路が設けられ、同図（Ｂ）に示すような手順をプロ
セッサ１が実行することにより入力データの読出しが行
われる。すなわち、外部機器からの入力データをTEND信
号によりラッチ回路2I1にラッチし（ステップS1）、RD
信号により動作する出力部2I2を付勢してデータバスか
ら入力データを読出す。この読出しを２回行い（ステッ
プS3,S5）、２回分のデータ，を照合して（ステッ
プS7）、両者が一致していれば入力データを確定し（ス
テップS9）、不一致であれば再度試みる。
また、出力モジュールには、第８図（Ａ）に示すよう
な回路が設けられ、同図（Ｂ）に示すような手順をプロ
セッサ１が実行することにより出力データの書込みが行
われる。
な回路が設けられ、同図（Ｂ）に示すような手順をプロ
セッサ１が実行することにより出力データの書込みが行
われる。
すなわち、WR信号により出力データを１段目のラッチ
201にセットする（ステップS11）。その後、RD信号によ
り出力部203を動作させて１段目のラッチデータを読出
し（ステップS13）、書込みデータと読出しデータとが
一致したことを確認し（ステップS15）、はじめてTEND
信号により１段目のラッチデータを２段目のラッチ202
に転送する。そして、これが出力データとなる。一方、
不一致であればリトライする。
201にセットする（ステップS11）。その後、RD信号によ
り出力部203を動作させて１段目のラッチデータを読出
し（ステップS13）、書込みデータと読出しデータとが
一致したことを確認し（ステップS15）、はじめてTEND
信号により１段目のラッチデータを２段目のラッチ202
に転送する。そして、これが出力データとなる。一方、
不一致であればリトライする。
しかしながら、以上のようなデータアクセスによって
も、不十分な場合がある。
も、不十分な場合がある。
例えば、第９図に示すように、アドレスバスとデータ
バスとが短絡していた場合を考える。図に示すように、
アドレス線A4とデータ線B0とが短絡すると、A4＝“L"の
ときB0は常時“L"となり、入力モジュールにおける２度
読み照合手順を踏んでも誤ったデータを入力データとし
てしまうことになる。
バスとが短絡していた場合を考える。図に示すように、
アドレス線A4とデータ線B0とが短絡すると、A4＝“L"の
ときB0は常時“L"となり、入力モジュールにおける２度
読み照合手順を踏んでも誤ったデータを入力データとし
てしまうことになる。
また、第10図に示すように、データバス相互間に短絡
時を考える。図に示すように、データ線B0とB1とが短絡
した場合、それらB0とB1のいずれかが“H"でいずれかが
Ｌの場合、B0およびB1が共に“L"となりやはり入力モジ
ュールにおける２度読み照合手順を踏んでも誤ったデー
タを入力データとしてしまうことになる。
時を考える。図に示すように、データ線B0とB1とが短絡
した場合、それらB0とB1のいずれかが“H"でいずれかが
Ｌの場合、B0およびB1が共に“L"となりやはり入力モジ
ュールにおける２度読み照合手順を踏んでも誤ったデー
タを入力データとしてしまうことになる。
以上のように、従来プログラマブルコントローラに
は、入出力モジュールにおける２度読み照合手順を踏ま
えても、バス短絡を検出できず誤ったデータを入出力デ
ータとしてしまうおそれがあった。
は、入出力モジュールにおける２度読み照合手順を踏ま
えても、バス短絡を検出できず誤ったデータを入出力デ
ータとしてしまうおそれがあった。
そこで本発明の目的は、前述した従来の問題点を解決
し、入出力バスを構成するアドレスバスとデータバス相
互間の短絡を容易に検出することが可能なプログラマブ
ル・コントローラを提供することにある。
し、入出力バスを構成するアドレスバスとデータバス相
互間の短絡を容易に検出することが可能なプログラマブ
ル・コントローラを提供することにある。
前述した目的を達成するため本発明は、プロセッサと
入出力モジュールとをバスラインを介して結合してなる
プログラマブル・コントローラにおいて、前記プロセッ
サは、アドレスバスを、いずれの入出力モジュールをア
クセスしないローの論理レベルの状態とすると共に、ハ
イの論理レベルにプルアップされたデータバスよりデー
タを読出し、当該読出したデータがハイの論理レベルに
なっているか否かを判定することにより、前記バスライ
ンを構成するアドレスバスとデータバスとの間の短絡の
有無を検出する手段を具えたことを特徴とする。
入出力モジュールとをバスラインを介して結合してなる
プログラマブル・コントローラにおいて、前記プロセッ
サは、アドレスバスを、いずれの入出力モジュールをア
クセスしないローの論理レベルの状態とすると共に、ハ
イの論理レベルにプルアップされたデータバスよりデー
タを読出し、当該読出したデータがハイの論理レベルに
なっているか否かを判定することにより、前記バスライ
ンを構成するアドレスバスとデータバスとの間の短絡の
有無を検出する手段を具えたことを特徴とする。
本発明では、入出力モジュールにデータ入出力を行わ
せない状態ではアドレスバスがＬに固定され、データバ
スがＨに固定されていることに着目し、前記状態でデー
タバスのデータを読出して、そのデータがＨになってい
るか否かを判定することによりアドレスバスとデータバ
ス間の短絡を検出する。
せない状態ではアドレスバスがＬに固定され、データバ
スがＨに固定されていることに着目し、前記状態でデー
タバスのデータを読出して、そのデータがＨになってい
るか否かを判定することによりアドレスバスとデータバ
ス間の短絡を検出する。
以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明プログラマブルコントローラによるア
ドレスバス−データバス間短絡検出処理手順の一例を示
す。この手順は、第４図のような構成のプログラマブル
コントローラに採用することができ、プロセッサ１が通
常有するシステムプログラムに本手順を設けておくこと
ができる。
ドレスバス−データバス間短絡検出処理手順の一例を示
す。この手順は、第４図のような構成のプログラマブル
コントローラに採用することができ、プロセッサ１が通
常有するシステムプログラムに本手順を設けておくこと
ができる。
本手順が起動すると、まずステップS21において、ア
ドレスバス信号A0〜A4を全てＬとし、ステップS23にて
いずれの入出力モジュール２もアクセスしない状態でデ
ータバスB0〜B7上のデータを読出す。そして、ステップ
S25にてデータが全てＨであるかどうかのチェックをす
る。第９図に示したように、データバスは5Vにプルアッ
プされているため、何ら異常がなければ読出したデータ
は全てＨになるはずであるが、もしデータバスとアドレ
スバスとのいずれかが短絡している場合には、アドレス
バスA0〜A4全てがＬであることより、短絡が存在するデ
ータバスラインはＬとなる。すなわち、これにより短絡
の有無を認識することができる（ステップS27,S29）。
ドレスバス信号A0〜A4を全てＬとし、ステップS23にて
いずれの入出力モジュール２もアクセスしない状態でデ
ータバスB0〜B7上のデータを読出す。そして、ステップ
S25にてデータが全てＨであるかどうかのチェックをす
る。第９図に示したように、データバスは5Vにプルアッ
プされているため、何ら異常がなければ読出したデータ
は全てＨになるはずであるが、もしデータバスとアドレ
スバスとのいずれかが短絡している場合には、アドレス
バスA0〜A4全てがＬであることより、短絡が存在するデ
ータバスラインはＬとなる。すなわち、これにより短絡
の有無を認識することができる（ステップS27,S29）。
しかして、短絡が無い場合、すなわちアドレスバス，
データバスに異常が無い場合には、そのままプログラマ
ブルコントローラとしての動作を続ければよいし、短絡
が検知された場合には表示器，ブザーなど適宜の報知手
段により操作者にその旨を報知すればよい。
データバスに異常が無い場合には、そのままプログラマ
ブルコントローラとしての動作を続ければよいし、短絡
が検知された場合には表示器，ブザーなど適宜の報知手
段により操作者にその旨を報知すればよい。
なお、アドレスバス−データバス間の短絡のみなら
ず、データバスが他のＬの信号ラインと短絡したような
異常も、本手順によってチェック可能である。
ず、データバスが他のＬの信号ラインと短絡したような
異常も、本手順によってチェック可能である。
第２図はデータバス相互間の短絡検出手段の一例を示
す。本例では、プロセッサ１から最も離れた出力モジュ
ールに対し、データバスB1〜B7について順次にテストデ
ータを書込んだ後に、第８図（Ａ）の回路に対して行っ
たのと同様の読出し照合チェックを行うものであり、こ
の時TENDをセットしないためデータは外部には出力され
ない。そして、すべてのデータバスについて異常がなけ
れば短絡無しとしてプログラマブルコントローラの動作
を続行し、いずれかでも異常があれば短絡有りとして適
宜の報知を行うようにすることができる（ステップS47,
S49）。
す。本例では、プロセッサ１から最も離れた出力モジュ
ールに対し、データバスB1〜B7について順次にテストデ
ータを書込んだ後に、第８図（Ａ）の回路に対して行っ
たのと同様の読出し照合チェックを行うものであり、こ
の時TENDをセットしないためデータは外部には出力され
ない。そして、すべてのデータバスについて異常がなけ
れば短絡無しとしてプログラマブルコントローラの動作
を続行し、いずれかでも異常があれば短絡有りとして適
宜の報知を行うようにすることができる（ステップS47,
S49）。
なお、テストデータとしては、第３図に示すように、
データのいずれか１ビットがＬである８種類のデータを
用意しておき、上記手順において順次に用いればよい。
このようなテストデータは、プロセッサ１のROM等に格
納しておくこともできる。そして、読出しデータにつき
第３図示のデータと照合を行えばよい。データバス間に
て短絡がある場合書込みデータと読出しデータとが不一
致になるので、異常の検出が行えることになる。
データのいずれか１ビットがＬである８種類のデータを
用意しておき、上記手順において順次に用いればよい。
このようなテストデータは、プロセッサ１のROM等に格
納しておくこともできる。そして、読出しデータにつき
第３図示のデータと照合を行えばよい。データバス間に
て短絡がある場合書込みデータと読出しデータとが不一
致になるので、異常の検出が行えることになる。
以上説明したように、本発明によれば、入出力バスに
おけるアドレスバスとデータバスとの間の短絡を検出す
るために特別の回路等を必要とすることなく簡単かつ容
易にアドレスバスとデータバスとの間の短絡を検出する
ことができるので、誤入力，誤出力を防止することがで
き、プログラマブルコントローラの信頼性を向上するこ
とができる。
おけるアドレスバスとデータバスとの間の短絡を検出す
るために特別の回路等を必要とすることなく簡単かつ容
易にアドレスバスとデータバスとの間の短絡を検出する
ことができるので、誤入力，誤出力を防止することがで
き、プログラマブルコントローラの信頼性を向上するこ
とができる。
第１図は本発明プログラマブルコントローラによるアド
レスバス−データバス間の短絡検出手順の一例を示すフ
ローチャート、 第２図は同じくデータバス間の短絡検出手順の一例を示
すフローチャート、 第３図は第２図示の手順で用いることができるテストデ
ータを示す説明図、 第４図はプログラマブルコントローラの一般的構成例を
示すブロック図、 第５図は第４図におけるプロセッサ−入出力モジュール
間で授受される信号を説明するための説明図、 第６図（Ａ）および（Ｂ）は第５図における信号授受の
タイミングを説明するためのタイミングチャート、 第７図（Ａ）および（Ｂ）は、それぞれ、入力データ照
合のための入力モジュール側の回路例を示すブロック図
およびプロセッサによる処理例を示すフローチャート、 第８図（Ａ）および（Ｂ）は、それぞれ、出力データ照
合のための出力モジュール側の回路例を示すブロック図
およびプロセッサによる処理例を示すフローチャート、 第９図はアドレスバス−データバス間で生じた短絡を説
明するための説明図、 第10図はデータバス相互間で生じた短絡を説明するため
の説明図である。 １……プロセッサ、 ２……入出力モジュール、 ３……入出力バス、 A0〜A4……アドレスバス、 B0〜B7……データバス。
レスバス−データバス間の短絡検出手順の一例を示すフ
ローチャート、 第２図は同じくデータバス間の短絡検出手順の一例を示
すフローチャート、 第３図は第２図示の手順で用いることができるテストデ
ータを示す説明図、 第４図はプログラマブルコントローラの一般的構成例を
示すブロック図、 第５図は第４図におけるプロセッサ−入出力モジュール
間で授受される信号を説明するための説明図、 第６図（Ａ）および（Ｂ）は第５図における信号授受の
タイミングを説明するためのタイミングチャート、 第７図（Ａ）および（Ｂ）は、それぞれ、入力データ照
合のための入力モジュール側の回路例を示すブロック図
およびプロセッサによる処理例を示すフローチャート、 第８図（Ａ）および（Ｂ）は、それぞれ、出力データ照
合のための出力モジュール側の回路例を示すブロック図
およびプロセッサによる処理例を示すフローチャート、 第９図はアドレスバス−データバス間で生じた短絡を説
明するための説明図、 第10図はデータバス相互間で生じた短絡を説明するため
の説明図である。 １……プロセッサ、 ２……入出力モジュール、 ３……入出力バス、 A0〜A4……アドレスバス、 B0〜B7……データバス。
Claims (1)
- 【請求項１】プロセッサと入出力モジュールとをバスラ
インを介して結合してなるプログラマブル・コントロー
ラにおいて、 前記プロセッサは、アドレスバスを、いずれの入出力モ
ジュールをアクセスしないローの論理レベルの状態とす
ると共に、ハイの論理レベルにプルアップされたデータ
バスよりデータを読出し、当該読出したデータがハイの
論理レベルになっているか否かを判定することにより、
前記バスラインを構成するアドレスバスとデータバスと
の間の短絡の有無を検出する手段を具えたことを特徴と
するプログラマブル・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143572A JP2538643B2 (ja) | 1988-06-13 | 1988-06-13 | プログラマブル・コントロ―ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143572A JP2538643B2 (ja) | 1988-06-13 | 1988-06-13 | プログラマブル・コントロ―ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022402A JPH022402A (ja) | 1990-01-08 |
| JP2538643B2 true JP2538643B2 (ja) | 1996-09-25 |
Family
ID=15341866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143572A Expired - Lifetime JP2538643B2 (ja) | 1988-06-13 | 1988-06-13 | プログラマブル・コントロ―ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538643B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124830A (en) * | 1976-04-12 | 1977-10-20 | Mitsubishi Electric Corp | Buss malfunction detection circuit |
| JPS6013592B2 (ja) * | 1977-08-29 | 1985-04-08 | 株式会社日立製作所 | シ−ケンスコントロ−ラのデ−タバス故障診断装置 |
| JPS5635233A (en) * | 1979-08-30 | 1981-04-07 | Toshiba Corp | Fault detecting system for bus line |
| JPS57209517A (en) * | 1981-06-19 | 1982-12-22 | Hitachi Denshi Ltd | Self-diagnosing system for bus line |
-
1988
- 1988-06-13 JP JP63143572A patent/JP2538643B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022402A (ja) | 1990-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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