JP2538141B2 - 画像通信装置 - Google Patents
画像通信装置Info
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- JP2538141B2 JP2538141B2 JP3173718A JP17371891A JP2538141B2 JP 2538141 B2 JP2538141 B2 JP 2538141B2 JP 3173718 A JP3173718 A JP 3173718A JP 17371891 A JP17371891 A JP 17371891A JP 2538141 B2 JP2538141 B2 JP 2538141B2
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Description
【0001】
【産業上の利用分野】本発明は、ファクシミリ装置など
で使用されるモデムおよびその周辺回路が集積形成され
た半導体集積回路を備えた画像通信装置に関する。
で使用されるモデムおよびその周辺回路が集積形成され
た半導体集積回路を備えた画像通信装置に関する。
【0002】
【従来の技術】従来のこの種の装置は、図2に示すよう
に、シリアルデータから回線信号への変調および回線信
号からシリアルデータへの復調を行なう変復調回路21
と、上記変復調回路21を介して送受信されるシリアル
データをパラレルデータに変換するP/S(パラレル/
シリアル)変換回路22と、このP/S変換回路に入出
力されるパラレルデータに対してHDLCフレームによ
る信号処理を行なうHDLC制御回路23と、このHD
LC制御回路23を外部のバスライン8に接続するパラ
レル・データI/F(インターフェイス)24とが半導
体集積回路装置2として集積形成され、この半導体集積
回路装置2を、NCU(回線制御ユニット)1、CPU
(中央制御装置)4、RAM5、ROM6、画像記録装
置71および画像読取装置72が接続される外部機器I
/F7とともに、共通のバスライン8に接続してファク
シミリ装置の主要部分を構成することが行なわれていた
(たとえば、特開昭59−221167号公報を参
照)。
に、シリアルデータから回線信号への変調および回線信
号からシリアルデータへの復調を行なう変復調回路21
と、上記変復調回路21を介して送受信されるシリアル
データをパラレルデータに変換するP/S(パラレル/
シリアル)変換回路22と、このP/S変換回路に入出
力されるパラレルデータに対してHDLCフレームによ
る信号処理を行なうHDLC制御回路23と、このHD
LC制御回路23を外部のバスライン8に接続するパラ
レル・データI/F(インターフェイス)24とが半導
体集積回路装置2として集積形成され、この半導体集積
回路装置2を、NCU(回線制御ユニット)1、CPU
(中央制御装置)4、RAM5、ROM6、画像記録装
置71および画像読取装置72が接続される外部機器I
/F7とともに、共通のバスライン8に接続してファク
シミリ装置の主要部分を構成することが行なわれていた
(たとえば、特開昭59−221167号公報を参
照)。
【0003】さらに、図2に示したファクシミリ装置で
は、秘匿装置91によって、回線Lから送信および受信
されるファクシミリ信号の暗号化および解読を行なえる
ようにしてある。この秘匿装置91を接続するために、
上述した構成に加えて、シリアル入出力I/F92、P
/S変換回路93、HDLC制御回路94が別途設けら
れている。
は、秘匿装置91によって、回線Lから送信および受信
されるファクシミリ信号の暗号化および解読を行なえる
ようにしてある。この秘匿装置91を接続するために、
上述した構成に加えて、シリアル入出力I/F92、P
/S変換回路93、HDLC制御回路94が別途設けら
れている。
【0004】
【発明が解決しようとする課題】しかし、かかる構成に
よれば、秘匿装置を接続するために回路数が多くなっ
て、装置が複雑かつ高コスト化するという問題があっ
た。
よれば、秘匿装置を接続するために回路数が多くなっ
て、装置が複雑かつ高コスト化するという問題があっ
た。
【0005】上述の問題は以下の理由で生じる。すなわ
ち、秘匿装置91は、暗号解読したシリアルデータが所
定のHDLCフレームとなるようにするために、単独で
使用することはできず、その使用に際してはP/S変換
回路93とHDLC制御回路94が別途必要になる。こ
のため、秘匿装置91が接続可能なファクシミリ装置
は、どうしても複雑かつ高コストにならざるを得なかっ
た。
ち、秘匿装置91は、暗号解読したシリアルデータが所
定のHDLCフレームとなるようにするために、単独で
使用することはできず、その使用に際してはP/S変換
回路93とHDLC制御回路94が別途必要になる。こ
のため、秘匿装置91が接続可能なファクシミリ装置
は、どうしても複雑かつ高コストにならざるを得なかっ
た。
【0006】本発明は、上述した課題に鑑みてなされた
もので、装置を複雑かつ高コスト化することなく、秘匿
装置の接続を可能にする画像通信装置を提供することを
目的とする。
もので、装置を複雑かつ高コスト化することなく、秘匿
装置の接続を可能にする画像通信装置を提供することを
目的とする。
【0007】
【課題を解決するための手段】本発明は上述の課題を解
決するため、シリアルデータと回線信号との間の変調お
よび復調を行なう変復調回路と、上記変復調回路を介し
て送受信されるシリアルデータをパラレルデータに変換
するP/S変換回路と、このP/S変換回路に入出力さ
れるパラレルデータに対してHDLCフレームによる信
号処理を行なうHDLC制御回路と、このHDLC制御
回路を外部のバスラインに接続するパラレル・データI
/Fを半導体集積回路装置として集積形成するととも
に、上記変復調回路と上記P/S変換回路の各シリアル
入出力を互いに切り離した状態でそれぞれに上記半導体
集積回路装置の外部端子へ導出させる、という構成を備
えたものである。
決するため、シリアルデータと回線信号との間の変調お
よび復調を行なう変復調回路と、上記変復調回路を介し
て送受信されるシリアルデータをパラレルデータに変換
するP/S変換回路と、このP/S変換回路に入出力さ
れるパラレルデータに対してHDLCフレームによる信
号処理を行なうHDLC制御回路と、このHDLC制御
回路を外部のバスラインに接続するパラレル・データI
/Fを半導体集積回路装置として集積形成するととも
に、上記変復調回路と上記P/S変換回路の各シリアル
入出力を互いに切り離した状態でそれぞれに上記半導体
集積回路装置の外部端子へ導出させる、という構成を備
えたものである。
【0008】
【作用】本発明は、上述の構成によって、半導体集積回
路装置内のP/S変換回路とHDLC制御回路を秘匿装
置の接続に利用できるようになるため、装置を複雑かつ
高コスト化することなく、ファクシミリ装置などに秘匿
装置を接続することが可能となる。
路装置内のP/S変換回路とHDLC制御回路を秘匿装
置の接続に利用できるようになるため、装置を複雑かつ
高コスト化することなく、ファクシミリ装置などに秘匿
装置を接続することが可能となる。
【0009】
【実施例】以下、本発明の実施例を図を参照しながら説
明する。
明する。
【0010】なお、図において、同一符号は同一または
相当部分を示すものとする。図1は本発明の一実施例に
よる半導体集積回路装置およびこの半導体集積回路装置
を用いたファクシミリ装置の概略構成を示すものであっ
て、1は回線Lに接続されるNCU(回線制御ユニッ
ト)、2はファクシミリ信号の伝送制御を行なうための
主要な回路が集積形成された半導体集積回路装置、3は
データの圧縮伸張回路、4はマイクロ回路化された汎用
制御装置いわゆるマイクロ・コンピュータを用いたCP
U(中央制御装置)、5は画情報などの可変データを記
憶するRAM、6はシステム・プログラムなどの固定デ
ータを記憶したROM、7は画像記録装置71および画
像読取装置(スキャナー)72が接続する外部機器I/
F、8は上述した各部を互いに連結するためバスライ
ン、91は秘匿装置、92は秘匿装置91のシリアル入
出力I/Fである。
相当部分を示すものとする。図1は本発明の一実施例に
よる半導体集積回路装置およびこの半導体集積回路装置
を用いたファクシミリ装置の概略構成を示すものであっ
て、1は回線Lに接続されるNCU(回線制御ユニッ
ト)、2はファクシミリ信号の伝送制御を行なうための
主要な回路が集積形成された半導体集積回路装置、3は
データの圧縮伸張回路、4はマイクロ回路化された汎用
制御装置いわゆるマイクロ・コンピュータを用いたCP
U(中央制御装置)、5は画情報などの可変データを記
憶するRAM、6はシステム・プログラムなどの固定デ
ータを記憶したROM、7は画像記録装置71および画
像読取装置(スキャナー)72が接続する外部機器I/
F、8は上述した各部を互いに連結するためバスライ
ン、91は秘匿装置、92は秘匿装置91のシリアル入
出力I/Fである。
【0011】ここで、上記半導体集積回路装置2は、シ
リアルデータから回線信号への変調および回線信号から
シリアルデータへの復調を行なう変復調回路21と、こ
の変復調回路21を介して送受信されるシリアルデータ
をパラレルデータに変換するP/S変換回路22と、こ
のP/S変換回路22に入出力されるパラレルデータに
対してHDLCフレームによる信号処理を行なうHDL
C制御回路23と、このHDLC制御回路23を外部の
バスライン8に接続するパラレル・データ・I/F(イ
ンターフェイス)24が同一の半導体基板に集積形成さ
れている。これとともに、上記変復調回路21と上記P
/S変換回路22の各シリアル入出力が互いに切り離さ
れた状態で、それぞれに上記半導体集積回路装置2の外
部端子P1,P2へ導出されている。
リアルデータから回線信号への変調および回線信号から
シリアルデータへの復調を行なう変復調回路21と、こ
の変復調回路21を介して送受信されるシリアルデータ
をパラレルデータに変換するP/S変換回路22と、こ
のP/S変換回路22に入出力されるパラレルデータに
対してHDLCフレームによる信号処理を行なうHDL
C制御回路23と、このHDLC制御回路23を外部の
バスライン8に接続するパラレル・データ・I/F(イ
ンターフェイス)24が同一の半導体基板に集積形成さ
れている。これとともに、上記変復調回路21と上記P
/S変換回路22の各シリアル入出力が互いに切り離さ
れた状態で、それぞれに上記半導体集積回路装置2の外
部端子P1,P2へ導出されている。
【0012】上記外部端子P1,P2は、シリアル入出
力I/F92を介して秘匿装置91に接続されるように
なっている。秘匿装置91は、上記半導体集積回路装置
2内の変復調回路21とP/S変換回路22との間でや
り取りされるシリアルデータに対して秘匿処理を行な
う。秘匿装置91を動作させない場合の上記外部端子P
1,P2の間は、秘匿装置91を介して互いに直結(ス
ルー状態)されるようになっている。
力I/F92を介して秘匿装置91に接続されるように
なっている。秘匿装置91は、上記半導体集積回路装置
2内の変復調回路21とP/S変換回路22との間でや
り取りされるシリアルデータに対して秘匿処理を行な
う。秘匿装置91を動作させない場合の上記外部端子P
1,P2の間は、秘匿装置91を介して互いに直結(ス
ルー状態)されるようになっている。
【0013】以上のように構成された半導体集積回路装
置およびファクシミリ装置について、以下その動作を説
明する。
置およびファクシミリ装置について、以下その動作を説
明する。
【0014】まず、秘匿装置91が非動作状態にある場
合について説明する。この場合、半導体集積回路装置2
内の変復調回路21とP/S変換回路22は直接シリア
ルデータのやり取りを行なう。
合について説明する。この場合、半導体集積回路装置2
内の変復調回路21とP/S変換回路22は直接シリア
ルデータのやり取りを行なう。
【0015】すなわち、受信時には、回線Lからの受信
画情報が半導体集積回路装置2内の回路21,22,2
3,24によって受信処理された後、バスライン8を介
してデータ圧縮伸張回路3へ送られ、そこで元の画情報
に復元された後、画像記録装置71で記録紙に印刷記録
される。
画情報が半導体集積回路装置2内の回路21,22,2
3,24によって受信処理された後、バスライン8を介
してデータ圧縮伸張回路3へ送られ、そこで元の画情報
に復元された後、画像記録装置71で記録紙に印刷記録
される。
【0016】送信時には、画像読取装置72からの読取
画情報がデータ圧縮伸張回路3で圧縮処理された後、半
導体集積回路装置2内の回路24,23,22,21に
よって送信処理されて回線Lへ送出される。
画情報がデータ圧縮伸張回路3で圧縮処理された後、半
導体集積回路装置2内の回路24,23,22,21に
よって送信処理されて回線Lへ送出される。
【0017】次に、秘匿装置91が動作状態にある場合
について説明する。この場合、半導体集積回路装置2内
の変復調回路21とP/S変換回路22は、外部端子P
1,P2を介して接続される秘匿装置91を介して間接
的にデータのやり取りを行なう。
について説明する。この場合、半導体集積回路装置2内
の変復調回路21とP/S変換回路22は、外部端子P
1,P2を介して接続される秘匿装置91を介して間接
的にデータのやり取りを行なう。
【0018】すなわち、受信時には、半導体集積回路装
置2内の変復調回路21によって受信信号から復調され
たシリアルデータが、外部端子P1を介して秘匿装置9
1に入力され、そこで暗号解読処理された後、外部端子
P2から半導体集積回路装置2内に戻される。半導体集
積回路装置2内に戻された解読データは、P/S変換回
路22でパラレルデータに変換され、HDLC制御回路
23でフレーム処理された後、パラレル・データI/F
24から外部バスライン8を介してデータ圧縮伸張回路
3へ送られ、そこで記録のために伸張処理される。
置2内の変復調回路21によって受信信号から復調され
たシリアルデータが、外部端子P1を介して秘匿装置9
1に入力され、そこで暗号解読処理された後、外部端子
P2から半導体集積回路装置2内に戻される。半導体集
積回路装置2内に戻された解読データは、P/S変換回
路22でパラレルデータに変換され、HDLC制御回路
23でフレーム処理された後、パラレル・データI/F
24から外部バスライン8を介してデータ圧縮伸張回路
3へ送られ、そこで記録のために伸張処理される。
【0019】送信時には、半導体集積回路装置2内のP
/S変換回路22によってシリアルデータに変換された
HDLCフレーム信号が、外部端子P2を介して秘匿装
置91に入力され、そこで暗号化処理された後、外部端
子P1を介して半導体集積回路装置2内に戻される。半
導体集積回路装置2内に戻された信号は、変復調回路2
1によって回線信号に変調された後、回線Lへ送出され
る。
/S変換回路22によってシリアルデータに変換された
HDLCフレーム信号が、外部端子P2を介して秘匿装
置91に入力され、そこで暗号化処理された後、外部端
子P1を介して半導体集積回路装置2内に戻される。半
導体集積回路装置2内に戻された信号は、変復調回路2
1によって回線信号に変調された後、回線Lへ送出され
る。
【0020】以上のようにして、半導体集積回路装置2
内のP/S変換回路22とHDLC制御回路23がファ
クシミリ信号の送受信処理と秘匿装置2の接続処理の両
方に利用される。これにより、装置を複雑かつ高コスト
化することなく、ファクシミリ装置などに秘匿装置を接
続して使用することができる。
内のP/S変換回路22とHDLC制御回路23がファ
クシミリ信号の送受信処理と秘匿装置2の接続処理の両
方に利用される。これにより、装置を複雑かつ高コスト
化することなく、ファクシミリ装置などに秘匿装置を接
続して使用することができる。
【0021】
【発明の効果】以上の説明から明らかなように、本発明
は、シリアルデータと回線信号との間の変調および復調
を行なう変復調回路と、上記変復調回路を介して送受信
されるシリアルデータをパラレルデータに変換するP/
S変換回路と、このP/S変換回路に入出力されるパラ
レルデータに対してHDLCフレームによる信号処理を
行なうHDLC制御回路と、このHDLC制御回路を外
部のバスラインに接続するパラレル・データI/Fを半
導体集積回路装置として集積形成するとともに、上記変
復調回路と上記P/S変換回路の各シリアル入出力を互
いに切り離した状態でそれぞれに上記半導体集積回路装
置の外部端子へ導出させることによって、半導体集積回
路装置内のP/S変換回路とHDLC制御回路を秘匿装
置の接続にも利用できるようになるため、装置を複雑か
つ高コスト化することなく、ファクシミリ装置などに秘
匿装置を接続して使用することが可能になる、という効
果を有するものである。
は、シリアルデータと回線信号との間の変調および復調
を行なう変復調回路と、上記変復調回路を介して送受信
されるシリアルデータをパラレルデータに変換するP/
S変換回路と、このP/S変換回路に入出力されるパラ
レルデータに対してHDLCフレームによる信号処理を
行なうHDLC制御回路と、このHDLC制御回路を外
部のバスラインに接続するパラレル・データI/Fを半
導体集積回路装置として集積形成するとともに、上記変
復調回路と上記P/S変換回路の各シリアル入出力を互
いに切り離した状態でそれぞれに上記半導体集積回路装
置の外部端子へ導出させることによって、半導体集積回
路装置内のP/S変換回路とHDLC制御回路を秘匿装
置の接続にも利用できるようになるため、装置を複雑か
つ高コスト化することなく、ファクシミリ装置などに秘
匿装置を接続して使用することが可能になる、という効
果を有するものである。
【図1】本発明の一実施例による半導体集積回路装置お
よびそれを用いたファクシミリ装置の概略構成図
よびそれを用いたファクシミリ装置の概略構成図
【図2】従来の半導体集積回路装置およびそれを用いた
ファクシミリ装置の概略構成図
ファクシミリ装置の概略構成図
L 回線 1 NCU(回線制御ユニット) 2 半導体集積回路装置 21 変復調回路 22 P/S(パラレル/シリアル)変換回路 23 HDLC制御回路 24 パラレルデータI/F P1,P2 外部端子P1,P2 3 データ圧縮伸張回路 4 CPU(中央制御装置) 5 RAM 6 ROM 7 外部機器I/F(インターフェイス) 8 バスライン 91 秘匿装置 92 シリアル入出力I/F
Claims (2)
- 【請求項1】 シリアルデータから回線信号への変調お
よび回線信号からシリアルデータへの復調を行なう変復
調回路と、この変復調回路を介して送受信されるシリア
ルデータをパラレルデータに変換するパラレル/シリア
ル変換回路と、このパラレル/シリアル変換回路に入出
力されるパラレルデータに対してHDLCフレームによ
る信号処理を行なうHDLC制御回路と、このHDLC
制御回路を外部のバスラインに接続するパラレル・デー
タ・インターフェイスとが半導体集積回路装置として集
積形成されるとともに、上記変復調回路と上記パラレル
/シリアル変換回路の各シリアル入出力が互いに切り離
し可能な状態でそれぞれに上記半導体集積回路装置の外
部端子へ導出されていることを特徴とする画像通信装
置。 - 【請求項2】 パラレル/シリアル変換回路に入出力さ
れるパラレルデータに対してHDLCフレームによるフ
ァクシミリ伝送制御を行なうHDLC制御回路と、この
HDLC制御回路を外部のバスラインに接続するパラレ
ル・データ・インターフェイスと、変復調回路とパラレ
ル/シリアル変換回路との間でやり取りされるシリアル
データに対して秘匿処理を行なう秘匿装置とを備えた請
求項1記載の画像通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3173718A JP2538141B2 (ja) | 1991-07-15 | 1991-07-15 | 画像通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3173718A JP2538141B2 (ja) | 1991-07-15 | 1991-07-15 | 画像通信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0522614A JPH0522614A (ja) | 1993-01-29 |
JP2538141B2 true JP2538141B2 (ja) | 1996-09-25 |
Family
ID=15965859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3173718A Expired - Fee Related JP2538141B2 (ja) | 1991-07-15 | 1991-07-15 | 画像通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2538141B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4043422B2 (ja) * | 2003-08-27 | 2008-02-06 | シャープ株式会社 | 画像処理装置 |
-
1991
- 1991-07-15 JP JP3173718A patent/JP2538141B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0522614A (ja) | 1993-01-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |