JP2526633B2

JP2526633B2 - 位相同期回路

Info

Publication number: JP2526633B2
Application number: JP63098560A
Authority: JP
Inventors: 琢司中野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-05-14
Filing date: 1988-04-21
Publication date: 1996-08-21
Anticipated expiration: 2011-08-21
Also published as: JPH01157125A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、位相同期回路に係り、特に位相同期すべき
入力信号の平均周波数には変更ないが位相に変更がある
場合の位相同期制御技術およびループフィルタを含まな
い位相同期回路の構成技術に関する。

（従来の技術）位相同期回路（Phase Locked Loop:以下、単に「PL
L」と略称する）は、一般的には第14図（入力信号がパ
ルス列信号の場合）や第16図（入力信号が正弦波信号の
場合）に示す如くに構成される。第14図において、この
PLLは、位相比較器（Phase Comparator:PC）102と、低
域通過フィルタ（Low Pass Filter:LPF）103と、電圧制
御発振器（Voltage Controlled Oscilator:VCO）104
と、周波数分周器（Frequency Divider:FD）105とで構
成され、入力端子101には位相同期すべき入力パルス601
が印加される。また、入力信号が正弦波信号である場合
のPLLは、第16図に示す如く、第14図中のFD105を欠いた
構成である。両回路はほぼ同様な動作をするので、以下
第14図に示すPLLの動作を第15図を参照して説明する。

入力パルス601は、例えば第15図（イ）に示す如く、
平均周波数が一定でそのパルス位相に変化がないパルス
列からなり、これがPC102の一方の入力へ与えられる。
また、PC102の他方の入力へ与えられる出力パルス602
は、FD105が後述する如くして発生するものであるが、
入力パルス601との位相関係は例えば第15図（ロ）に示
す如くになっているとする。

PC102は、入力パルス601と出力パルス602間の位相を
比較し、例えば第15図（ハ）に示す如く、入力パルス60
1に対し出力パルス602の位相が遅相であれば正極性、進
相であれば負極性であって位相差分のパルス幅を有する
PC出力パルス603を形成し、それをLPF103へ送出する。

LPF103は、第15図（ニ）に示す如く、PC出力パルス60
3の各パルスのパルス幅および極性に応じたVCO制御電圧
604を形成し、それをVCO104へ送出する。

VCO104は、第15図（ホ）に示す如く、VCO制御電圧604
に応じた周波数のパルス列を発生し、それをVCO出力605
としてFD105へ送出する。

FD105は、VCO出力605のパルス数を逐一計数し、計数
値が値Ｎとなった時に１個のパルスを発生し、それを出
力パルス602として前記PC102の他方の入力へ与えると同
時に、新たにVCO出力605のパルス数の計数動作を開始す
る。出力パルス602は、第15図に示す如く、VCO出力605
のパルス数が値Ｎとなる度に発生するのである。

以上要するに、このPLLでは、VCO出力605を分周した
出力パルス602と入力パルス601との位相差に応じたPC出
力パルス603をLPF103で平滑化し、それをVCO制御電圧60
4としてVCO104に印加することによってVCO104の発振周
波数が制御される。

その結果、VCO104の発振周波数は入力パルス601の平
均周波数のＮ倍に一致し、出力パルス602の位相は入力
パルス601の位相と一致させられる。

同様に、第16図に示すPLLでは、VCO出力605の位相が
入力正弦波信号801の位相と一致させられる。

（発明が解決しようとする課題）上述したように、従来のPLLでは、入力信号と出力信
号の位相が一致するようにVCOの発振周波数、つまり出
力信号の位相を制御するようになっている。従って、入
力信号の平均周波数には変更はないが位相に変更があっ
た場合には、改めて位相同期制御動作が行われ、変更前
と同内容の位相同期状態に移行できる。

しかし、その移行過程においては、VCOの発振周波数
は変動してしまい、また出力信号の位相が持っていた位
相情報が失われてしまうという問題点がある。

このことは、次の如き制御態様を考えれば明らかであ
る。即ち、例えば第14図に示すPLLを用いて略一定の周
期で回転する回転軸上の定点で出力パルスを発生させ、
かつ回転軸の１回転をＮ分割するパルス列としてVCOの
出力を用いる場合において前記の如き位相同期制御のや
り直しが行われた場合、新たな位相同期状態に落ち着く
までの間は回転軸の定点位置および回転角度位置が不明
となってしまうのである。この問題は入力パルス発生源
としてパルス位相が異なる２台の回転検出器を用い、両
者を切り替えて使用する場合に生ずることがある。

さらに、PLLの信頼性や安定性の向上を図るためには
ディジタル化することが望ましい。しかし、従来のPLL
では所定の応答・同期性能を得るためにループフィルタ
（LPF）を含むことが不可欠であるが、このLPFの機能は
アナログ回路の場合のような簡便な回路構成によっては
実現できない。そこで、従来提案されているディジタル
PLLでは、LPFの機能を確率制御フィルタで実現している
ものもあるが、これは多数の観測量を蓄積するメモリを
必要とするなど回路構成が複雑化する傾向があり、また
確率変換特性の設計が非常に難しいという問題点があ
る。

本発明は、このような問題点に鑑みなされたもので、
その目的は、平均周波数に変更はないが位相に変更の生
ずることがある入力信号に出力信号の位相を同期させる
場合において、その変更があり新たな位相同期状態へ移
行する移行過程でも出力信号の位相を変更前の位相同期
状態のものに保持させる位相補正手段を備えた位相同期
回路を提供すること、およびループフィルタを含まない
新規構成の位相同期回路を提供することにある。

（課題を解決するための手段）前記目的を達成するために、本発明の位相同期回路は
次の如き構成を有する。

即ち、本発明（第１発明）の位相同期回路は、入力信
号と帰還信号の位相比較を行う位相比較器と、この位相
比較器の出力を受けて所定の制御電圧を形成する低域通
過フィルタと、前記所定の制御電圧を受けて前記帰還信
号の基礎となる出力信号を発生する電圧制御発振器とを
少なくとも備え、出力信号の位相を入力信号の位相に同
期させるべく作動する位相同期回路において；前記入力
信号は平均周波数に変更はないが位相に変更の生ずるこ
とがある正弦波状のアナログ信号またはパルス列信号か
らなり、かつその入力信号の位相に変更があったとき所
定の位相補正量でもって前記帰還信号を操作する位相補
正手段を設けたことを特徴とするものである。

また、本発明（第２発明）の位相同期回路は、入力信
号と帰還信号との位相差を検出する位相差検出手段と；
前記位相差信号に周期比較信号を加算し所定の制御量か
らなる制御信号を出力する加算手段と；前記制御信号を
受けてその制御量に従った周期で発振動作をし前記帰還
信号の基礎となる出力信号を発生する発振手段と；前記
入力信号を微分したものと前記周期比較信号との周期差
を検出する周期差検出手段と；前記周期差信号を積分し
て前記周期比較信号を形成する周期比較信号発生手段
と；を備えることを特徴とするものである。

（作用）次に、前記の如く構成される本発明の位相同期回路の
作用を説明する。

まず、第１発明に係る位相同期回路の作用を説明す
る。即ち、入力信号は、平均周波数に変更はないが位相
に変更の生ずることがある正弦波状のアナログ信号また
はパルス列信号からなるが、その入力信号の位相に変更
があったときには位相補正手段がその位相変化に対応し
た所定の位相補正量でもって帰還信号を操作する。

その結果、電圧制御発振器の出力信号は変更前の位相
同期状態における位相を保持できることになる。なお、
位相補正手段は入力信号がアナログ信号かパルス列信号
かによって構成法が異なる。

このように、第１発明の位相同期回路によれば、入力
信号とその入力信号の位相に応じて出力信号を位相補正
した信号との間で位相比較を行うようにしたので、入力
信号に位相変更が生じた場合でも位相同期制御をやり直
すことなく変更前の位相同期状態を保持できる効果があ
る。

次いで、第２発明に係る位相同期回路の作用を第１図
（線形モデル図）を参照して説明する。

この第２発明の位相同期回路は、第１図に示すよう
に、→→→→→の主閉ループに→→
→→の副閉ループを並設し、従来必要とされていた
ループフィルタ（LPF）を実体として含まない構成とし
たものである。ここに、は入力信号（連続値とする）
の位相θ_ｉ（ｔ）と出力信号の位相θ_ｏ（ｔ）との位相
比較を行う比較器、はその位相比較特性であって、全
体として位相差検出手段を構成する。は主閉ループに
含まれるループゲイン（Ｋ_β）、は検出した位相差に
副閉ループで生成した周期（周期比較信号）ω_ｏ（ｔ）
を加えての発振周期を制御する制御信号を出力する加
算手段、は入力された制御量に比例した周期で発振動
作をする発振手段である。

また、は入力信号の位相θ_ｉ（ｔ）を微分して入力
信号の周期ω_ｉ（ｔ）を検出する微分器、は入力信号
の周期ω_ｉ（ｔ）と周期比較信号ω_ｏ（ｔ）との周期比
較を行う比較器、は周期比較特性であり、全体として
周期差検出手段を構成する。

は副閉ループに含まれるループゲイン（Ｋ_α）、
は入力された周期差を積分し周期ω_ｏ（ｔ）の周期比較
信号を形成する周期比較信号発生手段である。

以上の構成において、副閉ループでは、微分器の出
力ω_ｉ（ｔ）はω_ｉ（ｔ）＝θ_ｉ（ｔ）とすると、 ω_ｉ（ｓ）＝ｓθ_ｉ（ｓ） ……（１）と表せるから、周期比較信号発生手段の出力ω
_ｏ（ｔ）は、と表せる。すると、主閉ループで生成される出力信号の
位相θ_ｏ（ｔ）は、と表せる。従って、式（１）、同（２）、同（３）を整
理すると、（Ｋ_αｓ＋Ｋ_βｓ＋Ｋ_αＫ_β）θ_ｉ（ｓ）＝（s²＋Ｋ_αｓ＋Ｋ_βｓ＋Ｋ_αＫ_β）θ_ｏ（ｓ） ……
（４）となり、伝達関数Ｈ（ｓ）はとなる。

即ち、この位相同期回路は、副閉ループで生成される
入力信号の周期と同期した周期を、主閉ループで生成さ
れる入力信号の位相に同期した位相で発振する発振手段
の自走発振周期となるようにしたものである。

ところで、従来のループフィルタ（LPF）を含む位相
同期回路の伝達関数Ｈ（ｓ）は、周知のように、と表せるが、ループフィルタが完全積分型能動フィルタ
でその伝達関数Ｆ（ｓ）がである場合の式（６）は前記式（５）と同形式となる。
このことは、この第２発明に係る位相同期回路がループ
フィルタを含む従来の２次ループ位相同期回路と同等に
機能することを示すものである。

このように、第２発明の位相同期回路によれば、ルー
プフィルタを含んだ従来の２次ループ位相同期回路を、
実体としてループフィルタを含まない構成で実現できる
ので、回路構成が複雑でかつ設計困難な確率制御フィル
タを用いないで、簡素な回路構成でかつ設計容易なディ
ジタル化位相同期回路の実現を可能にする効果がある。

（実施例）以下、本発明の実施例を図面を参照して説明する。な
お、第14図や第16図に示す従来例回路と同一名称部分に
は同一名称符号を付しその説明を省略する。

第２図は本発明の第１実施例に係る位相同期回路を示
す。この第１実施例回路は、第16図に示すPLLにおい
て、位相補正手段として、位相補正信号発生器１と加算
器２を設けたものである。

位相補正信号発生器１は、入力端子101に印加される
入力正弦波信号801を受けて内部的に設定される基準位
相と入力信号の位相関係を監視し、その入力信号の位相
変更に応答して位相差に応じた所定の位相補正信号を発
生し、それを加算器２の一方の入力に与える。

加算器２では一方の入力に与えられた位相補正信号と
他方の入力に与えられるVCO出力605とを加算又は減算
し、それを帰還信号としてPC102に与える。

その結果、入力正弦波信号801の位相変更前後におけ
る位相オフセットが相殺され、VCO出力605は位相変更前
の位相同期状態を保持することになる。

次に、第３図は本発明の第２実施例に位相同期回路を
示す。この第２実施例回路は前記第１実施例回路に対す
るもので、位相補正手段として、位相補正信号発生回路
21と遅延回路22を設けたものである。

位相補正信号発生回路21は、入力端子101に印加され
る入力正弦波信号801が２種の位相状態をとる場合に対
するもので、第１の補正要素21aと、第２の補正要素21b
と、入力端子23に印加される切換信号を受けて第１の補
正要素21aと第２の補正要素21bのいずれかを選択し、そ
れから所定の位相補正信号を取り出して遅延回路22に与
えるスイッチ21cを備える。

遅延回路22はVCO出力605の位相を入力された位相補正
信号に従って適宜量進遅させ、それを帰還信号としてPC
102に与える。なお、入力端子23に印加される切換信号
は入力信号に位相変更が生じた時点を示す信号である。

その結果、第１実施例と同様にVCO出力605を位相変更
前の位相同期状態に保持することができる。

次いで、第４図および第５図を参照して第２実施例回
路の応用例を説明する。これによって第２実施例回路の
動作が一層明らかとなる。なお、この応用例は第１実施
例回路も同様に適用できるものである。

第４図はスピン安定化方式の人工衛星において用いら
れるデスピン制御装置の構成例を示す。

このデスピン制御装置は、位相同期回路31と、角度制
御部32と、デスピン制御部33とからなる。この基本構成
は従前のデスピン制御装置と同様であって、異なる点は
太陽センサ34が同34aと同34bの２組ある点と位相同期回
路31が本発明に係るものである点である。なお、従前の
デスピン制御装置については、例えば文献「“さきがけ
（1985−001−Ａ）”及び“すいせい（1985−073−
Ａ）”のデスパンアンテナ制御系」（宇宙科学研究所報
告第34号ISSN 0285−2853），文献「PLANET−Ａ搭載デ
スパンアンテナ制御装置」｛NEC技報Vol.37 No.2（昭
和59年２月）｝がある。

このデスピン制御装置は、衛星本体の側壁に固定され
た太陽センサ34によって衛星のスピン運動に追従した信
号を得、これに基づき指向性アンテナ、観測センサや光
学センサなどを備えるデスピン部35の回転速度を制御
し、以てデスピン部35を衛星本体のスピン運動を逆方向
に同速度で回転させ、また常にその指向方向の位相を検
出・補正することによってデスピン部35を慣性空間の一
定方向（例えば地球方向）に指向させ続けることを行う
装置である。なお、従前のデスピン装置における位相同
期回路は１個の太陽センサの出力信号に位相同期するよ
うになっている。

太陽センサ34a,同34bは例えば照度計からなり入射角
に比例した太陽光検出信号を発生する。今、時間原点を
０位相とする基準信号（第５図（ａ））を考え、これをｖ＝sinωｔ ……（８）と表し、太陽センサ34aの出力信号である入力信号＃１
は第５図（ｂ）に示す如く基準信号からφ_１−θ_１［ra
d］の遅れ位相を持つとすれば、 v₁＝asin（ω₁t＋θ_１−φ_１） ……（９）と表せる。また、太陽センサ34bの出力信号である入力
信号＃２は第４図（ｃ）に示す如く基準信号からφ_２−
θ_２［rad］の遅れ位相を持つとすれば、 v₂＝asin（ω₂t＋θ_２−φ_２） ……（10）と表せる。なお、θ₁,θ_２は微少偏差（エラー）であ
る。ここで、入力信号＃１と同＃２に関しては、入力信
号＃２は入力信号＃１に対しｑ［rad］だけの遅れ位相
を持っているとする。これらの入力信号＃１と同＃２が
スイッチ38に入力する。

入力端子39には第５図（ｄ）に示す如き切換信号ｄが
印加される。これはスイッチ38および位相補正信号発生
回路21のスイッチ21cを切換制御するもので、時点Ｐに
おいて両スイッチが切換えられる。スイッチ38に関して
は、時点Ｐ以前では入力信号＃１が、時点Ｐ以後では入
力信号＃２がそれぞれ選択され、その結果、第５図
（ｅ）に示す如く、時点Ｐで位相変化のある入力信号ｅ
が入力端子101に印加される。

一方、スイッチ21cに関しては、時点Ｐ以前では第１
の補正要素（位相量φ_１［rad］）が、時点Ｐ以後では
第２の補正要素（位相量φ_２［rad］）がそれぞれ選択
される（第５図（ｇ））。これらはVCO出力信号ｆ（第
５図（ｆ））に対する位相補正量となるもので、時点Ｐ
以前では位相量φ_１［rad］だけの、また時点Ｐ以降は
位相量φ_２［rad］だけの位相遅れをVCO出力信号ｆにも
たらすべく遅延回路22へ与えられるのである。

今、時点Ｐ以前におけるVCO出力信号ｆを v₁′＝bcos（ω_１′ｔ＋θ_１′） ……（11）とすると、この信号は遅延回路22でφ_１［rad］の位相
遅れをもたらされ、 v₁″＝bcos（ω_１′ｔ＋θ_１′−φ_１） ……（12）となる。これはPC102の帰還信号である位相比較信号
（第５図（ｈ））となるから、時点Ｐ以前のPC102で
は、式（９）と同（12）の積算が行われ、で示される信号が得られる。そして、式（13）の第１項
の高調波成分はLPF103で除去されるから、VCO出力電圧
ｖは、PC102の利得をＫ、LPF103の伝達関数をＦ（ｓ）
とすれば、＝Ｋ・Ｆ（ｓ）sin｛（ω_１−ω_１′）ｔ＋θ_１−θ
_１′｝ ……（14）と表される。ここで、式（14）において、ω_１＝ω_１′
とし、θ_１−θ_１′は十分小さいとすれば、＝Ｋ・Ｆ（ｓ）（θ_１−θ_１′） ……（15）となる。つまり、VCO出力605、即ちVCO出力信号ｆは基
準信号（第５図（ａ））と同期しているのである。

時点Ｐ以降のVCO出力信号ｆおよび位相比較信号は第
５図（ｆ）および同図（ｈ）に示す通りであって、同様
の手順によって式（15）が得られる。

次に、角度制御部32では、角度信号入力端子40に設定
されるα［rad］の遅れ位相でもってVCO出力信号ｆに対
し遅延処理を施した次の式（16）で示される方向制御信
号ｉを形成し、それをデスピン制御部33へ送出する（第
５図（ｉ））。

v₁＝bcos（ω_１′ｔ＋θ_１′−α） ……（16）デスピン制御部33は、この方向制御信号ｉにデスピン
部35の駆動機構が発する次の式（17）で示されるフィー
ドバック信号ｊ（第５図（ｊ））が同期するようにデス
ピン部35へ駆動信号ｋを送出して制御する。

ｖ＝csin（Ωｔ＋Θ−α） ……（17）ここで、角周波数ω，同ω_１′，同Ωはそれぞれ一致
し、またθ₁,θ_１′，Θは十分小さいことから、デスピ
ン部35は基準信号（第５図（ａ））にα［rad］だけ位
相遅れを施した信号に追従するように回転することがわ
かる。

斯くして、太陽センサ34aと同34bを切換使用し、基準
信号に対して異なる位相オフセットをもつ入力信号が交
代して入力しても、デスピン部35の指向方向を常に一定
の方向に指向させ続けることができる。

次いで、第６図は本発明の第３実施例に係る位相同期
回路を示す。この第３実施例回路は入力信号がパルス列
信号からなる場合のもので、第14図に示した従来例回路
に対するものである。

即ち、この位相同期回路は、位相補正手段として、位
相比較器（PC）102と低域通過フィルタ（LPF）103間に
アナログスイッチ（SW）106を設けるとともに、機能追
加をした周波数分周器（FD）105′とPC102間の帰還経路
に保持回路であるレジスタ107とコンパレータ108を設け
たものである。

入力端子101に印加される入力パルス202は、平均周波
数は略一定であるがパルス位相に変更の生ずることがあ
るものである。例えば、第７図（ロ）に示す如く、Ｐ点
において位相に変更が生じた場合、変更前の入力パルス
＃1,同＃２および同＃３の平均周波数と変更後の入力パ
ルス＃4,同＃５および同＃６の平均周波数は略一定であ
る。この入力パルス202はPC102およびアンドゲート113
の一方の入力となっている。

入力端子109へ印加されるホールド信号201は、第７図
（イ）に示す如く、通常は低レベルにあるが、入力パル
ス202の位相に変更が生じた時点Ｐ近傍の所定期間だけ
高レベルとなる信号である。つまり、低レベルである期
間が非ホールド期間、高レベルである期間がホールド期
間である。図示例では、入力パルス＃３の立ち下り後の
適宜時間ｔ経過後にホールド期間が開始し、入力パルス
＃４の立ち下りに応答してホールド期間が終了してお
り、入力パルス＃４がホールド期間内に存在する入力パ
ルスとなっている。このホールド信号201はSW106へ制御
信号として与えられるとともに、アンドゲート113の他
方の入力となっている。

その結果、アンドゲート113は、ホールド信号201のホ
ールド期間内に存在する入力パルス＃４の生起タイミン
グでタイミング信号203（第７図（ハ））を発生し、そ
れをレジスタ107へ送出する。

PC102は、他方の入力が第14図で示した場合と異なり
本発明に係るコンパレータ108が形成する位相比較パル
ス206となっている。

SW106は、ホールド信号201を受けて、その信号レベル
が低レベルである期間、つまり非ホールド期間だけ導通
状態となり、PC102の出力（比較結果パルス207）をLPF1
03へ伝達する。また、信号レベルが高レベルである期
間、つまりホールド期間は非導通状態となり、PC102とL
PF103間を開放状態にする。

その結果、ホールド期間においては、LPF103中のコン
デンサの放電路が遮断されるので、該コンデンサの充電
電荷はホールド期間の開始時点におけるものとなり、そ
れがホールド期間中略一定量に保持されることとなる。
つまり、LPF103は、非ホールド期間では第14図で説明し
たと同様に比較結果パルス207が入力する度にそれに平
滑化処理を施して所定のVCO制御電圧208を形成するが、
ホールド期間ではそのホールド期間開始時点におけるVC
O制御電圧208を保持出力することになる。

その結果、VCO104が出力端子112およびFD105′へ送出
するVCO出力209であるパルス列は、ホールド期間中その
ホールド期間開始時点における周波数と略同一の周波数
に保持されるのである。

FD105′は、第14図で示したFD105と同様にVCO出力209
のパルス数が値Ｎとなる度に１個のパルスを発生し、そ
れを出力パルス205として出力端子110へ送出するが、本
発明では、さらに値Ｎを繰り返し計数する過程における
値「０」から値「Ｎ−１」までの各計数値（これをカウ
ントデータという）をレジスタ107とコンパレータ108へ
それぞれ送出するようにしている。なお、以上の説明か
ら明らかなように、ホールド期間におけるVCO出力209に
は変化がなく位相変更前の状態が保持されているので、
出力パルス205の発生タイミングは位相変更後において
も位相変更前と同様のタイミングである。

レジスタ107は、タイミング信号203に応答してカウン
トデータをラッチし、それをラッチデータ204としてコ
ンパレータ108へ保持出力する。FD105′は出力パルス発
生時点でカウントデータ「０」を出力する。一方、タイ
ミング信号203はホールド期間内に存在する入力パルス
に応答して発生する。従って、ラッチデータ204は、出
力パルス205発生直後からその出力パルス発生後の最初
の入力パルスであってホールド期間内にあるものまでの
期間内におけるカウントデータということになる。これ
は取りも直さず入力パルスに位相変化があった場合、位
相変化前に発生した出力パルス205と位相変化直後の入
力パルス202間の位相差に相当する時間位置を示すもの
である。

第７図では、同図（ロ）に示す如く、入力パルス202
のうち入力パルス＃1,同＃２および同＃３は図外で行わ
れた位相変化以後の非ホールド期間におけるものを示
す。そして、入力パルス＃４は新たな位相変化直後のも
の、入力パルス＃５および同＃６はその新たな位相変化
以後の非ホールド期間におけるものをそれぞれ示す。

従って、ラッチデータ204は、第７図（ニ）に示す如
く、図外で行われた位相変化に基づくデータＡから新た
な位相変化に基づくデータＢへ変更されるが、データＢ
はホールド期間開始直前の出力パルス205とホールド期
間内に存在する入力パルス＃４間の位相差Ｂを内容とす
るものである。データＡについても同様のことが言え
る。

コンパレータ108は、FD105′が出力するカウントデー
タとレジスタ107が保持出力するラッチデータ204との一
致不一致を比較し、両者が一致した時点で、即ち出力パ
ルス205に対しラッチデータ204が示す時間だけ遅れた時
間位置で位相比較パルス206を発生し、それをPC102の他
方の入力と出力端子111とへ送出する。第７図の例で言
えば、位相変化があった時点Ｐ以前ではラッチデータ20
4の内容はデータＡであるから、位相比較パルス206は出
力パルス205から時間Ａだけ遅れた時間位置で発生す
る。また、位相変化があった時点Ｐ以後では、その変化
直後の入力パルス＃４は変化直前の出力パルス205から
時間Ｂだけ遅れており、これがラッチデータ204の内容
（データＢ）であるから、位相比較パルス206は時点Ｐ
以後に発生する出力パルス205のそれぞれに対し時間Ｂ
だけ遅れた時間位置で発生する。なお、位相比較パルス
206は、第７図（ヘ）に示す如く、ホールド期間内でも
生じているが、これは実施例回路上生ずるもので、その
除去は容易にできる。

PC102は、入力パルス202と位相比較パルス206の位相
差に基づく比較結果パルス207（第７図（ト））を形成
し、それをSW106へ送出する。

以上の動作が繰り返し行われることによって位相比較
パルス206の位相は入力パルス202の位相と一致するよう
に制御される。ここで、入力パルス202の位相に変更が
あっても入力パルス202と位相比較パルス206間の位相関
係には大きな変更は生じないから、新たな位相同期状態
へ速やかに移行できることになる。

次に、第８図および第９図を参照して本発明の第３実
施例に係る位相同期回路の応用例を説明する。第８図は
スピン安定化方式の人工衛星において衛星のスピン運動
に同期したパルス（スピン同期パルス）を取得するため
の回路例である。即ち、第４図に示した応用例回路にお
いて角度制御部32の入力信号を取得するための回路例で
ある。

第８図において、図示しない衛星本体には２個のスタ
ーセンサ（恒星検出装置）301a,同301bが取り付けら
れ、両者は切り替えて使用するようになっている。この
スターセンサ301aおよび同301bは衛星本体とともに回転
することによってセンサ視野が天空上を走査し、センサ
視野に恒星があるときにパルスを発生する。

そして、衛星本体はスピン運動をしているから、その
スピン運動に対応したパルス列が発生するとともに、ス
ピン軸の方向の変化に伴いセンサ視野に入る恒星が変化
し、そのパルス列の位相が変化する。このパルス列をス
ターパルス401と称すれば、このスターパルス401は、第
９図（イ）に示す如く、１スピンの期間内で位相の変化
したものとなっている。このスターパルス401はパルス
検出器302とアンドゲート307の一方の入力とへそれぞれ
送出される。なお、第９図（イ）において、時点Ｐの左
側はスターセンサ301aに基づくスターパルスを、右側は
スターセンサ301bに基づくスターパルスをそれぞれ示
す。

つまり、時点Ｐにおいてスターセンサ301aからスター
センサ301bへの切り替えが行われたのである。

位相同期回路（PLL）304は、第６図に示した本発明に
係るもので、入力端子101には入力パルス407が、入力端
子109にはホールド信号406がそれぞれ印加されている。
また、出力端子111へ送出される位相比較パルス408はタ
イムゲート発生器305へ与えられ、出力端子112へ送出さ
れるVCO出力410および出力端子110へ送出される出力パ
ルス409はスピン同期パルスとして図外へ取り出され
る。

前述した通り、VCO出力410は出力パルス409の各パル
ス間隔をＮ分割するパルス列であるから、出力パルス40
9は衛星本体上のある固定点が慣性空間のある一定方向
と一致したときに発生するパルスとして使用され、VCO
出力410はその区間内の各位置を特定するのに使用され
る。従って、スターセンサ301aと同301b間で切り替え使
用したとき、その切り替えの過程においてもスピン同期
パルスの内容に変更があってはならないのである。

タイムゲート発生器305は、スターパルス401に位相変
化があることに鑑み、平均スピン周期に同期した所定の
タイミング位置で１個のスターパルス401を抽出すべ
く、タイムゲート403を、第９図（ハ）に示す如く、一
定の時間間隔で発生し、それをパルス検出器302および
オアゲート308の一方の入力へそれぞれ与える。このタ
イムゲート403は、第９図（ハ）に示す如く、パルス幅
が２ΔＴで、位相比較パルス408の前縁から２π−T
₀（平均スピン周期よりも短い一定時間）−ΔＴ後に立
ち上るパルスである。

パルス検出器302は、タイムゲート403上にスターパル
ス401が存在すればリセットパルス404を、存在しなけれ
ばセットパルス405をそれぞれ発生する。リセットパル
ス404はフリップフロップ309のリセット信号となる。ま
た、セットパルス405はフリップフロップ309および同31
0のセット信号となる。

第９図の図示例で言えば、第９図（ロ）に示す如く、
スターセンサ301aの使用期間ではタイムゲート403上に
パルスが存在し、スターセンサ301aから同301bへの切り
替えが行われた時点Ｐ直後のタイムゲート403上にはパ
ルスが存在せず、スターセンサ301bによる１スピン周期
後以降ではタイムゲート403上にパルスが存在する。従
って、スターセンサ301aおよび同301bの使用期間ではリ
セットパルス404が発生し（第９図（ニ））、両者の切
り替えが行われた時点Ｐ近傍の過渡状態ではセットパル
ス405が発生する（第９図（ホ））。

フリップフロップ309の出力端はオアゲート308の他方
の入力とPLL304の入力端子109とアンドゲート311の一方
の入力（制御端子）とにそれぞれ接続される。このフリ
ップフロップ309は、リセットパルス404を受けて出力を
“0"に保持する一方、セットパルス405を受けて出力を
“1"に保持する。つまり、フリップフロップ309の出力
は、セットパルス405が入力し、次いでリセットパルス4
04が入力するまでの期間、“1"となり、これがPLL304に
対するホールド期間となり（第９図（ヘ））、このホー
ルド期間内アンドゲート311は禁止状態に設定される。
また、オアゲート308では、フリップフロップ309の出力
が“0"である非ホールド期間ではタイムゲート403をそ
のまま出力するが、ホールド期間ではその期間中出力を
“1"にする。このオアゲート308の出力はアンドゲート3
07の他方の入力となる。

アンドゲート307では、非ホールド期間ではスターパ
ルス401のうちタイムゲート403上にある１つのパルスを
抽出し、それを送延回路303へ送出する。一方、ホール
ド期間では、このホールド期間の開始時期が、第９図に
示す如く、切り替えられたスターセンサ301bが最初のス
ターパルス401を発生する以前の時間位置にあるから、
スターセンサ301bが発生するスターパルス401は先頭の
ものから第３番目のものまでが遅延回路303へ順次入力
する。

遅延回路303は、入力するパルスを一定時間T₀だけ遅
延させ、それをアンドゲート311の他方の入力（信号端
子）とフリップフロップ310のクリア端子CLとへ送出す
る。

アンドゲート311は、フリップフロップ309の出力が
“0"である期間だけ遅延回路303の出力をオアゲート312
の一方の入力へ送出する。フリップフロップ309の出力
が“1"であるホールド期間では、アンドゲート311は前
述の通り禁止状態に設定されるので、このホールド期間
内におけるスターパルス401はこのアンドゲート311を通
過しない。

一方、フリップフロップ310は、セットパルス405がセ
ット端子SETに入力するので、セットパルス405に応答し
て出力が“1"→“0"となり、その後クリア端子CLに入
力する遅延回路303の出力に応答して“0"→“1"とな
る。ここで、遅延回路303の出力のうちフリップフロッ
プ310で有効となるのは、前記変更後のスターパルス401
のうちで最初に発生したものとなる。

パルス発生回路313では、フリップフロップ310の出
力が“0"→“1"と変化するのに応答して、スターパルス
401の各パルスのパルス幅と略等幅のパルスを発生し、
それをオアゲート312の他方の入力へ与える。つまり、
このパルス発生回路313が発生するパルスは、変更後最
初に発生したスターパルス401を一定時間T₀だけ遅延さ
せたものとなる。オアゲート312は、アンドゲート311と
パルス発生回路313の各出力を入力パルス407としてPLL3
04の入力端子101へ送出する。従って、パルス発生回路3
13が発生するパルスはホールド期間内に存在する入力パ
ルスである。

PLL304では、ホールド期間開始直後の出力パルス409
からホールド期間内の入力パルス407までの位相差が変
更後の位相差となり、位相比較パルス408はその位相差
に応じて発生することになる。なお、ホールド期間内の
入力パルスと同じ時間位置で位相比較パルス408が発生
しているが、これは前述した通り実施例回路上生ずるも
ので回路動作への影響はない。入力パルス407の位相に
変更が生じても、出力パルス409およびVCO出力410はそ
れに影響されないことは前述した通りである。

このように、本発明の第３実施例に係る位相同期回路
によれば、入力パルスとFD105′の出力パルス間の位相
差に基づく位相比較パルスを形成し、この位相比較パル
スを入力パルスに位相同期させるようにしたので、入力
パルスの位相に変更があっても新たな位相同期状態へ確
実に移行できる。また、入力パルスの位相に変更があっ
た場合にはその変更時の所定期間、VCO104の制御電圧を
変更時の値に保持するようにしたので、新たな位相同期
状態へ移行するその移行過程においてもVCO104の発振周
波数は変動することなく変更前と同じ周波数に保持で
き、またFD105′の出力パルスもそれまで持っていた位
相情報を失うことなく変更前と同様のタイミングで発生
させることができる。

次に、第10図は本発明の第４実施例に係る位相同期回
路を示す。この第４実施例回路は、第１図に示す位相同
期回路をディジタル論理回路で構成したものである。第
10図において、は周期比較器、はα倍器、はアッ
プダウンカウンタ、は設定値変換器、は分周器、
は位相比較器、はβ倍器、はアップダウンカウン
タ、はディジタル制御発振器、は分周器、は固定
クロック発生器である。

入力信号は時刻X_i（ｉ＝0,1,2,…）で生起するパルス
のパルス列からなり、その周期x_iは x_i＝X_i−X_i-1 ……（18）となる。この入力パルス列は周期比較器の一方の入力
と位相比較器の一方の入力とにそれぞれ印加される。
そして、周期比較器の他方の入力には設定値変換器
の出力が分周器を介して供給され、また位相比較器
の他方の入力にはディジタル制御発振器の出力が分周
器を介して供給される。

設定値変換器とディジタル制御発振器は本実施例
ではレートマルチプライヤからなり、このレートマルチ
プライヤには固定クロック発生器が発生する一定周波
数ｆ（Hz）のクロックが動作クロックとして供給され
る。周知のように、レートマルチプライヤは、入力クロ
ックの周波数をｆ（Hz）、出力クロックの周波数をｆ′
（Hz）、レート入力のビット数をｎ、設定値をＡ（10進
数）とすると、となり、出力クロックの周波数ｆ′が設定値Ａに応じて
変化するものである。このとき、出力クロックのパルス
間隔は等間隔とはならないので、分周器、同を設
け、周期比較器と位相比較器とには等間隔な比較パ
ルスが供給されるようにしてある。ここに、設定値Ａ
は、設定値変換器ではアップダウンカウンタの出力
（A_i）であり、またディジタル制御発振器ではアップ
ダウンカウンタの出力（B_i）である。

まず、周期比較器の後段からこれを一巡するループ
では次の動作を行う。周期比較器は、例えば第11図に
示すように、カウンタ（ａ）とレジスタ（ｂ）と並直列
変換器（ｃ）とで構成される。入力パルス列が例えば正
極性のものだとすると、カウンタ（ａ）は各パルスの後
縁で“0"にセットされ（即ち微分動作をして周期を検出
し）、その後次のパルスが入力するまでの期間（即ち周
期x_iの期間）、分周器の出力パルス列をクロックとし
て歩進動作をし、そのカウント値をレジスタ（ｂ）へ並
列出力する。ここに、分周器の出力パルス列の周期y_i
は、分周比をＮ、設定値変換器の入力クロックの周期
をτ（τ＝1/f）とすると、 y_i＝A_i・Ｎ・τ ……（20）である。また、レジスタ（ｂ）は入力パルス列の各パル
スの前縁でカウンタ（ａ）の並列出力値（これは周期差
x_i−y_iを示すディジタル量である）をラッチし（即ち周
期差を検出し）、それを並直列変換器（ｃ）へ保持出力
する。その結果、並直列変換器（ｃ）からα倍器へ周
期差x_i−y_iを示す直列ディジタル信号が出力される。

α倍器では、入力した周期差x_i−y_iを示す直列ディ
ジタル信号をα（０＜α≦１）倍した所定パルス数から
なる信号α（x_i−y_i）を形成し、それをアップダウンカ
ウンタへ出力する。

アップダウンカウンタでは、入力した信号α（x_i−
y_i）の内容がy_i−x_iのときはアップカウント動作をし、
またy_i＜x_iのときはダウンカウント動作をし、積分値で
あるカウント値A_i（０＜A_i≦１）を設定値変換器のレ
ート入力へ出力するとともに、アップダウンカウンタ
のセット入力SETへ出力する。ここに、レート入力A_iは
設定値変換器の出力クロックの周期を制御するディジ
タル量であるが、設定値変換器では入力と出力間で情
報が変化しているのではなく、アップダウンカウンタ
の出力である「周期を比較するための信号（周期比較信
号）」が並列信号であるので、これを周期比較器での
周期比較に都合の良い直列信号に変換しているのであ
る。

即ち、アップダウンカウンタは周期比較信号発生手
段を構成しているのである。なお、レート入力A_iは、 A_i＝A_i-1＋α（x_i−y_i） ……（21）である。

このようにして、設定値変換器はレート入力A_iの値
に応じた都合でその入力クロックの周波数を減じたクロ
ックを出力し、この出力クロックをＮ分周した周期y_iの
パルス列と周期x_iの入力パルス列との周期を比較し、周
期差x_i−y_iに追従して設定値変換器のレート入力A_iを
制御することにより、周期y_iを周期x_iに収束させるので
ある。

次いで、位相比較器後段からこれを一巡するループ
では次の動作を行う。位相比較器は、例えば第12図に
示すように、カウンタ（ｄ）とレジスタ（ｅ）と並直列
変換器（ｇ）とで構成される。カウンタ（ｄ）は分周器
の出力パルス列をクロックとして歩進動作をし、値
“0"から所定値までを繰り返し計数する巡回カウンタで
あり、そのカウント値はレジスタ（ｅ）へ並列出力され
る。ここに、分周器の出力パルス列は、分周比をＮ、
ディジタル制御発振器の入力クロックの周期をτ（τ
＝1/f）とすると、その周期z_iが z_i＝B_i・Ｎ・τ ……（22）であり、また位相Z_iがである。従って、周期z_iは z_i＝Z_i−Z_i-1 ……（24）となる。レジスタ（ｅ）は入力パルス列の各パルスの入
力に応答してカウンタ（ｄ）が並列出力するカウント値
をラッチし、それを並直列変換器（ｇ）へ出力する。例
えば、カウンタ（ｄ）が値“0"から値“M"まで繰り返し
計数するものとし、カウンタ（ｄ）が値“M"をカウント
出力するときの分周器の出力パルス列の該当パルスの
時刻（即ち位相）をZ_i,Z_i+1,Z_i+2,…とし、これらは入
力パルス列の生起時刻（即ち位相）X_i,X_i+1,X_i+2,…の
対応するものと同相であるとすれば、レジスタ（ｅ）の
ラッチ出力の内容が値“M"であるときは位相差“0"を意
味し、ラッチ出力の内容が値“M"の前後の所定値である
ときはそれは所定の位相差X_i−Z_iを示すディジタル量で
あるということになる。この位相差X_i−Z_iを示す並列デ
ィジタル信号は並直列変換器（ｇ）で直列ディジタル信
号へ変換され、さらにβ倍器でβ（０＜β≦１）倍さ
れ所定パルス数からなる信号β（X_i−Z_i）となりアップ
ダウンカウンタへ入力する。

アップダウンカウンタは、セット入力SETに印加さ
れる設定値A_iをセットするとともに、入力された信号β
（X_i−Z_i）の内容が位相Z_iの位相X_iに対する遅相を示す
ときは設定値A_i（A_i＝A_i-1＋α（x_i−y_i））からアップ
カウント動作をし、逆に進相を示すときはダウンカウン
ト動作をし、そのカウント値B_i（B_i＝A_i-1＋β（X_i−
Z_i））をディジタル制御発振器のレート入力へ出力す
る。即ち、アップダウンカウンタは加算手段を構成す
る。ここに、レート入力B_iはディジタル制御発振器の
出力パルス列の周期および位相を制御するディジタル量
である。

このようにして、ディジタル制御発振器はレート入
力B_iで設定された周期および位相の出力パルス列を発生
し、その出力パルス列をＮ分周した周期z_iのパルス位相
Z_iと入力パルス列のパルス位相X_iとを比較し、位相差X_i
−Z_iに追従して同期周期A_jを補正した値B_i+1（B_i+1＝A_j
＋β（X_i−Z_i））をレート入力に設定することで位相Z_i
を位相X_iに収束させるのである。

なお、同期周期A_jは位相差の補正が実行される時点で
のものであって、当該ディジタルPLLが同期状態ではｉ
＝ｊであり、非同期状態ではｉ≠ｊである。

以上説明した実施例回路（ディジタルPLL）の動作特
性の一例を第13図に示す。第13図は計算機シミュレーシ
ョン結果を示すが、α＝0.05、β＝１、ディジタル制御
発振器の初期自走発振周波数として分周器の出力パ
ルス列の周波数が1/3Hzである場合の周波数1/2Hzの入力
パルス列に対する応答過程を示している。第13図に示す
ように、位相差X_i−Z_iはサイクルスリップを続けた後、
即ちフリッカ過程後、周期差（定常周期偏差）x_i−y_iが
ある値以下になるとロックインレンジに投入され、以後
同期状態が保持されることが理解できる。

なお、第13図に示す動作特性の測定条件は、例えば回
転する人工衛星の側壁に取り付けた太陽センサからこの
人工衛星のスピン運動と同期する信号を生成するとき、
当初20rpmで回転していた人工衛星がその回転速度を30r
pmに増加した場合に相当するものである。

次いで、第１〜第３の各実施例から容易に推測できる
ので図示省略したが、この第４実施例回路においてもデ
ィジタル制御発振器から位相比較器へ至る帰還経路
に帰還信号を操作する位相補正手段を設けることで、第
１〜第３の各実施例に示すのと同等に機能する位相同期
回路を得ることができる。

（発明の効果）以上詳述したように、本発明の位相同期回路によれ
ば、入力信号とその入力信号の位相に応じて出力信号を
位相補正した信号との間で位相比較を行うようにしたの
で、入力信号に位相変更が生じた場合でも位相同期制御
をやり直すことなく変更前の位相同期状態を保持できる
効果がある。

また、本発明の位相同期回路によれば、ループフィル
タを含んだ従来の２次ループ位相同期回路を、実体とし
てループフィルタを含まない構成で実現できるので、回
路構成が複雑でかつ設計困難な確率制御フィルタを用い
ないで、簡素な回路構成でかつ設計容易なディジタル化
位相同期回路の実現を可能にする効果がある。

【図面の簡単な説明】

第１図は請求項（５）に記載の位相同期回路の線形モデ
ル図、第２図は本発明の第１実施例に係る位相同期回路
の構成ブロック図、第３図は本発明の第２実施例に係る
位相同期回路の構成ブロック図、第４図は第２実施例回
路を適用した人工衛星デスピン制御装置の構成ブロック
図、第５図は応用例回路のタイミングチャート、第６図
は本発明の第３実施例に係る位相同期回路の構成ブロッ
ク図、第７図は第３実施例回路のタイミングチャート、
第８図は第３実施例回路の応用例回路の構成ブロック
図、第９図は応用例回路のタイミングチャート、第10図
は本発明の第４実施例に係る位相同期回路の構成ブロッ
ク図、第11図は第10図中の周期比較器の一例を示す構成
ブロック図、第12図は第10図中の位相比較器の一例を示
す構成ブロック図、第13図は第４実施例回路の動作特性
図、第14図は入力信号がパルス列信号である場合の従来
の位相同期回路の構成ブロック図、第15図は従来例回路
のタイミングチャート、第16図は入力信号が正弦波信号
である場合の従来の位相同期回路の構成ブロック図であ
る。 1,21……位相補正信号発生器、２……加算器、22,303…
…遅延回路、31,304……位相同期回路（PLL）、32……
角度制御部、33……デスピン制御部、34,34a,34b……太
陽センサ、35……デスピン部、102……位相比較器（P
C）、103……低域通過フィルタ（LPF）、104……電圧制
御発振器（VCO）、105,105′……周波数分周器（FD）、
106……アナログスイッチ（SW）、107……レジスタ、10
8……コンパレータ、110,111,112……出力端子、301a,3
01b……スターセンサ、302……パルス検出器、305……
タイムゲート発生器、307,311……アンドゲート、308,3
12……オアゲート、309,310……フリップフロップ、313
……パルス発生回路、……周期比較器、……α倍
器、……アップダウンカウンタ、……設定値変換
器、……分周器、……位相比較器、……β倍器、
……アップダウンカウンタ、……ディジタル制御発
振器、……分周器、……固定クロック発生器。

Claims

(57)【特許請求の範囲】

【請求項１】入力信号と帰還信号の位相比較を行う位相
比較器と、この位相比較器の出力を受けて所定の制御電
圧を形成する低域通過フィルタと、前記所定の制御電圧
を受けて前記帰還信号の基礎となる出力信号を発生する
電圧制御発振器とを少なくとも備え、出力信号の位相を
入力信号の位相に同期させるべく作動する位相同期回路
において；前記入力信号は平均周波数に変更はないが位
相に変更の生ずることがある正弦波状のアナログ信号ま
たはパルス列信号からなり、かつその入力信号の位相に
変更があったとき所定の位相補正量でもって前記帰還信
号を操作し続ける位相補正手段を設けたことを特徴とす
る位相同期回路。
【請求項２】請求項（１）記載の位相同期回路におい
て；前記入力信号は前記アナログ信号からなり；かつ前
記位相補正手段は、前記入力信号の位相変更に応答して
所定の位相補正信号を発生する位相補正信号発生器と；
前記位相比較器と前記電圧制御発振器間の帰還経路に設
けられ電圧制御発振器の出力信号に位相補正信号を加算
しそれを前記帰還信号とする加算器と；を備えることを
特徴とする位相同期回路。
【請求項３】請求項（１）記載の位相同期回路におい
て；前記入力信号は前記アナログ信号からなり；かつ前
記位相補正手段は、入力信号に位相変更があったことを
示す切換指令を受けて予め設定してある各種の位相補正
量のうちの１つを選択しそれを位相補正信号として出力
する位相補正信号発生器と；前記位相比較器と前記電圧
制御発振器間の帰還経路に設けられ位相補正信号に基づ
き電圧制御発振器の出力信号に位相角の進み／遅れを内
容とする遅延処理を施しそれを前記帰還信号とする遅延
回路と；を備えることを特徴とする位相同期回路。
【請求項４】請求項（１）記載の位相同期回路におい
て；前記入力信号はパルス列信号からなり；かつ前記位
相補正手段は、前記位相比較器と前記低域通過フィルタ
間に設けられ、前記入力信号である入力パルスに位相変
化の生じた時点近傍の時間領域であって少なくともその
位相変化を生じた入力パルスが存在する領域を含む時間
領域を示すホールド期間と残余の時間領域を示す非ホー
ルド期間とからなるホールド信号を外部から受けて、低
域通過フィルタに対し非ホールド期間においてのみ位相
比較器の出力を伝達しホールド期間ではそのホールド期
間の開始時点における制御電圧を低域通過フィルタに保
持出力させるようにするスイッチと；前記制御電圧に応
じた周波数のパルス列を出力する前記電圧制御発振器の
出力信号である前記パルス列のパルス数を計数し、その
計数値が所定値となる度に出力パルスを発生する周波数
分周器と；前記出力パルス発生直後からその出力パルス
発生後の最初の前記入力パルスであって前記ホールド期
間内にあるものまでの期間内における前記周波数分周器
の計数値をそのホールド期間内にある該入力パルスに応
答して記憶保持する保持回路と；前記保持回路が記憶保
持する計数値と前記周波数分周器が逐一計数する計数値
とを比較し両者が一致したとき前記帰還信号としての位
相比較パルスを発生するコンパレータと；を備えること
を特徴とする位相同期回路。
【請求項５】入力信号と帰還信号との位相差を検出する
位相差検出手段と；前記位相差信号に周期比較信号を加
算し所定の制御量からなる制御信号を出力する加算手段
と；前記制御信号を受けてその制御量に従った周期で発
振動作をし前記帰還信号の基礎となる出力信号を発生す
る発振手段と；前記入力信号を微分したものと前記周期
比較信号との周期差を検出する周期差検出手段と；前記
周期差信号を積分して前記周期比較信号を形成する周期
比較信号発生手段；を備えることを特徴とする位相同期
回路。