JP2525599B2 - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JP2525599B2 JP2525599B2 JP62094508A JP9450887A JP2525599B2 JP 2525599 B2 JP2525599 B2 JP 2525599B2 JP 62094508 A JP62094508 A JP 62094508A JP 9450887 A JP9450887 A JP 9450887A JP 2525599 B2 JP2525599 B2 JP 2525599B2
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- Japan
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- clock
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- Color Television Systems (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、テレビ等の画像機器におけるA/D変換回路
に関する。
に関する。
テレビ等の画像機器において、近年、メモリ等を用い
たディジタル画像処理技術の発達と共に、A/D変換回路
が、回路構成上、必要不可欠になりつつある。
たディジタル画像処理技術の発達と共に、A/D変換回路
が、回路構成上、必要不可欠になりつつある。
従来の技術では、３原色画像信号別に、A/D変換を行
なう場合、画像表示部の画素への書き込みクロックと同
等の周波数で、３原色画像信号共に同位相のサンプリン
グクロックにて、サンプリングを行なっている。
なう場合、画像表示部の画素への書き込みクロックと同
等の周波数で、３原色画像信号共に同位相のサンプリン
グクロックにて、サンプリングを行なっている。
しかし、従来の技術においては、A/D変換回路のサン
プリングクロック周波数が、画像表示部の画素への書き
込みクロックと同等である為、画像表示部の画素数が増
えると、サンプリングクロックの周波数も、画素数に比
例して高くなる。
プリングクロック周波数が、画像表示部の画素への書き
込みクロックと同等である為、画像表示部の画素数が増
えると、サンプリングクロックの周波数も、画素数に比
例して高くなる。
従って、画像表示部の画素数が多い場合には、サンプ
リングクロック周波数が高くなり、A/D変換回路の周波
数に対する設計マージンが厳しくなる。
リングクロック周波数が高くなり、A/D変換回路の周波
数に対する設計マージンが厳しくなる。
本発明は、以上のような従来技術の問題点に鑑みてな
されたものであり、その目的とするところは、画素への
書き込みクロック周波数より低い周波数のサンプリング
クロックでA/D変換することによって、A/D変換回路の周
波数に対する設計マージンを設けることを目的とする。
されたものであり、その目的とするところは、画素への
書き込みクロック周波数より低い周波数のサンプリング
クロックでA/D変換することによって、A/D変換回路の周
波数に対する設計マージンを設けることを目的とする。
本発明によるA/D変換回路は、 第１に、３原色画像信号をアナログ−ディジタル変換
するA/D変換回路において、 原クロックを1/3分周した周波数と同一周波数をそれ
ぞれ有し、且つ位相が２π/3ずつ互いにずれた３つのサ
ンプリングクロックを前記３原色画像信号にそれぞれ対
応させ、該サンプリングクロックの各タイミングに応じ
て、前記３原色画像信号のディジタル変換出力が並列出
力され、 前記原クロックのタイミングに応じて、並列出力され
る前記３原色画像信号を選択出力してなる ことを特徴とする。
するA/D変換回路において、 原クロックを1/3分周した周波数と同一周波数をそれ
ぞれ有し、且つ位相が２π/3ずつ互いにずれた３つのサ
ンプリングクロックを前記３原色画像信号にそれぞれ対
応させ、該サンプリングクロックの各タイミングに応じ
て、前記３原色画像信号のディジタル変換出力が並列出
力され、 前記原クロックのタイミングに応じて、並列出力され
る前記３原色画像信号を選択出力してなる ことを特徴とする。
また、第２に、３原色画像信号をアナログ−ディジタ
ル変換するA/D変換回路において、 原クロックを1/3分周した周波数と同一周波数をそれ
ぞれ有し、且つ位相が２π/3ずつ互いにずれた３つのサ
ンプリングクロックを前記３原色画像信号にそれぞれ対
応させ、該サンプリングクロックの各タイミングに応じ
て、前記３原色画像信号のディジタル変換出力が並列出
力され、 第１の前記サンプリングクロックのタイミングに応じ
て出力される第１の前記原色画像信号のディジタル変換
出力は、第２の前記サンプリングクロックのタイミング
に応じて選択され、 前記第２のサンプリングクロックのタイミングに応じ
て出力される第２の前記原色画像信号のディジタル変換
出力は、第３の前記サンプリングクロックのタイミング
に応じて選択され、 前記第３のサンプリングクロックのタイミングに応じ
て出力される第３の前記原色画像信号のディジタル変換
出力は、前記第１のサンプリングクロックのタイミング
に応じて選択されてなり、 前記第１、第２及び第３のサンプリングクロックによ
る選択により、前記原クロックのタイミングに応じて、
並列出力される前記３原色画像信号を選択出力してなる ことを特徴とする。
ル変換するA/D変換回路において、 原クロックを1/3分周した周波数と同一周波数をそれ
ぞれ有し、且つ位相が２π/3ずつ互いにずれた３つのサ
ンプリングクロックを前記３原色画像信号にそれぞれ対
応させ、該サンプリングクロックの各タイミングに応じ
て、前記３原色画像信号のディジタル変換出力が並列出
力され、 第１の前記サンプリングクロックのタイミングに応じ
て出力される第１の前記原色画像信号のディジタル変換
出力は、第２の前記サンプリングクロックのタイミング
に応じて選択され、 前記第２のサンプリングクロックのタイミングに応じ
て出力される第２の前記原色画像信号のディジタル変換
出力は、第３の前記サンプリングクロックのタイミング
に応じて選択され、 前記第３のサンプリングクロックのタイミングに応じ
て出力される第３の前記原色画像信号のディジタル変換
出力は、前記第１のサンプリングクロックのタイミング
に応じて選択されてなり、 前記第１、第２及び第３のサンプリングクロックによ
る選択により、前記原クロックのタイミングに応じて、
並列出力される前記３原色画像信号を選択出力してなる ことを特徴とする。
次に、本発明の実施例を図面により説明する。
本実施例は、液晶テレビ回路におけるA/D変換回路周
辺の構成を示し、TV信号の色復調回路の出力であるＲ、
Ｇ、Ｂ画像信号を、４ビットA/D変換回路により、３相
のサンプリングクロックでサンプリングする場合の実施
例である。尚、画像表示部である液晶パネルのＲ、Ｇ、
Ｂ画素配列はＲ、Ｇ、Ｂ縦ストライプの場合である。
第１図に、本発明の構成によるA/D変換回路周辺の回路
図を示す。
辺の構成を示し、TV信号の色復調回路の出力であるＲ、
Ｇ、Ｂ画像信号を、４ビットA/D変換回路により、３相
のサンプリングクロックでサンプリングする場合の実施
例である。尚、画像表示部である液晶パネルのＲ、Ｇ、
Ｂ画素配列はＲ、Ｇ、Ｂ縦ストライプの場合である。
第１図に、本発明の構成によるA/D変換回路周辺の回路
図を示す。
液晶パネルの画素への画像データ書き込みクロックと
同等の周波数であるクロック信号Ａを、フリップフロッ
プ101、102とNOR100で構成される1/3分周回路で分周し
各々Ｒ、Ｇ、Ｂ画像信号のA/D変換用サンプリングクロ
ックSR、SG、SBとして、４ビットA/D変換器103に供給す
る。
同等の周波数であるクロック信号Ａを、フリップフロッ
プ101、102とNOR100で構成される1/3分周回路で分周し
各々Ｒ、Ｇ、Ｂ画像信号のA/D変換用サンプリングクロ
ックSR、SG、SBとして、４ビットA/D変換器103に供給す
る。
４ビットA/D変換器103のＲ、Ｇ、Ｂ各々の４ビットデ
ィジタル出力DR0〜３、DGO〜３、DB0〜３がAND104〜115
の１入力に供給され、他の入力には、前記Ｒ、Ｇ、Ｂ別
のサンプリングクロックを入力することによって液晶パ
ネルのRGB画素配列に対応したRGBローテーションデータ
が作られ、更に、OR116〜119によって、４ビットの各ビ
ット毎のRGBローテーションデータOD0〜３として構成さ
れ液晶パネルのドライバ回路に供給される。尚、同クロ
ック信号のリセットは、TV信号の各水平期間の書き込み
スタート信号Ｂで行なわれる。
ィジタル出力DR0〜３、DGO〜３、DB0〜３がAND104〜115
の１入力に供給され、他の入力には、前記Ｒ、Ｇ、Ｂ別
のサンプリングクロックを入力することによって液晶パ
ネルのRGB画素配列に対応したRGBローテーションデータ
が作られ、更に、OR116〜119によって、４ビットの各ビ
ット毎のRGBローテーションデータOD0〜３として構成さ
れ液晶パネルのドライバ回路に供給される。尚、同クロ
ック信号のリセットは、TV信号の各水平期間の書き込み
スタート信号Ｂで行なわれる。
第２図に、第１図に示すA/D変換周辺回路のタイミン
グチャートを示す。H.SYNCはTV信号の水平同期信号を示
し、クロック信号Ａは、画素への書き込みクロック信号
Ｃと同等の周波数であるクロックである。通常クロック
信号Ａは、TV信号の同期分離信号と位相比較を行なう水
平同期PLL回路における電圧制御発振器の出力である。
パルス信号Ｂは、TV信号の各水平期間の書き込みスター
ト信号であり、該信号により、画像データの液晶パネル
ドライバ回路への取り込みが開始される。画像データの
取り込みは、画素への書き込みクロック信号Ｃの立ち下
がりで行なわれる。
グチャートを示す。H.SYNCはTV信号の水平同期信号を示
し、クロック信号Ａは、画素への書き込みクロック信号
Ｃと同等の周波数であるクロックである。通常クロック
信号Ａは、TV信号の同期分離信号と位相比較を行なう水
平同期PLL回路における電圧制御発振器の出力である。
パルス信号Ｂは、TV信号の各水平期間の書き込みスター
ト信号であり、該信号により、画像データの液晶パネル
ドライバ回路への取り込みが開始される。画像データの
取り込みは、画素への書き込みクロック信号Ｃの立ち下
がりで行なわれる。
クロック信号Ａを1/3分周した信号SR、SG、SBが各々
Ｒ、Ｇ、Ｂ画像信号のA/D変換用サンプリングクロック
信号であり、サンプリングはクロックの立ち上がりで行
なう場合を示している。サンプリングクロックSR、SG、
SBによってＲ、Ｇ、Ｂ画像信号の４ビットA/D変換デー
タのDR0〜３、DR0〜３、DB0〜３が、本図に示すタイミ
ングで切り換わる。４ビットA/D変換データとサンプリ
ングクロックSR、SG、SBの組み合わせにより論理積を取
ることによって、本図に示すタイミングで、４ビットの
各ビット毎のRGBローテーションデータOD0〜３が構成さ
れる。
Ｒ、Ｇ、Ｂ画像信号のA/D変換用サンプリングクロック
信号であり、サンプリングはクロックの立ち上がりで行
なう場合を示している。サンプリングクロックSR、SG、
SBによってＲ、Ｇ、Ｂ画像信号の４ビットA/D変換デー
タのDR0〜３、DR0〜３、DB0〜３が、本図に示すタイミ
ングで切り換わる。４ビットA/D変換データとサンプリ
ングクロックSR、SG、SBの組み合わせにより論理積を取
ることによって、本図に示すタイミングで、４ビットの
各ビット毎のRGBローテーションデータOD0〜３が構成さ
れる。
第３図に、本実施例における液晶パネルの、RGB画素
配列及び液晶パネル周辺概略構成図を示す。300は液晶
駆動用Ｘドライバ、301は、液晶駆動用Ｙドライバを表
わし、RGBローテーションデータOD0〜３が、画素への書
き込みクロック信号Ｃの立ち下がりで、Ｘドライバ300
に画像データが取り込まれる。
配列及び液晶パネル周辺概略構成図を示す。300は液晶
駆動用Ｘドライバ、301は、液晶駆動用Ｙドライバを表
わし、RGBローテーションデータOD0〜３が、画素への書
き込みクロック信号Ｃの立ち下がりで、Ｘドライバ300
に画像データが取り込まれる。
本実施例は、液晶パネルの画素配列が、RGB縦ストラ
イプの場合の実施例であるが、画素配列がモザイク等の
パターンである場合も、基本的には、３相のサンプリン
グクロックで構成可能であり、RGBローテーションの組
み合わせ回路部分の構成を変更することによって対応可
能である。
イプの場合の実施例であるが、画素配列がモザイク等の
パターンである場合も、基本的には、３相のサンプリン
グクロックで構成可能であり、RGBローテーションの組
み合わせ回路部分の構成を変更することによって対応可
能である。
第４図に、画素配列がモザイクパターンの場合の回路
構成の実施例を示す。
構成の実施例を示す。
モザイクパターンの場合は、水平期間によってRGB画
素配列が異なる。ここで、垂直方向書き込みスタート信
号DYIでリセット、フリップフロップ404、405、NOR403
で構成される1/3分周回路で、水平同期信号H.SYNCを1/3
分周して、クロック信号H1、H2、H3を作る。又、水平方
向書き込みスタート信号Ｂでリセットしフリップフロッ
プ401、402、NOR400で構成される1/3分周回路で、画素
への書き込みクロックと同一周波数のクロック信号Ａを
1/3分周して、クロック信号SA、SB、SCを作る。そしてA
ND406〜414、OR415〜417で構成される組み合わせ回路に
よって、４ビットA/D変換器418のサンプリングクロック
SR、SG、SBを作る。次に、Ｒ、Ｇ、Ｂ各々についてA/D
変換された４ビットディジタルデータDR0〜３、DG0〜
３、DB0〜３と、サンプリングクロックSR、SG、SBか
ら、AND419〜430、OR431〜434で構成される組み合わせ
回路によって、４ビットの各ビット毎のRGBローテーシ
ョンデータOD0〜３が作られ、液晶パネルのドライバ回
路に供給される。
素配列が異なる。ここで、垂直方向書き込みスタート信
号DYIでリセット、フリップフロップ404、405、NOR403
で構成される1/3分周回路で、水平同期信号H.SYNCを1/3
分周して、クロック信号H1、H2、H3を作る。又、水平方
向書き込みスタート信号Ｂでリセットしフリップフロッ
プ401、402、NOR400で構成される1/3分周回路で、画素
への書き込みクロックと同一周波数のクロック信号Ａを
1/3分周して、クロック信号SA、SB、SCを作る。そしてA
ND406〜414、OR415〜417で構成される組み合わせ回路に
よって、４ビットA/D変換器418のサンプリングクロック
SR、SG、SBを作る。次に、Ｒ、Ｇ、Ｂ各々についてA/D
変換された４ビットディジタルデータDR0〜３、DG0〜
３、DB0〜３と、サンプリングクロックSR、SG、SBか
ら、AND419〜430、OR431〜434で構成される組み合わせ
回路によって、４ビットの各ビット毎のRGBローテーシ
ョンデータOD0〜３が作られ、液晶パネルのドライバ回
路に供給される。
第５図に第４図で示す回路のタイミングチャートを示
す。基本的には、第２図のタイミングと同様であるが、
水平期間によって、RGBローテーションが異なる。即ち3
n−２水平期間においては、OD0〜３のRGBローテーショ
ンが、RGBの配列であり、3n−１水平期間においては、G
BRの配列であり、3n水平期間においては、BRGの配列で
ある。
す。基本的には、第２図のタイミングと同様であるが、
水平期間によって、RGBローテーションが異なる。即ち3
n−２水平期間においては、OD0〜３のRGBローテーショ
ンが、RGBの配列であり、3n−１水平期間においては、G
BRの配列であり、3n水平期間においては、BRGの配列で
ある。
第６図に、モザイクパターンの場合の液晶パネルの画
素配列及び液晶パネル周辺概略構成図を示す。600は液
晶駆動用Ｘドライバ、601は液晶駆動用Ｙドライバであ
る。
素配列及び液晶パネル周辺概略構成図を示す。600は液
晶駆動用Ｘドライバ、601は液晶駆動用Ｙドライバであ
る。
以上、縦ストライプパターンとモザイクパターンの場
合の実施例を示したが、他の種類の画素配列パターンに
対しても、組み合わせ回路の構成を変更することによっ
て、３相のサンプリングクロックで構成可能である。
合の実施例を示したが、他の種類の画素配列パターンに
対しても、組み合わせ回路の構成を変更することによっ
て、３相のサンプリングクロックで構成可能である。
以上述べたように、本発明によれば、３原色画像信号
のサンプリングクロック周波数は、画像信号を選択出力
する周波数の1/3の周波数により構成することができ、
選択出力する周波数でA/D変換回路は動作しなくてもよ
くなり、A/D変換回路の回路設計における周波数に対す
る設計マージンが大きくなる。また、基本的な回路構成
を変形することなく、選択出力する周波数を高めること
により、液晶パネルでの画素数を増やすことができる。
のサンプリングクロック周波数は、画像信号を選択出力
する周波数の1/3の周波数により構成することができ、
選択出力する周波数でA/D変換回路は動作しなくてもよ
くなり、A/D変換回路の回路設計における周波数に対す
る設計マージンが大きくなる。また、基本的な回路構成
を変形することなく、選択出力する周波数を高めること
により、液晶パネルでの画素数を増やすことができる。
第１図……縦ストライプA/D変換回路周辺回路図 第２図……縦ストライプA/D変換周辺回路タイミングチ
ャート図 第３図……縦ストライプ液晶パネルのRGB画素配列及び
液晶パネル周辺概略構成図 第４図……モザイクパターンA/D変換回路周辺回路図 第５図……モザイクパターンA/D変換周辺回路タイミン
グチャート図 第６図……モザイクパターン液晶パネルのRGB画素配列
及び液晶パネル周辺概略構成図。
ャート図 第３図……縦ストライプ液晶パネルのRGB画素配列及び
液晶パネル周辺概略構成図 第４図……モザイクパターンA/D変換回路周辺回路図 第５図……モザイクパターンA/D変換周辺回路タイミン
グチャート図 第６図……モザイクパターン液晶パネルのRGB画素配列
及び液晶パネル周辺概略構成図。
Claims (4)
- 【請求項１】３原色画像信号をアナログ−ディジタル変
換するA/D変換回路において、原クロックを1/3分周した
周波数と同一周波数をそれぞれ有し、且つ位相が２π/3
ずつ互いにずれた３つのサンプリングクロックを前記３
原色画像信号にそれぞれ対応させ、該サンプリングクロ
ックの各タイミングに応じて、前記３原色画像信号のデ
ィジタル変換出力が並列出力され、 前記原クロックのタイミングに応じて、並列出力される
前記３原色画像信号を選択出力してなる ことを特徴とするA/D変換回路。 - 【請求項２】前記原クロックは液晶パネルのドライバ回
路への取り込みクロックと同一周波数であることを特徴
とする特許請求の範囲第１項記載のA/D変換回路。 - 【請求項３】３原色画像信号をアナログ−ディジタル変
換するA/D変換回路において、 原クロックを1/3分周した周波数と同一周波数をそれぞ
れ有し、且つ位相が２π/3ずつ互いにずれた３つのサン
プリングクロックを前記３原色画像信号にそれぞれ対応
させ、該サンプリングクロックの各タイミングに応じ
て、前記３原色画像信号のディジタル変換出力が並列出
力され、 第１の前記サンプリングクロックのタイミングに応じて
出力される第１の前記原色画像信号のディジタル変換出
力は、第２の前記サンプリングクロックのタイミングに
応じて選択され、 前記第２のサンプリングクロックのタイミングに応じて
出力される第２の前記原色画像信号のディジタル変換出
力は、第３の前記サンプリングクロックのタイミングに
応じて選択され、 前記第３のサンプリングクロックのタイミングに応じて
出力される第３の前記原色画像信号のディジタル変換出
力は、前記第１のサンプリングクロックのタイミングに
応じて選択されてなり、 前記第１、第２及び第３のサンプリングクロックによる
選択により、前記原クロックのタイミングに応じて、並
列出力される前記３原色画像信号を選択出力してなる ことを特徴とするA/D変換回路。 - 【請求項４】前記原クロックは液晶パネルのドライバ回
路への取り込みクロックと同一周波数であることを特徴
とする特許請求の範囲第３項記載のA/D変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094508A JP2525599B2 (ja) | 1987-04-17 | 1987-04-17 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094508A JP2525599B2 (ja) | 1987-04-17 | 1987-04-17 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63260389A JPS63260389A (ja) | 1988-10-27 |
| JP2525599B2 true JP2525599B2 (ja) | 1996-08-21 |
Family
ID=14112259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094508A Expired - Lifetime JP2525599B2 (ja) | 1987-04-17 | 1987-04-17 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525599B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6125392A (ja) * | 1984-07-16 | 1986-02-04 | Canon Inc | カラ−ビデオ信号処理装置 |
-
1987
- 1987-04-17 JP JP62094508A patent/JP2525599B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63260389A (ja) | 1988-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |