JP2519545Y2 - 縦続積分型ａ／ｄ変換器 - Google Patents
縦続積分型ａ／ｄ変換器Info
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- JP2519545Y2 JP2519545Y2 JP1990017764U JP1776490U JP2519545Y2 JP 2519545 Y2 JP2519545 Y2 JP 2519545Y2 JP 1990017764 U JP1990017764 U JP 1990017764U JP 1776490 U JP1776490 U JP 1776490U JP 2519545 Y2 JP2519545 Y2 JP 2519545Y2
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Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、積分コンデンサの誘電吸収の影響を改善し
た縦続積分型A/D変換器に関するものである。
た縦続積分型A/D変換器に関するものである。
〈従来の技術〉 A/D変換器に集積される一般的な縦続積分型A/D変換回
路の構成例を第３図に示し、その動作を第４図を用いて
説明する。
路の構成例を第３図に示し、その動作を第４図を用いて
説明する。
はじめに、積分器１のスイッチS4をオンとして抵抗Ｒ
を用いてコンデンサＣを一定時間（期間T0）放電する。
次にスイッチS4をオフ、スイッチS1をオンとし、電流源
21より電流Irを流して一定期間（T1）積分を行う。
を用いてコンデンサＣを一定時間（期間T0）放電する。
次にスイッチS4をオフ、スイッチS1をオンとし、電流源
21より電流Irを流して一定期間（T1）積分を行う。
次に、スイッチS1をオフ、スイッチS2をオンにして期
間T2にてアナログ入力信号Viをサンプリングする。
間T2にてアナログ入力信号Viをサンプリングする。
この積分を一定時間（T2）行うと、スイッチS2をオ
フ、スイッチS3をオンとし、電流ｉとともに電流源23よ
り電流Ｉを流す。ここで、電流比I/iは後述する下位カ
ウンタ（７ビット下位カウンタ７）のビット数をｎとす
れば、2n−１（この例では127）である。
フ、スイッチS3をオンとし、電流ｉとともに電流源23よ
り電流Ｉを流す。ここで、電流比I/iは後述する下位カ
ウンタ（７ビット下位カウンタ７）のビット数をｎとす
れば、2n−１（この例では127）である。
続いて積分器１の出力Vintを第１の比較器３で設定値
（−Vth）を用いて比較を開始する。同時にインターフ
ェイス４を介して９ビット上位カウンタ５にカウント出
力OUT1を与え、期間T3の時間計測を開始する。この９ビ
ット上位カウンタ５は通常の９ビット・カウンタであ
る。
（−Vth）を用いて比較を開始する。同時にインターフ
ェイス４を介して９ビット上位カウンタ５にカウント出
力OUT1を与え、期間T3の時間計測を開始する。この９ビ
ット上位カウンタ５は通常の９ビット・カウンタであ
る。
積分器１の出力Vintが設定値（−Vth）に達すると、
９ビット上位カウンタ５のカウントを停止するとともに
スイッチS3をオフとし、インターフェイス４より出力OU
T3を出力し、次に電流ｉにのみ関連した積分値Vintを第
２の比較器６でグランド・レベル（０レベル）と比較す
る。同時に、インターフェイス４を介して７ビット下位
カウンタ７にカウント出力OUT2を与えて、期間T4の時間
計測を開始する。この７ビット下位カウンタ７は通常の
７ビット・カウンタである。
９ビット上位カウンタ５のカウントを停止するとともに
スイッチS3をオフとし、インターフェイス４より出力OU
T3を出力し、次に電流ｉにのみ関連した積分値Vintを第
２の比較器６でグランド・レベル（０レベル）と比較す
る。同時に、インターフェイス４を介して７ビット下位
カウンタ７にカウント出力OUT2を与えて、期間T4の時間
計測を開始する。この７ビット下位カウンタ７は通常の
７ビット・カウンタである。
積分器１の出力が０レベルに達すると、７ビット下位
カウンタ７はカウントを停止する。
カウンタ７はカウントを停止する。
期間T5はA/D変換動作のマージン分である。最後に、
電流Ｉ＋ｉ（＝128i）に関連した積分時間T3をカウント
した９ビット上位カウンタ５の内容と、電流ｉに関連し
た積分時間T4をカウントした７ビット下位カウンタ７の
内容より、シフト・レジスタ８を介してアナログ入力信
号Viに対応したディジタル信号Voを得る。即ち、９ビッ
ト上位カウンタ５の内容を上位９ビット、７ビット下位
カウンタ７の内容を下位７ビットとする計16ビットのデ
ィジタル信号Voを得る。
電流Ｉ＋ｉ（＝128i）に関連した積分時間T3をカウント
した９ビット上位カウンタ５の内容と、電流ｉに関連し
た積分時間T4をカウントした７ビット下位カウンタ７の
内容より、シフト・レジスタ８を介してアナログ入力信
号Viに対応したディジタル信号Voを得る。即ち、９ビッ
ト上位カウンタ５の内容を上位９ビット、７ビット下位
カウンタ７の内容を下位７ビットとする計16ビットのデ
ィジタル信号Voを得る。
尚、９はクロックCLを入力し、この回路内の各要素を
制御する制御回路である。
制御する制御回路である。
このようにして１サイクル（Ｔ）のA/D変換動作が実
行される。
行される。
〈考案が解決しようとする課題〉 ところで、以上のような従来の縦続積分型A/D変換器
にあっては、逆積分の傾きが大きい場合や、積分器の出
力が０となりクロック信号CKが与えられて下位カウンタ
７がカウントを停止した後は積分器のコンデンサＣは次
のタイミングまでのマージンT5の時間にT4と同じ逆積分
の傾きでその電圧が次第に上昇し電源電圧近傍まで達す
る。この電圧は次の１サイクルの始めに放電することに
より０レベルにするが、このコンデンサの初期電圧はな
るべく低い方が望ましい。一般にコンデンサには誘電吸
収があるので放電の時にコンデンサの電圧レベルが高い
場合は完全に０レベルに達しない。また、この誘電吸収
にもとずくコンデンサの電圧にはばらつきがあり、コン
デンサの初期電圧のばらつきはカウント誤差の原因とな
る。
にあっては、逆積分の傾きが大きい場合や、積分器の出
力が０となりクロック信号CKが与えられて下位カウンタ
７がカウントを停止した後は積分器のコンデンサＣは次
のタイミングまでのマージンT5の時間にT4と同じ逆積分
の傾きでその電圧が次第に上昇し電源電圧近傍まで達す
る。この電圧は次の１サイクルの始めに放電することに
より０レベルにするが、このコンデンサの初期電圧はな
るべく低い方が望ましい。一般にコンデンサには誘電吸
収があるので放電の時にコンデンサの電圧レベルが高い
場合は完全に０レベルに達しない。また、この誘電吸収
にもとずくコンデンサの電圧にはばらつきがあり、コン
デンサの初期電圧のばらつきはカウント誤差の原因とな
る。
なお、誘電吸収とは、誘電体の電気分極が外部電界
（印加電界）の変化に対し速やかに追従できずに、時間
的に遅れを持つため、コンデンサの端子間に直流電圧を
印加した場合、時定数によって決まる過渡電流（充電電
流）と時間に無関係な一定の電流（漏れ電流）が流れる
現象とは別に、誘電体の緩慢な分極によって比較的長い
時間かかって電流が徐々に減衰しながら流れる現象であ
り、短時間放電の後ではコンデンサの両端子間に残留電
圧（回復電圧）を発生させる原因となる。
（印加電界）の変化に対し速やかに追従できずに、時間
的に遅れを持つため、コンデンサの端子間に直流電圧を
印加した場合、時定数によって決まる過渡電流（充電電
流）と時間に無関係な一定の電流（漏れ電流）が流れる
現象とは別に、誘電体の緩慢な分極によって比較的長い
時間かかって電流が徐々に減衰しながら流れる現象であ
り、短時間放電の後ではコンデンサの両端子間に残留電
圧（回復電圧）を発生させる原因となる。
従って第５図に示すように制御回路９は積分器の電圧
が０になった時点で積分器のスイッチS4をオンとする信
号を発して積分器の電圧が上昇しない様にしておけばよ
いが（TLの時間遅れは制御回路からの信号が発されてス
イッチS4が起動するまでの時間を示している）。そのよ
うにした場合例えば第６図に示すように外部からのノイ
ズが発生して積分器の出力Vintが瞬間的に０レベル以上
になった時もスイッチS4がオンとなるので誤動作とな
る。本考案は１サイクル（Ｔ）が終了して次のサンプリ
ングに移る際に積分器の電圧がすでに０レベルにあり、
かつ、上記誤動作のない縦続積分型A/D変換器を提供す
ることを目的とする。
が０になった時点で積分器のスイッチS4をオンとする信
号を発して積分器の電圧が上昇しない様にしておけばよ
いが（TLの時間遅れは制御回路からの信号が発されてス
イッチS4が起動するまでの時間を示している）。そのよ
うにした場合例えば第６図に示すように外部からのノイ
ズが発生して積分器の出力Vintが瞬間的に０レベル以上
になった時もスイッチS4がオンとなるので誤動作とな
る。本考案は１サイクル（Ｔ）が終了して次のサンプリ
ングに移る際に積分器の電圧がすでに０レベルにあり、
かつ、上記誤動作のない縦続積分型A/D変換器を提供す
ることを目的とする。
〈課題を解決するための手段〉 このような課題を解決した本考案は、一定のタイミン
グ（Ｔ）でアナログ入力信号を積分器により積分し、こ
の積分値に電流Ｉ＋ｉ（電流比I/i＝2n−1;nは後述する
下位カウントのビット数）を加えて逆積分して第１の設
定値に達するまでの時間T3を上位カウンタで計数し、次
に電流ｉを加えて逆積分して第２の設定値に達する時間
T4を下位カウンタで計数し、時間値T3及び時間値T4より
前記アナログ入力信号に対応するディジタル信号を得る
縦続積分型A/D変換器において、前記積分器の出力が０
になった時点で制御回路から積分器をリセットするため
のスイッチング信号を出力するようにしたときに、ノイ
ズによって前記積分器の出力が０になったときはその瞬
間的な出力に対しては前記制御回路からのスイッチング
信号が出力しないような遅れ要素を設けたことを特徴と
するものである。
グ（Ｔ）でアナログ入力信号を積分器により積分し、こ
の積分値に電流Ｉ＋ｉ（電流比I/i＝2n−1;nは後述する
下位カウントのビット数）を加えて逆積分して第１の設
定値に達するまでの時間T3を上位カウンタで計数し、次
に電流ｉを加えて逆積分して第２の設定値に達する時間
T4を下位カウンタで計数し、時間値T3及び時間値T4より
前記アナログ入力信号に対応するディジタル信号を得る
縦続積分型A/D変換器において、前記積分器の出力が０
になった時点で制御回路から積分器をリセットするため
のスイッチング信号を出力するようにしたときに、ノイ
ズによって前記積分器の出力が０になったときはその瞬
間的な出力に対しては前記制御回路からのスイッチング
信号が出力しないような遅れ要素を設けたことを特徴と
するものである。
〈作用〉 本考案の縦続積分型A/D変換器は、第２の比較器の後
段に、ノイズの発生時間よりも充分長い所定の時間遅れ
要素を付加することにより、時間T4が経過した後、次の
タイミングに移るまでの所定の時間が経過した後制御装
置が積分器をリセットする信号を発する。
段に、ノイズの発生時間よりも充分長い所定の時間遅れ
要素を付加することにより、時間T4が経過した後、次の
タイミングに移るまでの所定の時間が経過した後制御装
置が積分器をリセットする信号を発する。
〈実施例〉 第１図は本考案による縦続積分型A/D変換器の要部構
成図を示すもので、この図は第３図に示す従来の縦続積
分型A/D変換器における一点鎖線で囲ったイ部に相当す
る構成図であり、他の部分は第３図と同様なので省略す
る。
成図を示すもので、この図は第３図に示す従来の縦続積
分型A/D変換器における一点鎖線で囲ったイ部に相当す
る構成図であり、他の部分は第３図と同様なので省略す
る。
第１図において、第２の比較器６からの出力IN2はＤ
フリップフロップ回路に入力されIN3としてインタフェ
ース４に入力する（Ｑ出力）。このＤフリップフロップ
回路はIN2の信号を信号の反転なしに１クロック分の時
間（数十μ秒）遅らせる為に寄与する。
フリップフロップ回路に入力されIN3としてインタフェ
ース４に入力する（Ｑ出力）。このＤフリップフロップ
回路はIN2の信号を信号の反転なしに１クロック分の時
間（数十μ秒）遅らせる為に寄与する。
第２図は上記第１図に示す遅れ要素を持たせた場合の
積分器１の電圧降下（線分Ａ）とＤフリップフロップ回
路30からの出力（IN3）の状態を示すもので、図ではT6
で示す遅れが発生するものとする。なお線分Ｂは遅れ要
素がない場合の積分器１の電圧降下を示し、Ｃで示す部
分は外部ノイズにより積分器の出力が0Vを越えた状態を
示している。
積分器１の電圧降下（線分Ａ）とＤフリップフロップ回
路30からの出力（IN3）の状態を示すもので、図ではT6
で示す遅れが発生するものとする。なお線分Ｂは遅れ要
素がない場合の積分器１の電圧降下を示し、Ｃで示す部
分は外部ノイズにより積分器の出力が0Vを越えた状態を
示している。
一般にこの種のA/D変換器において外部ノイズにより
比較器６の出力（IN2）がローレベルになる時間は数ｎ
秒であり、遅れ要素を持たせたIN3の遅れは数十〜数百
ｎ秒である。その結果積分器のスイッチ４をオンとする
制御回路からの信号はノイズには反応せず、T5の時間内
の一定の時間T6が経過した後に発されることになる。
比較器６の出力（IN2）がローレベルになる時間は数ｎ
秒であり、遅れ要素を持たせたIN3の遅れは数十〜数百
ｎ秒である。その結果積分器のスイッチ４をオンとする
制御回路からの信号はノイズには反応せず、T5の時間内
の一定の時間T6が経過した後に発されることになる。
なお、本実施例おいては時間遅れ要素としてＤフリッ
プフロップ回路30を用いたが時間遅れ手段はこの実施例
に限ることなく必要に応じて他の手段を用いてもよい。
プフロップ回路30を用いたが時間遅れ手段はこの実施例
に限ることなく必要に応じて他の手段を用いてもよい。
〈考案の効果〉 以上述べたように、本考案によれば、積分器の出力が
０になった時点で制御回路から積分器をリセットするた
めのスイッチング信号を出力するようにしたときに、ノ
イズによって前記積分器の出力が０になったときはその
瞬間的な出力に対しては前記制御回路からのスイッチン
グ信号が出力しないような遅れ要素を設けたので誘電吸
収の影響を少なくするとともにカウント誤差のない縦続
積分型A/D変換器を実現することができる。
０になった時点で制御回路から積分器をリセットするた
めのスイッチング信号を出力するようにしたときに、ノ
イズによって前記積分器の出力が０になったときはその
瞬間的な出力に対しては前記制御回路からのスイッチン
グ信号が出力しないような遅れ要素を設けたので誘電吸
収の影響を少なくするとともにカウント誤差のない縦続
積分型A/D変換器を実現することができる。
第１図は本考案を実施した縦続積分型A/D変換器の要部
構成図、第２図は第１図に示す遅れ要素を持たせた場合
の積分器１の電圧降下（線分Ａ）とＤフリップフロップ
回路からの出力の状態を示す図、第３図は一般的な縦続
積分型A/D変換回路の構成図、第４図は第１図に示す変
換回路の動作説明図、第５図は遅れ要素がない場合の積
分器１の電圧降下と第２の比較器からの出力の状態を示
す図、第６図は外部からのノイズに対して積分器の出力
が瞬間的に０レベルに達する状態を示す図である。 １……積分器、21,22,23……電流源、３……第１の比較
器、４……インターフェイス、５……９ビット上位カウ
ンタ、６……第２の比較器、７……７ビット下位カウン
タ、８……シフト・レジスタ、９……制御回路、S1,S2,
S3,S4……スイッチ、Ｒ……抵抗、30……Ｄフリップフ
ロップ回路。
構成図、第２図は第１図に示す遅れ要素を持たせた場合
の積分器１の電圧降下（線分Ａ）とＤフリップフロップ
回路からの出力の状態を示す図、第３図は一般的な縦続
積分型A/D変換回路の構成図、第４図は第１図に示す変
換回路の動作説明図、第５図は遅れ要素がない場合の積
分器１の電圧降下と第２の比較器からの出力の状態を示
す図、第６図は外部からのノイズに対して積分器の出力
が瞬間的に０レベルに達する状態を示す図である。 １……積分器、21,22,23……電流源、３……第１の比較
器、４……インターフェイス、５……９ビット上位カウ
ンタ、６……第２の比較器、７……７ビット下位カウン
タ、８……シフト・レジスタ、９……制御回路、S1,S2,
S3,S4……スイッチ、Ｒ……抵抗、30……Ｄフリップフ
ロップ回路。
Claims (1)
- 【請求項１】一定のタイミング（Ｔ）でアナログ入力信
号を積分器により積分し、この積分値に電流Ｉ＋ｉ（電
流比I/i＝2n−1;nは後述する下位カウンタのビット数）
を与えて逆積分して第１の設定値に達するまでの時間Ｔ
を下位カウンタで計数し、次に電流ｉを与えて逆積分し
て第２の設定値に達する時間T4を下位カウンタで計数
し、時間値T3及び時間値T4より前記アナログ入力信号に
対応するディジタル信号を得る縦続積分型A/D変換器に
おいて、前記積分器の出力が０になった時点で制御回路
から積分器をリセットするためのスイッチング信号を出
力するようにしたときに、ノイズによって前記積分器の
出力が０になったときはその瞬間的な出力に対しては前
記制御回路からのスイッチング信号が出力しないような
遅れ要素を設けたことを特徴とする縦続積分型A/D変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990017764U JP2519545Y2 (ja) | 1990-02-23 | 1990-02-23 | 縦続積分型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990017764U JP2519545Y2 (ja) | 1990-02-23 | 1990-02-23 | 縦続積分型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03109435U JPH03109435U (ja) | 1991-11-11 |
| JP2519545Y2 true JP2519545Y2 (ja) | 1996-12-04 |
Family
ID=31520944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990017764U Expired - Fee Related JP2519545Y2 (ja) | 1990-02-23 | 1990-02-23 | 縦続積分型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519545Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4985125B2 (ja) * | 2007-06-08 | 2012-07-25 | ソニー株式会社 | 巻取り装置および巻取り装置を用いた吊下げ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573520A (en) * | 1980-06-05 | 1982-01-09 | Tokyo Shibaura Electric Co | Dc power source protecting system |
| JPS5811770A (ja) * | 1981-07-14 | 1983-01-22 | Nippon Steel Corp | 耐食性およびメツキ密着性のよい溶融アルミニウムメツキ鋼板の製造法 |
-
1990
- 1990-02-23 JP JP1990017764U patent/JP2519545Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03109435U (ja) | 1991-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |