JP2514496Y2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2514496Y2 JP2514496Y2 JP1989084661U JP8466189U JP2514496Y2 JP 2514496 Y2 JP2514496 Y2 JP 2514496Y2 JP 1989084661 U JP1989084661 U JP 1989084661U JP 8466189 U JP8466189 U JP 8466189U JP 2514496 Y2 JP2514496 Y2 JP 2514496Y2
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- Japan
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- thin film
- auxiliary capacitance
- electrode
- film transistor
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案はアクティブマトリクス液晶表示装置に関す
る。
る。
（ロ）従来の技術 アクティブマトリクス液晶表示装置においては、以下
に説明するようにフリッカの発生や歩止まりの問題があ
る。
に説明するようにフリッカの発生や歩止まりの問題があ
る。
まず、フリッカの発生に関しては、フリッカの量はCg
s/（Cgs＋CLc）［Cgs:薄膜トランジスタのゲート・ソー
ス間容量、CLc：液晶セルの容量］の値に影響され、こ
の値が小さい程フリッカが小さくなることが知られてい
る［T.Yanagisawa et.al.,“Compensation of the Disp
lay Electrode Voltage Distortion,"Proc.Japan Displ
ay 86,PP.192−195（1986）］。この対策として液晶セ
ルに並列に画像信号保持用の補助容量Cscを付加して、C
gs/（Cgs＋CLc＋Csc）と値を小さくする方法がある。ま
た、歩止まりの向上対策としては、１画素あたり２つ以
上の薄膜トランジスタを備え、少なくとも１つの薄膜ト
ランジスタが正常であれば、パネルとして正常動作する
ようにしたものが報告されている（特開昭62−8560
号）。
s/（Cgs＋CLc）［Cgs:薄膜トランジスタのゲート・ソー
ス間容量、CLc：液晶セルの容量］の値に影響され、こ
の値が小さい程フリッカが小さくなることが知られてい
る［T.Yanagisawa et.al.,“Compensation of the Disp
lay Electrode Voltage Distortion,"Proc.Japan Displ
ay 86,PP.192−195（1986）］。この対策として液晶セ
ルに並列に画像信号保持用の補助容量Cscを付加して、C
gs/（Cgs＋CLc＋Csc）と値を小さくする方法がある。ま
た、歩止まりの向上対策としては、１画素あたり２つ以
上の薄膜トランジスタを備え、少なくとも１つの薄膜ト
ランジスタが正常であれば、パネルとして正常動作する
ようにしたものが報告されている（特開昭62−8560
号）。
従って、歩止まりを向上させ、かつフリッカを減少さ
せるには上記の従来技術を単純に組み合わすことが考え
られる。第４図は１画素当り２個の薄膜トランジスタT
1、T2を配設し、更に各画素の液晶セル４に補助容量５
を付加した場合の等価回路図であり、第５図はこの等価
回路を実現するパターン例を１画素について示したもの
である。
せるには上記の従来技術を単純に組み合わすことが考え
られる。第４図は１画素当り２個の薄膜トランジスタT
1、T2を配設し、更に各画素の液晶セル４に補助容量５
を付加した場合の等価回路図であり、第５図はこの等価
回路を実現するパターン例を１画素について示したもの
である。
これ等の図に於て、（１）はゲートライン、（２）は
画像信号ライン、（３）（３′）は半導体膜、（４）は
液晶表示装置を画素単位に模式的に分割して表した液晶
セル、（５）は補助容量、（６）は液晶セル用対向電極
信号ライン、（７）は補助容量用対向電極信号ライン、
（８）（８′）はドレイン、（９）（９′）はソース、
（10）は上記液晶セル（４）単位の表示電極、（11）は
上記補助容量（５）をなす補助容量電極、（12）はゲー
トを示している。
画像信号ライン、（３）（３′）は半導体膜、（４）は
液晶表示装置を画素単位に模式的に分割して表した液晶
セル、（５）は補助容量、（６）は液晶セル用対向電極
信号ライン、（７）は補助容量用対向電極信号ライン、
（８）（８′）はドレイン、（９）（９′）はソース、
（10）は上記液晶セル（４）単位の表示電極、（11）は
上記補助容量（５）をなす補助容量電極、（12）はゲー
トを示している。
即ち、第４図の第１の薄膜トランジスタT1が第５図の
共通のゲート電極（12）、第１の半導体膜（３）、第１
のドレイン（８）、第１のソース（９）からなり、第２
の薄膜トランジスタT2が共通のゲート電極（12）、第２
の半導体膜（３′）、第２のドレイン（８′）、第２の
ソース（９′）からなる。
共通のゲート電極（12）、第１の半導体膜（３）、第１
のドレイン（８）、第１のソース（９）からなり、第２
の薄膜トランジスタT2が共通のゲート電極（12）、第２
の半導体膜（３′）、第２のドレイン（８′）、第２の
ソース（９′）からなる。
尚、第６図は第５図のVI−VI線断面図であり、ゲート
（12）、半導体膜（３）、ソース（９）、ドレイン
（８）、ゲート絶縁膜（14）からなる第１のトランジス
タT1と、表示電極（10）、補助容量電極（11）、これ等
両電極（10）（11）間の補助容量絶縁膜（13）からなる
補助容量（５）とを表している。
（12）、半導体膜（３）、ソース（９）、ドレイン
（８）、ゲート絶縁膜（14）からなる第１のトランジス
タT1と、表示電極（10）、補助容量電極（11）、これ等
両電極（10）（11）間の補助容量絶縁膜（13）からなる
補助容量（５）とを表している。
これ等の図の液晶表示装置は、画素単位で１枚の表示
電極（10）に対して２個の同サイズの薄膜トランジスタ
T1、T2が並列形成されているので、総合のゲート／ソー
ス間容量が２倍になる。従って、ゲート／ソース間容量
と液晶セル５の容量比は、 2Cgs/（2Cgs＋CLc＋Csc） となり、１画素当り１個の薄膜トランジスタを配設した
場合の２倍近くになる（Cgs《CLc《Csc）。
電極（10）に対して２個の同サイズの薄膜トランジスタ
T1、T2が並列形成されているので、総合のゲート／ソー
ス間容量が２倍になる。従って、ゲート／ソース間容量
と液晶セル５の容量比は、 2Cgs/（2Cgs＋CLc＋Csc） となり、１画素当り１個の薄膜トランジスタを配設した
場合の２倍近くになる（Cgs《CLc《Csc）。
従って、歩止まり向上のために同サイズの薄膜トラン
ジスタを単に増やしただけではフリッカが増大する欠点
があった。
ジスタを単に増やしただけではフリッカが増大する欠点
があった。
従って、フリッカ増大を回避するために、前述の容量
比を薄膜トランジスタ１個の場合の Cgs/（Cgs＋CLc＋Csc） とほぼ同じ値にするには、両薄膜トランジスタのチャン
ネル幅を1/2にする方法か、または、補助容量Cscを２倍
にする方法かの２通りの方法が考えられる。
比を薄膜トランジスタ１個の場合の Cgs/（Cgs＋CLc＋Csc） とほぼ同じ値にするには、両薄膜トランジスタのチャン
ネル幅を1/2にする方法か、または、補助容量Cscを２倍
にする方法かの２通りの方法が考えられる。
しかし、薄膜トランジスタのチャンネル幅を1/2にし
た場合は、トランジスタの１個が動作不良となると、ド
レイン電流が1/2になり、充分な充電が行われず、この
画素の輝度が大幅に低下する。
た場合は、トランジスタの１個が動作不良となると、ド
レイン電流が1/2になり、充分な充電が行われず、この
画素の輝度が大幅に低下する。
次に、薄膜トランジスタのチャンネル幅を変えずに、
補助容量Cscの値を２倍にした場合を考える。この補助
容量Cscの値が２倍になっているので必要な充電を行う
ためのドレイン電流も２倍となる。従って、この場合
も、１個の薄膜トランジスタが動作不良になると充分な
充電が行われず、この画素の輝度が大幅に低下すること
になる。これらは、３個以上の薄膜トランジスタを１画
素に配設した場合にも同様に発生する問題である。
補助容量Cscの値を２倍にした場合を考える。この補助
容量Cscの値が２倍になっているので必要な充電を行う
ためのドレイン電流も２倍となる。従って、この場合
も、１個の薄膜トランジスタが動作不良になると充分な
充電が行われず、この画素の輝度が大幅に低下すること
になる。これらは、３個以上の薄膜トランジスタを１画
素に配設した場合にも同様に発生する問題である。
前述の薄膜トランジスタの不良は、トランジスタがオ
フのままでオンしない不良について考えたが、トランジ
スタがオンのままで、オフしない不良の場合は、レーザ
ー照射等で、表示電極（10）から不良のトランジスタを
切り離す修正を行えば、トランジスタがオフのままでオ
ンしない不良と同様になる。
フのままでオンしない不良について考えたが、トランジ
スタがオンのままで、オフしない不良の場合は、レーザ
ー照射等で、表示電極（10）から不良のトランジスタを
切り離す修正を行えば、トランジスタがオフのままでオ
ンしない不良と同様になる。
従って、第４図及び第５図の如き、薄膜トランジスタ
アレイのアクティブマトリクス液晶表示装置にて、フリ
ッカの減少と歩止まりの向上を図ろうとすれば、薄膜ト
ランジスタが不良になった場合、この画素の輝度が大幅
に低下することになる。
アレイのアクティブマトリクス液晶表示装置にて、フリ
ッカの減少と歩止まりの向上を図ろうとすれば、薄膜ト
ランジスタが不良になった場合、この画素の輝度が大幅
に低下することになる。
故に、従来技術ではフリッカの減少と歩止まりの向上
を両立させることは困難であった。
を両立させることは困難であった。
（ハ）考案が解決しようとする課題 本考案はフリッカの減少と歩止まり向上を両立させた
アクティブマトリクス液晶表示パネルを提供するもので
ある。
アクティブマトリクス液晶表示パネルを提供するもので
ある。
（ニ）課題を解決するための手段 本考案の液晶表示装置は、複数のゲートラインと複数
の画像ラインがマトリクス状に交差配列されその各交差
部分に前記ゲートラインによって制御される薄膜トラン
ジスタ、該薄膜トランジスタに接続され、これを介して
前記画像ラインより画像信号が供給される容量素子をな
す液晶セル、該液晶セルを補なう表示電極と補助容量電
極との間の補助容量を配設したアクティブマトリクス液
晶表示装置において、ゲートラインと画像ラインの各交
差部分に、複数組の薄膜トランジスタと液晶セルと画像
信号保持用の補助容量を有し、各組が夫々他の組から独
立して動作し、薄膜トランジスタが表示電極外で表示電
極内より一部幅が狭くなっているソースを有し、補助容
量電極とゲートラインとの電圧及び表示電極と補助容量
電極との輪郭のいずれの一辺も位置が異なり、かつ各組
の表示電極内の補助容量電極は並列であって、さらに各
組の表示電極外の補助容量電極の幅は表示電極内の補助
容量電極の幅より小さい形状に形成されているものであ
る。
の画像ラインがマトリクス状に交差配列されその各交差
部分に前記ゲートラインによって制御される薄膜トラン
ジスタ、該薄膜トランジスタに接続され、これを介して
前記画像ラインより画像信号が供給される容量素子をな
す液晶セル、該液晶セルを補なう表示電極と補助容量電
極との間の補助容量を配設したアクティブマトリクス液
晶表示装置において、ゲートラインと画像ラインの各交
差部分に、複数組の薄膜トランジスタと液晶セルと画像
信号保持用の補助容量を有し、各組が夫々他の組から独
立して動作し、薄膜トランジスタが表示電極外で表示電
極内より一部幅が狭くなっているソースを有し、補助容
量電極とゲートラインとの電圧及び表示電極と補助容量
電極との輪郭のいずれの一辺も位置が異なり、かつ各組
の表示電極内の補助容量電極は並列であって、さらに各
組の表示電極外の補助容量電極の幅は表示電極内の補助
容量電極の幅より小さい形状に形成されているものであ
る。
（ホ）作用 本考案のアクティブマトリクス液晶表示装置によれ
ば、ゲートラインと画像ラインの各交差部分の画素位置
に、薄膜トランジスタと液晶セルと画像信号保持用の補
助容量の各組が夫々他の組から独立して動作するので、
いずれかの薄膜トランジスタが不良となっても他の組の
正常な薄膜トランジスタによって、Cgs/（Cgs＋CLc＋C
sc）の値の上昇なしに画素欠陥を救済できる。
ば、ゲートラインと画像ラインの各交差部分の画素位置
に、薄膜トランジスタと液晶セルと画像信号保持用の補
助容量の各組が夫々他の組から独立して動作するので、
いずれかの薄膜トランジスタが不良となっても他の組の
正常な薄膜トランジスタによって、Cgs/（Cgs＋CLc＋C
sc）の値の上昇なしに画素欠陥を救済できる。
（ヘ）実施例 第１図は本考案の液晶表示装置の一実施例を示す等価
回路図であり、第２図は第１図回路を実現する一画素分
の装置パターン図である。
回路図であり、第２図は第１図回路を実現する一画素分
の装置パターン図である。
これ等の図の本考案装置が第４図及び第５図の従来装
置と異なる所は、第２図から明らかな如く、表示電極
（10）（10′）を２分割配置し、第１の表示電極（10）
を第１の薄膜トランジスタT1に結合すると共に、第２の
表示電極（10′）を第２の薄膜トランジスタT2に結合し
た点にある。即ち、一画素を２分割した内の一方の表示
電極（10）は、第１図の等価回路から明らかな如く、対
向電極との間で容量が1/2の第１の液晶セル（４）、及
び補助容量電極（７）との間で容量が1/2の第１の補助
容量（５）を形成している。さらに同様に、他方の表示
電極（10′）が1/2容量の第２の液晶セル（４′）と1/2
容量の第２の補助容量（５′）を形成している。
置と異なる所は、第２図から明らかな如く、表示電極
（10）（10′）を２分割配置し、第１の表示電極（10）
を第１の薄膜トランジスタT1に結合すると共に、第２の
表示電極（10′）を第２の薄膜トランジスタT2に結合し
た点にある。即ち、一画素を２分割した内の一方の表示
電極（10）は、第１図の等価回路から明らかな如く、対
向電極との間で容量が1/2の第１の液晶セル（４）、及
び補助容量電極（７）との間で容量が1/2の第１の補助
容量（５）を形成している。さらに同様に、他方の表示
電極（10′）が1/2容量の第２の液晶セル（４′）と1/2
容量の第２の補助容量（５′）を形成している。
このような第２図の液晶表示装置は第１図の等価回路
から明らかなように、第１組の薄膜トランジスタT1と液
晶セル（４）と補助容量（５）とが第２組の薄膜トラン
ジスタT2と液晶セル（４′）と補助容量（５′）とが互
いに独立して動作する事になる。
から明らかなように、第１組の薄膜トランジスタT1と液
晶セル（４）と補助容量（５）とが第２組の薄膜トラン
ジスタT2と液晶セル（４′）と補助容量（５′）とが互
いに独立して動作する事になる。
従って、各トランジスタT1、T2の夫々は、画素当り１
つのトランジスタを備える従来装置のそのトランジスタ
のチャンネル幅の1/2のチャンネル幅に設定されてお
り、ゲート／ソース間容量1/2Cgsと１画素当りの容量
（1/2Cgs＋1/2CLc＋1/2Csc）との容量比は、 Cgs/（Cgs＋CLc＋Csc） となり１画素当り１個の薄膜トランジスタの場合と同じ
になる。
つのトランジスタを備える従来装置のそのトランジスタ
のチャンネル幅の1/2のチャンネル幅に設定されてお
り、ゲート／ソース間容量1/2Cgsと１画素当りの容量
（1/2Cgs＋1/2CLc＋1/2Csc）との容量比は、 Cgs/（Cgs＋CLc＋Csc） となり１画素当り１個の薄膜トランジスタの場合と同じ
になる。
次に、ある薄膜トランジスタが不良になった場合を考
える。第１図の第２の薄膜トランジスタT2が不良になっ
た時、この薄膜トランジスタT2に接続された液晶セル
（４′）は駆動されないが他の正常な薄膜トランジスタ
T1に接続された液晶セル（４）は全て正常に駆動され、
輝度の低下も起らない。
える。第１図の第２の薄膜トランジスタT2が不良になっ
た時、この薄膜トランジスタT2に接続された液晶セル
（４′）は駆動されないが他の正常な薄膜トランジスタ
T1に接続された液晶セル（４）は全て正常に駆動され、
輝度の低下も起らない。
今、例えば、第２の薄膜トランジスタT2がオフしない
不良になったとすると、レーザー照射等で、第１図、第
２図のソース（９′）部分Ａのパターンを切断すればよ
い。
不良になったとすると、レーザー照射等で、第１図、第
２図のソース（９′）部分Ａのパターンを切断すればよ
い。
更に、第３図に不良となった薄膜トランジスタT2に接
続されている補助容量電極（５′）をも、レーザー照射
等で第１図及び第３図の補助容量電極（11′）部分Ｂで
切断できるようにした実施例である。この第３図によれ
ば、ソース（９′）部分Ａで薄膜トランジスタT2を表示
電極（10′）と分離しても、薄膜トランジスタT2に、補
助容量（４′）と液晶セル（５′）が補助容量（４′）
を介して接続されていることによって生じる薄膜トラン
ジスタの負荷増加等の影響を除去できる。また、表示電
極と補助容量電極との輪郭で一致する部分が無く、補助
容量の変動が一方向だけに依存するので小さくなる。
続されている補助容量電極（５′）をも、レーザー照射
等で第１図及び第３図の補助容量電極（11′）部分Ｂで
切断できるようにした実施例である。この第３図によれ
ば、ソース（９′）部分Ａで薄膜トランジスタT2を表示
電極（10′）と分離しても、薄膜トランジスタT2に、補
助容量（４′）と液晶セル（５′）が補助容量（４′）
を介して接続されていることによって生じる薄膜トラン
ジスタの負荷増加等の影響を除去できる。また、表示電
極と補助容量電極との輪郭で一致する部分が無く、補助
容量の変動が一方向だけに依存するので小さくなる。
以上の説明に於いては、１画素当り２個の薄膜トラン
ジスタを設けた場合について示したが、１画素当り薄膜
トランジスタがｎ個の場合でも、1/n倍のチャンネル幅
の薄膜トランジスタを用い、各ゲート・ソース間容量、
各液晶セルの容量、各補助容量をそれぞれ1/n Cgs、1/n
CLc、1/n Cscとなるようにすれば本考案を実施でき
る。この場合、１画素当りｎ個の薄膜トランジスタを配
設した場合、１個のトランジスタ不良で表示不能になる
面積は１画素の1/nと少なく、かつ、他のトランジスタ
に対応する表示電極の輝度の低下はない。また、補助容
量電極をゲート信号ラインと同電位にした場合に比べて
実効電圧が高くなる。
ジスタを設けた場合について示したが、１画素当り薄膜
トランジスタがｎ個の場合でも、1/n倍のチャンネル幅
の薄膜トランジスタを用い、各ゲート・ソース間容量、
各液晶セルの容量、各補助容量をそれぞれ1/n Cgs、1/n
CLc、1/n Cscとなるようにすれば本考案を実施でき
る。この場合、１画素当りｎ個の薄膜トランジスタを配
設した場合、１個のトランジスタ不良で表示不能になる
面積は１画素の1/nと少なく、かつ、他のトランジスタ
に対応する表示電極の輝度の低下はない。また、補助容
量電極をゲート信号ラインと同電位にした場合に比べて
実効電圧が高くなる。
（ト）考案の効果 本考案の液晶表示装置は、表示電極外の補助容量電極
の幅が表示電極内の補助容量電極の幅より小さいから切
断しやすく、薄膜トランジスタ不良による点状の表示欠
陥の救済が図れると共に表示フリッカの低減に寄与で
き、均一で高輝度な液晶表示装置が構成できる。
の幅が表示電極内の補助容量電極の幅より小さいから切
断しやすく、薄膜トランジスタ不良による点状の表示欠
陥の救済が図れると共に表示フリッカの低減に寄与で
き、均一で高輝度な液晶表示装置が構成できる。
第１図は本考案の液晶表示装置の等価回路図、第２図及
び第３図は第１図回路の１画素分の夫々異なる装置パタ
ーン図、第４図は従来装置の等価回路図、第５図は従来
装置パターン図、第６図は断面パターン図である。 （１）…ゲート信号ライン、（２）…画像信号ライン、
（３）（３′）…半導体膜、（４）（４′）…液晶セ
ル、（５）（５′）…補助容量、（８）（８′）…ドレ
イン、（９）（９′）…ソース、（10）（10′）…表示
電極、（11）（11′）…補助容量電極、（12）…ゲー
ト、T1、T2…薄膜トランジスタ。
び第３図は第１図回路の１画素分の夫々異なる装置パタ
ーン図、第４図は従来装置の等価回路図、第５図は従来
装置パターン図、第６図は断面パターン図である。 （１）…ゲート信号ライン、（２）…画像信号ライン、
（３）（３′）…半導体膜、（４）（４′）…液晶セ
ル、（５）（５′）…補助容量、（８）（８′）…ドレ
イン、（９）（９′）…ソース、（10）（10′）…表示
電極、（11）（11′）…補助容量電極、（12）…ゲー
ト、T1、T2…薄膜トランジスタ。
Claims (1)
- 【請求項１】複数のゲートラインと複数の画像ラインが
マトリクス状に交差配列されその各交差部分に前記ゲー
トラインによって制御される薄膜トランジスタ、該薄膜
トランジスタに接続され、これを介して前記画像ライン
より画像信号が供給される容量素子をなす液晶セル、該
液晶セルを補なう表示電極と補助容量電極との間の補助
容量を配設したアクティブマトリクス液晶表示装置にお
いて、ゲートラインと画像ラインの各交差部分に、複数
組の薄膜トランジスタと液晶セルと画像信号保持用の補
助容量を有し、各組が夫々他の組から独立して動作し、
薄膜トランジスタが表示電極外で表示電極内より一部幅
が狭くなっているソースを有し、補助容量電極とゲート
ラインとの電圧及び表示電極と補助容量電極との輪郭の
いずれの一辺も位置が異なり、かつ各組の表示電極内の
補助容量電極は並列配置であって、さらに各組の表示電
極外の補助容量電極の幅は表示電極内の補助容量電極の
幅より小さい形状に形成されていることを特徴とする液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989084661U JP2514496Y2 (ja) | 1989-07-19 | 1989-07-19 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989084661U JP2514496Y2 (ja) | 1989-07-19 | 1989-07-19 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0324635U JPH0324635U (ja) | 1991-03-14 |
| JP2514496Y2 true JP2514496Y2 (ja) | 1996-10-16 |
Family
ID=31633286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989084661U Expired - Lifetime JP2514496Y2 (ja) | 1989-07-19 | 1989-07-19 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514496Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08179370A (ja) * | 1994-12-26 | 1996-07-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ液晶表示装置およびその駆動法 |
| KR100890022B1 (ko) * | 2002-07-19 | 2009-03-25 | 삼성전자주식회사 | 액정 표시 장치 및 그 구동 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136076A (ja) * | 1986-11-28 | 1988-06-08 | 松下電器産業株式会社 | 薄膜トランジスタアレイ |
| JPS63172298A (ja) * | 1987-01-12 | 1988-07-15 | セイコーエプソン株式会社 | アクテイブマトリクスパネル |
| JP2682827B2 (ja) * | 1987-09-25 | 1997-11-26 | 株式会社日立製作所 | 液晶表示装置 |
| JPS6473324A (en) * | 1987-09-14 | 1989-03-17 | Matsushita Electric Ind Co Ltd | Display device and its driving method |
-
1989
- 1989-07-19 JP JP1989084661U patent/JP2514496Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324635U (ja) | 1991-03-14 |
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