JP2511763B2 - 高密度実装回路基板の製造方法 - Google Patents
高密度実装回路基板の製造方法Info
- Publication number
- JP2511763B2 JP2511763B2 JP3353236A JP35323691A JP2511763B2 JP 2511763 B2 JP2511763 B2 JP 2511763B2 JP 3353236 A JP3353236 A JP 3353236A JP 35323691 A JP35323691 A JP 35323691A JP 2511763 B2 JP2511763 B2 JP 2511763B2
- Authority
- JP
- Japan
- Prior art keywords
- copper foil
- circuit board
- hole
- printed circuit
- density mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
Landscapes
- Die Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Description
【0001】
【産業上の利用分野】本発明は、半導体素子を搭載する
多層印刷回路基板の製造方法に関する。
多層印刷回路基板の製造方法に関する。
【0002】
【従来の技術】多層印刷回路基板の一部を機械加工等で
くぼみ部分を設け、そのくぼみ部分へ半導体集積回路素
子を埋め込み、ワイヤボンディング法等で回路パターン
と連結した多層印刷回路基板がある。
くぼみ部分を設け、そのくぼみ部分へ半導体集積回路素
子を埋め込み、ワイヤボンディング法等で回路パターン
と連結した多層印刷回路基板がある。
【0003】この種の構成体は、基板のくぼみ部分へ半
導体集積回路素子を搭載することにより、厚さ方向の寸
法を減ずることができ薄形化が可能となる。なおこの種
の構成体は、回路パターンを有する多層基板の一部を機
械的に切削加工する座ぐり方法が用いられている。
導体集積回路素子を搭載することにより、厚さ方向の寸
法を減ずることができ薄形化が可能となる。なおこの種
の構成体は、回路パターンを有する多層基板の一部を機
械的に切削加工する座ぐり方法が用いられている。
【0004】図5は従来例の断面説明図で、中間絶縁層
1の一部の銅箔2及び上部絶縁層1´の一部を座ぐり切
削によってくぼみ部分3を加工する。この加工は機械加
工精度、銅箔2及び中間絶縁層1の反り等により、銅箔
加工最小部分2a、銅箔加工最大部分2bの範囲で変動
する。
1の一部の銅箔2及び上部絶縁層1´の一部を座ぐり切
削によってくぼみ部分3を加工する。この加工は機械加
工精度、銅箔2及び中間絶縁層1の反り等により、銅箔
加工最小部分2a、銅箔加工最大部分2bの範囲で変動
する。
【0005】半導体集積回路素子4をくぼみ部分3に挿
入し、ダイボンド樹脂5を介して半導体素子接地電位の
底面4aを接着する。半導体集積回路素子4と回路パタ
ーン6をサーモソニック法等によりボンディングワイヤ
7で接続する。接地電位部4aは、ビアホール8を介し
て回路パターン6と接地される。
入し、ダイボンド樹脂5を介して半導体素子接地電位の
底面4aを接着する。半導体集積回路素子4と回路パタ
ーン6をサーモソニック法等によりボンディングワイヤ
7で接続する。接地電位部4aは、ビアホール8を介し
て回路パターン6と接地される。
【0006】
【発明が解決しようとする課題】この種の構成体は、前
に述べたように多層印刷回路基板の反り及び機械加工精
度が例えば±30μm等の制約から、くぼみ部分の底面
を均一に平滑に加工することが極めて困難で、半導体集
積回路素子の底面側を接地電位等の回路パターンと接続
する場合、くぼみ部分の底面に位置する銅箔は少なくと
も50μm以上の厚さを必要とし、薄形化の効果が低減
され、多層印刷回路基板の反りを抑制すること等の対策
が必要である。そのため、基板製作費用が高額になると
いう不都合があった。
に述べたように多層印刷回路基板の反り及び機械加工精
度が例えば±30μm等の制約から、くぼみ部分の底面
を均一に平滑に加工することが極めて困難で、半導体集
積回路素子の底面側を接地電位等の回路パターンと接続
する場合、くぼみ部分の底面に位置する銅箔は少なくと
も50μm以上の厚さを必要とし、薄形化の効果が低減
され、多層印刷回路基板の反りを抑制すること等の対策
が必要である。そのため、基板製作費用が高額になると
いう不都合があった。
【0007】
【課題を解決するための手段】本発明はこれらの課題を
解決することを目的とし、印刷回路基板への銅箔の貼り
合わせは、同一銅箔によりこの銅箔との間の前記印刷回
路基板の平面部、孔部の底部及び側壁の部分を10To
rr以下に真空減圧しつつ280℃以上に昇温して前記
孔部に位置する銅箔部分を伸展・変形させ、接着剤を介
して貼り付けることを特徴とするものである。
解決することを目的とし、印刷回路基板への銅箔の貼り
合わせは、同一銅箔によりこの銅箔との間の前記印刷回
路基板の平面部、孔部の底部及び側壁の部分を10To
rr以下に真空減圧しつつ280℃以上に昇温して前記
孔部に位置する銅箔部分を伸展・変形させ、接着剤を介
して貼り付けることを特徴とするものである。
【0008】
【実施例】図1から図4は順次の製作段階における基板
構成の断面説明図である。
構成の断面説明図である。
【0009】図1は半導体素子(集積回路を含む)を埋
め込む部分に対応する孔部3´を有する上部絶縁層1´
を中間絶縁層1に貼り合わせる工程を示す。
め込む部分に対応する孔部3´を有する上部絶縁層1´
を中間絶縁層1に貼り合わせる工程を示す。
【0010】図2は図1の工程で作製した基板へ接着層
9を有する銅箔2´を真空減圧・昇温を行って貼り合わ
せる。真空減圧により銅箔2´との間の孔部3´内は減
圧され、孔部3´の空気が排出されて銅箔2´は孔部3
´の壁に引き付けられ、昇温により銅箔2´のクリープ
強度が低下して塑性変形し易くなり、孔部3´の壁に沿
う形態で銅箔2´は伸展・変形し、接着層9を介して張
り付けられる。
9を有する銅箔2´を真空減圧・昇温を行って貼り合わ
せる。真空減圧により銅箔2´との間の孔部3´内は減
圧され、孔部3´の空気が排出されて銅箔2´は孔部3
´の壁に引き付けられ、昇温により銅箔2´のクリープ
強度が低下して塑性変形し易くなり、孔部3´の壁に沿
う形態で銅箔2´は伸展・変形し、接着層9を介して張
り付けられる。
【0011】このように貼り付けた後、ホトレジストを
塗布し写真感光法を用いて図3に示す回路パターン上不
要な銅箔の部分10をエッチング加工により除去する。
塗布し写真感光法を用いて図3に示す回路パターン上不
要な銅箔の部分10をエッチング加工により除去する。
【0012】図4はこのようにして作製した孔部3´へ
半導体集積回路素子4をダイボンド樹脂5を介して接着
し、半導体集積回路素子4の底面4aは接地電位部とし
て構成される。ここで使用する銅箔2´は印刷回路基板
で使用される厚さ12μmの標準薄板が適用できる。ま
た真空昇温による貼り合わせに際しては、全方向から圧
力を加え、あらかじめ設けた孔部3´内の接着層9の均
一化を図るため、耐圧性の蓋をねじで締め付ける方式の
オートクレーブと同種の容器による方法が適している。
半導体集積回路素子4をダイボンド樹脂5を介して接着
し、半導体集積回路素子4の底面4aは接地電位部とし
て構成される。ここで使用する銅箔2´は印刷回路基板
で使用される厚さ12μmの標準薄板が適用できる。ま
た真空昇温による貼り合わせに際しては、全方向から圧
力を加え、あらかじめ設けた孔部3´内の接着層9の均
一化を図るため、耐圧性の蓋をねじで締め付ける方式の
オートクレーブと同種の容器による方法が適している。
【0013】さらに付け加えると、座ぐり加工方式の場
合、大きな形状の印刷回路基板では反りが大きく、それ
に伴う加工精度の低下から実用的制約が存在する。本発
明では基板寸法要求が制約されず大板加工が可能なた
め、この種の構成体が安価に製作できる。次により詳細
に説明する。
合、大きな形状の印刷回路基板では反りが大きく、それ
に伴う加工精度の低下から実用的制約が存在する。本発
明では基板寸法要求が制約されず大板加工が可能なた
め、この種の構成体が安価に製作できる。次により詳細
に説明する。
【0014】ガラスエポキシ(FR−4材)に、半導体
集積回路素子に対応した複数の孔部をドリル加工して、
プリプレグを介して内装材と貼り合わせる。高温時の高
い伸びと接着性を有する樹脂を塗布した厚さ12μmの
銅箔とディスパージョンプレート上へ、平衡均圧化を図
るための中間板を配して介し、10Torr以下の真空
減圧雰囲気下で温度280℃、圧力9.5Kg/cm2
を加えて貼り合わせる。
集積回路素子に対応した複数の孔部をドリル加工して、
プリプレグを介して内装材と貼り合わせる。高温時の高
い伸びと接着性を有する樹脂を塗布した厚さ12μmの
銅箔とディスパージョンプレート上へ、平衡均圧化を図
るための中間板を配して介し、10Torr以下の真空
減圧雰囲気下で温度280℃、圧力9.5Kg/cm2
を加えて貼り合わせる。
【0015】銅箔は孔部に沿う形でくぼみ部分を形成す
る。くぼみ部分上部の銅箔平面部分をフォトエッチング
加工し、所定の回路パターンを作製する。
る。くぼみ部分上部の銅箔平面部分をフォトエッチング
加工し、所定の回路パターンを作製する。
【0016】
【発明の効果】以上説明したように、あらかじめ半導体
素子を埋め込む部分や平面部分の表面を銅箔で構成する
ことにより、大きな加工精度の得られない大形印刷回路
基板にも適用でき、薄形軽量の高密度実装回路基板を低
廉に作製することができる。
素子を埋め込む部分や平面部分の表面を銅箔で構成する
ことにより、大きな加工精度の得られない大形印刷回路
基板にも適用でき、薄形軽量の高密度実装回路基板を低
廉に作製することができる。
【図1】本発明の実施例を示す工程説明図。
【図2】本発明の実施例を示す工程説明図。
【図3】本発明の実施例を示す工程説明図。
【図4】本発明の実施例を示す断面説明図。
【図5】従来例の断面説明図。
1 中間絶縁層 1´ 上部絶縁層 2´ 銅箔 3´ 孔部 4 半導体集積回路素子 5 ダイボンド樹脂 9 接着層 10 不要銅箔部分
Claims (1)
- 【請求項1】 回路パターンを有する樹脂基板に接合し
かつ孔部を有する印刷回路基板と、該印刷回路基板に貼
り合わせた銅箔とから構成される密度実装回路基板の製
造方法において、前記銅箔の貼り合わせは、同一銅箔に
よりこの銅箔との間の前記印刷回路基板の平面部、孔部
の底部及び側壁の部分を10Torr以下に真空減圧し
つつ280℃以上に昇温して前記孔部に位置する銅箔部
分を伸展・変形させ、接着剤を介して貼り付けることを
特徴とする高密度実装回路基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3353236A JP2511763B2 (ja) | 1991-12-17 | 1991-12-17 | 高密度実装回路基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3353236A JP2511763B2 (ja) | 1991-12-17 | 1991-12-17 | 高密度実装回路基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05167264A JPH05167264A (ja) | 1993-07-02 |
JP2511763B2 true JP2511763B2 (ja) | 1996-07-03 |
Family
ID=18429478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3353236A Expired - Fee Related JP2511763B2 (ja) | 1991-12-17 | 1991-12-17 | 高密度実装回路基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2511763B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8049292B2 (en) * | 2008-03-27 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
JP5651564B2 (ja) * | 2011-09-30 | 2015-01-14 | 富士フイルム株式会社 | 貼り付け用銅箔 |
-
1991
- 1991-12-17 JP JP3353236A patent/JP2511763B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05167264A (ja) | 1993-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4048438A (en) | Conductor patterned substrate providing stress release during direct attachment of integrated circuit chips | |
JP2003516621A (ja) | プリント回路基板内にチップを集積化する方法及び集積回路 | |
US4052787A (en) | Method of fabricating a beam lead flexible circuit | |
JPH04345779A (ja) | 電気接続要素の製造方法 | |
US6085414A (en) | Method of making a flexible circuit with raised features protruding from two surfaces and products therefrom | |
JP2581436B2 (ja) | セラミック多層配線基板の製造方法 | |
JP2511763B2 (ja) | 高密度実装回路基板の製造方法 | |
JPH098175A (ja) | 多層プリント基板のボンディング用棚形成方法 | |
US20030116350A1 (en) | Flexible wiring boards and manufacturing processes thereof | |
JP2004119730A (ja) | 回路装置の製造方法 | |
JP2000252411A (ja) | スタックド半導体装置及びその製造方法 | |
JPS60216573A (ja) | フレキシブル印刷配線板の製造方法 | |
JP2001015872A (ja) | 配線基板用絶縁シートおよびそれを用いた配線基板の製造方法 | |
JP2982703B2 (ja) | 半導体パッケージ及びその製造方法 | |
US4977012A (en) | Ceramic wiring substrate blank material and process for production thereof | |
JPH05145205A (ja) | 電磁シールド層付きフレキシブル回路基板およびその製法 | |
JPH11251365A (ja) | 電極群を有する部材の製造法 | |
JPH0669662A (ja) | 多層プリント配線板 | |
JP2868779B2 (ja) | Tab用テープ | |
JPH01290279A (ja) | 配線板及びその製造方法 | |
KR100299191B1 (ko) | 인쇄회로기판제조방법 | |
GB2169553A (en) | Method of making tape for automated bonding of integrated circuits and tape made therefrom | |
JP4045472B2 (ja) | 配線板の製造法 | |
JPH05259376A (ja) | 半導体装置 | |
JP2000260823A (ja) | 半導体搭載用フレキシブルプリント回路板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |