JP2508255B2

JP2508255B2 - 半導体集積回路

Info

Publication number: JP2508255B2
Application number: JP8594889A
Authority: JP
Inventors: 修上田; 真一森
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-04-05
Filing date: 1989-04-05
Publication date: 1996-06-19
Anticipated expiration: 2011-06-19
Also published as: JPH02265100A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、誤書き込み防止を図つたNAND型EPROMに
関するものである。

〔従来の技術〕

従来技術の説明に当り、まずNAND型EPROMを説明す
る。NAND型EPROMは高集積化を図つたEPROMであり、第３
図（ａ）は１つのビツトラインにメモリトランジスタが
直列に複数個接続された構成を持つ従来のNAND型EPROM
の回路図、第３図（ｂ）は第３図（ａ）に対応するパタ
ーン図である。この例では、４段のメモリトランジスタ
（T1）〜（T4）が直列接続されており、（W1）〜（W4）
はメモリトランジスタ（T1）〜（T4）の各々のコントロ
ールゲートに接続されたワードラインである。第４図
（ａ）はNAND型ではない従来のEPROMの回路図、第４図
（ｂ）は第４図（ａ）に対応するパターン図である。ビ
ツトライン（B1）に対し、メモリトランジスタ（T1）は
直列に１個しか接続されていない構成で、ワードライン
（W1）も一つである。次に動作について説明する。

第３図に示すNAND型EPROMはビツトライン（B1）を接
続するためのコンタクトホール（C1）の個数が第４図に
示すNAND型でないEPROMに比べて減少するため、高集積
化に有利という特長を持つているが、その反面、書き込
み時に特殊な高電圧の組合せが必要とされる。第５図は
メモリトランジスタのドレイン電圧が9Vのときのコント
ロールゲート電圧Vc_Gに対する書き込み後のしきい値電
圧V_THの関係を示すメモリトランジスタ書き込み特性を
示すグラフである。このメモリトランジスタ特性を利用
して第３図に示すメモリトランジスタ（T2）を選択的に
書き込む場合を考える。選択されたビツトライン（B1）
には9Vの高電圧を印加し、選択されたワードライン（W
2）には10Vの高電圧を、そして非選択のワードライン
（W1），（W3），（W4）には20Vの高電圧をそれぞれ印
加する必要がある。

さて、このワードラインの選択（10V）／非選択（20
V）の高電圧レベルが誤書き込みを生じやすい電圧レベ
ルの組合せになつている。その理由としてまず第１点目
は、非選択のワードライン（W1），（W3），（W4）の高
電圧レベル（以下“非選択レベル”と呼ぶ）20Vが選択
されたワードライン（W2）の高電圧レベル（以下“選択
レベル”と呼ぶ）10Vより高いために、非選択レベルの
立上り途中に選択レベル10Vを一瞬であるが通過するこ
とが挙げられる。このわずかな期間に非選択のワードラ
イン（W1），（W3），（W4）の接続されたメモリトラン
ジスタ（T1），（T3），（T4）に誤書き込みが起こる恐
れがある。第２点目として、高電圧に対するメモリトラ
ンジスタ（T1）〜（T4）の耐圧特性等を考慮すると、耐
圧不良あるいはリーク不良などに起因する非選択レベル
20Vからの電圧レベルダウンが生じることが考えられ
る。そのために非選択レベル20Vに達しないが、10V程度
の電圧レベルに落ち着くと選択レベルに相当するため誤
書き込みが起こる可能性がある。

〔発明が解決しようとする課題〕

従来のNAND型EPROMは以上のように構成されているの
で、EPROM書き込み時の選択されたビツトラインにおい
て、非選択のワードライン高電圧が選択されたワードラ
イン高電圧より高いために誤書き込みが生じ易いという
問題点があつた。

この発明は上記のような問題点を解決するためになさ
れたもので、非選択のワードラインの高電圧レベルが確
認されるまで、書き込みに関係する複数のワードライン
の各高電圧レベルが、メモリトランジスタのコントロー
ルゲートに印加されないようにして、誤書き込み防止を
図つた半導体集積回路を得ることを目的としている。

〔課題を解決するための手段〕

この発明に係るNAND型EPROMは、メモリトランジスタ
のコントロールゲートに接続されたワードラインに、書
き込み動作時の非選択レベルを検知する回路を設けて、
同じくワードライン上に設けた書き込みコントロール回
路を制御する信号を発生させることにより、メモリトラ
ンジスタのコントロールゲートに印加される高電圧印加
時間をコントロールし、書き込み時の各非選択レベルが
所定のレベルに達しない期間には、メモリトランジスタ
への書込みが行われないようにしたものである。

〔作用〕

この発明によるNAND型EPROMは、書き込み時に非選択
レベルの立ち上がり期間、あるいは非選択レベルの電圧
ダウンに起因する非選択のメモリトランジスタへの誤書
き込みを防止することができ、不良を起こり難くするこ
とができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第
１図は４段積みのNAND型EPROMの回路図、第２図はNAND
型EPROMのメモリ構成を示す回路図である。図において
（B1）_１（C1）（T1）〜（T4），（W1）〜（W4）は第３
図の従来例に示したものと同様であるので説明を省略す
る。まず第１図によつて説明する。ワードライン（W1）
〜（W4）に印加される電圧レベルはダイオードの役割を
果すトランジスタ（D1）〜（D4）を経由して配線（L1）
〜（L4）に接続され、高電圧検知回路（１）に入力され
る。高電圧検知回路（１）の例として、ここではCMOS型
インバータ２段で回路を構成したが、この回路のトラン
ジスタはそのチヤネル幅及びチヤネル長のサイズをそれ
ぞれ調整して、ワードラインからの入力信号が例えば15
V以上になつて始めて２段目のインバータ出力が“H"に
なるように設定する必要がある。なお、この15V以上と
いう値は、第５図に示すメモリトランジスタ書き込み特
性において書き込みができなくなる電圧を意味してい
る。次に高電圧検知回路（１）の出力（H1）〜（H4）
は、４入力NOR回路（２）に入力される。４入力NOR回路
（２）の各トランジスタサイズについても以下の内容の
調整が必要である。すなわち、４つの入力のうち３つの
入力が“H"レベルのときのみ出力が“L"となるようにし
てある。なお、この場合４入力NOR回路（２）一段だけ
で“H"または“L"レベルの電圧レベルが出難い場合に
は、更にインバータ２段を挿入するなどして出力レベル
の調整をする必要がある。続いて、４入力NOR回路
（２）の出力はEPROM用の高電圧電源インバータ（３）
に入力され、その出力（４）はワードライン（W1）〜
（W4）の電圧レベルをメモリトランジスタ（T1）〜（T
4）へ伝達する期間を制御するために挿入された、トラ
ンスフアゲート（TF1）〜（TF4）の各ゲートに入力され
る。

以下、動作について説明する。いま、書き込み時にビ
ツトライン（B1）が選択されワードライン（W2）が選択
されたとする。残るワードライン（W1），（W3），（W
4）は非選択レベル20Vになり、ワードライン（W2）が選
択レベル10Vになる。これらにより高電圧検知回路
（１）の出力（H1），（H3），（H4）がそれぞれ“H"レ
ベルになり、高電圧検知回路（１）の出力（H2）のみが
“L"レベルになるため、４入力NOR回路（２）の出力は
上記の回路構成にしたがい“L"レベルとなり、高電圧電
源インバータ（３）の出力（４）として高電圧が得ら
れ、トランスフアゲート（TF1）〜（TF4）をONさせる。
若しここで、ワードライン（W2）以外のワードライン
（W1），（W3），（W4）のうち、たとえ１本だけでも15
V以上にならない場合には、高電圧電源インバータ
（３）の出力（４）は“L"レベルとなり、トランスフア
ゲート（TF1）〜（TF4）はOFFのままなので、メモリト
ランジスタ（T1）〜（T4）のコントロールゲートには高
電圧が印加されず誤書き込みが生じない。

なお、実際のメモリアレイは第２図に示したような構
成をとつているので、選択されたビツトライン（B1）以
外の非選択のビツトライン（B2）〜（BN）などのメモリ
トランジスタの中には、コントロールゲートに書き込み
用の高電圧（10V又は20V）レベルが印加されるものがあ
る。しかし、ビツトライン（B2）〜（BN）は非選択のた
め書き込みは行われない。また一方、選択されたビツト
ライン（B1）に接続されている他のメモリトランジスタ
のコントロールゲートに接続されている非選択のワード
ライン、例えば（W5）〜（W8）は“L"レベルとなつてお
り、これもダイオードの役割を果すトランジスタ例えば
（D5）〜（D8）を経由して配線（L1）〜（L4）に接続さ
れているので、選択されている他のワードラインに影響
を与えることは無い。

なお第１図の実施例では、ワードラインに（W1）〜
（W4）トランスフアゲートのトランジスタ（TF1）〜（T
F4）を設けたが、第１図に示した回路の例に限らず他の
回路であつても構わない。

また、高電圧検知回路（１）及び４入力NOR回路
（２）についても一例を示したのみであり、特にこの回
路に限る必要はなく他の回路によつても所望の機能を実
現させることができる。

更に、８段又は16段などのNAND型EPROMについても、
第１図の基本的な構造を拡張することによりこの発明の
効果を示す回路を実現することができる。

〔発明の効果〕

以上のように、この発明によればNAND型EPROMの書き
込みにおいて、選択ビツトラインに直列に接続された複
数個のメモリトランジスタのコントロールゲートに接続
されるワードラインの中で、選択ワードラインより高い
高電圧を必要とする非選択ワードラインの高電圧が所定
のレベルにならなければ、メモリトランジスタのコント
ロールゲートに高電圧が印加されず、非選択のメモリト
ランジスタへの誤書き込みが生じないという効果があ
る。

【図面の簡単な説明】

第１図はこの発明に係る半導体集積回路の一実施例によ
るNAND型EPROMの回路図、第２図はこの発明の一実施例
によるNAND型EPROMのメモリ構成を示す回路図、第３図
（ａ），（ｂ）は１ビツトライン当り複数のメモリトラ
ンジスタを持つ従来のNAND型EPROMを示す回路図及びパ
ターン図、第４図（ａ），（ｂ）は従来の非NAND型EPRO
Mを示す回路図及びパターン図、第５図はメモリトラン
ジスタの書き込み特性を示すグラフである。図において、（１）は高電圧検知回路、（２）は４入力
NOR回路、（３）は高電圧電源インバータ、（４）は出
力、（B1）〜（BN）はビツトライン、（D1）〜（D8）は
ダイオードの役割を果すトランジスタ、（H1）〜（H4）
は高電圧検知回路の出力、（L1）〜（L4）は配線、（T
1）〜（T8）はメモリトランジスタ、（TF1）〜（TF8）
はトランスフアゲート、（W1）〜（W8）はワードライン
である。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】NAND型EPROMにおいて、メモリトランジス
タのコントロールゲートに接続されたワードラインに高
電圧検知回路を設け、高電圧検知回路はEPROM書き込み
時の選択されたビツトラインにつながる複数個の直列メ
モリトランジスタの中で選択されたワードラインの書き
込みに必要な高電圧より更に高い非選択ワードラインの
高電圧を検知し、この高電圧検知信号により選択された
メモリトランジスタのワードラインの書き込み高電圧印
加時間をコントロールし、またそのコントロールを実現
するための回路を備え持ち、上記非選択高電圧が印加さ
れていない期間はメモリトランジスタのワードラインに
書き込み高電圧が印加されないようにしたことを特徴と
する半導体集積回路。