JP2503983B2 - Information processing device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し，特に複数の命令を並列
に実行するパイプライン化した情報処理装置に関する。The present invention relates to an information processing apparatus, and more particularly to a pipelined information processing apparatus that executes a plurality of instructions in parallel.

〔従来の技術〕[Conventional technology]

一般に高性能を追求した情報処理装置に於ては，独立
した各種演算器をパイプライン化し，同種の演算につい
ては同じ演算器に対して連続的にオペランドを送り込ん
でパイプライン処理し，異なった演算については別の演
算器に対して連続的にオペランドを送り込んで並列に処
理することが行なわれている。また，各種演算器は，性
能向上の為，それぞれ最も少ないパイプライン段数で実
現している。Generally, in an information processing device that pursues high performance, various independent arithmetic units are pipelined, and for the same type of operation, operands are continuously sent to the same arithmetic unit to perform pipeline processing, and different operations are performed. With regard to, the operand is continuously sent to another arithmetic unit and processed in parallel. In addition, each type of computing unit is implemented with the smallest number of pipeline stages to improve performance.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

ところが，同一演算器については，パイプライン処理
の為，演算結果が入力順に順次出力されるが，異なった
演算器からの結果の出力は，各演算器へのオペランドの
投入タイミング，各演算器のパイプライン段数の違いに
より，同一タイミングに競合する可能性がある。演算結
果は一般にソフトウェア可視レジスタ群（以下，演算レ
ジスタと呼ぶ）の中の一つに格納されるが，これは普通
メモリ化されている為，同一タイミングに複数の結果を
格納することは出来ない。However, for the same arithmetic unit, because of pipeline processing, the arithmetic results are sequentially output in the input order, but the output of the results from different arithmetic units is the timing of inputting operands to each arithmetic unit, There is a possibility of competing for the same timing due to the difference in the number of pipeline stages. The operation result is generally stored in one of the software visible register group (hereinafter referred to as the operation register), but it is not possible to store multiple results at the same timing because it is normally made into memory. .

これを避ける為，各演算器のパイプラインの段数から
逆算して，結果の出力タイミングが競合する場合には，
各演算器へのオペランドの投入タイミング，即ち命令の
実行起動を適当に遅らせている。命令の実行起動が与え
られた命令列の順にしか出来ない制御方式を採用してい
る装置では,1命令の実行起動を遅らせることにより後続
の命令も順次遅れることになり，性能の低下を招いてい
る。In order to avoid this, if the output timing of the result conflicts by calculating backward from the number of pipeline stages of each arithmetic unit,
The timing of inputting the operand to each arithmetic unit, that is, the execution start of the instruction is appropriately delayed. In a device that employs a control system that can execute and activate instructions only in the order of a given instruction sequence, delaying the start and execution of one instruction will cause subsequent instructions to be delayed in sequence, resulting in performance degradation. There is.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の情報処理装置はパイプライン化した機能の異
なる演算器を複数個持つ情報処理装置に於て，各演算に
最低必要なパイプライン段数が異なる場合，少ない段数
で済む演算器に対してはその後段に単に結果の転送のみ
を行なうパイプライン用のレジスタを必要な段数だけ最
も長い段数が必要な演算器の段数に合わせ付加し，前記
付加したパイプライン用レジスタの任意のレジスタから
も演算結果を出力できる切替手段と，全結果出力のうち
から１つを選択する場合の競合時には同一演算器につい
ては後段のパイプライン用レヅスタの出力を，異なる演
算器間については演算に最低必要なパイプライン段数の
多い演算器からの出力を優先させる制御手段を含んで構
成される。The information processing apparatus of the present invention is an information processing apparatus having a plurality of pipelined arithmetic units having different functions, and when the minimum number of pipeline stages required for each arithmetic operation is different, Pipeline registers that only transfer results to the subsequent stages are added according to the required number of stages in accordance with the number of stages of the arithmetic unit that requires the longest number of stages, and the operation results can be obtained from any of the added pipeline registers. When there is a conflict in the case of selecting one from all the result outputs and the switching means capable of outputting, the output of the pipeline resister in the subsequent stage for the same arithmetic unit and the minimum required pipeline for arithmetic between different arithmetic units It is configured to include a control unit that gives priority to the output from the arithmetic unit having a large number of stages.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のブロック図である。乗算
回路1,加減算回路2,論理演算回路３はそれぞれ各段が１
マシンサイクルで動作するパイプライン化された演算器
であり,1マシンサイクル毎に異なったオペランドの演算
をパイプライン式に処理することが出来る。また各演算
に必要なオペランドが入力オペランドパス1001,1002で
与えられると，それぞれ７マシンサイクル,4マシンサイ
クル,2マシンサイクル後に演算結果を出力することが出
来る。FIG. 1 is a block diagram of an embodiment of the present invention. Each stage of the multiplication circuit 1, the addition / subtraction circuit 2, and the logical operation circuit 3 is 1
It is a pipelined computing unit that operates in machine cycles, and can compute different operands for each machine cycle in a pipeline manner. When the operands required for each operation are given by the input operand paths 1001 and 1002, the operation result can be output after 7 machine cycles, 4 machine cycles, and 2 machine cycles, respectively.

加減算回路２及び論理演算回路３のパイプライン段数
はそれぞれ４段,2段であり，乗算回路１のパイプライン
段数は７段であるから，その差分，つまり３段及び５段
分のパイプライン用レジスタ４〜6,7〜11が加減算回路
２及び論理演算回路３に接続されている。The number of pipeline stages of the adder / subtractor circuit 2 and the logical operation circuit 3 is 4 and 2, respectively, and the number of pipeline stages of the multiplier circuit 1 is 7, so that the difference, that is, for pipelines of 3 and 5 stages The registers 4 to 6 and 7 to 11 are connected to the adder / subtractor circuit 2 and the logical operation circuit 3.

切替回路12は加減算回路２の出力，パイプライン用レ
ジスタ４〜６の出力のうち，いずれかを選択して出力す
る回路であり，切替回路13は論理演算回路３の出力，パ
イプライン用レジスタ７〜11の出力のうち，いずれかを
選択して出力する回路である。また，切替回路14は乗算
回路1,切替回路12,13の出力のうちいずれかを選択し
て，演算レジスタ16への書込みパス1003に出力する回路
である。The switching circuit 12 is a circuit for selecting and outputting any one of the output of the adder / subtractor circuit 2 and the outputs of the pipeline registers 4 to 6, and the switching circuit 13 is the output of the logical operation circuit 3 and the pipeline register 7. It is a circuit that selects and outputs any one of the outputs from ~ 11. The switching circuit 14 is a circuit that selects one of the outputs of the multiplication circuit 1 and the switching circuits 12 and 13 and outputs it to the write path 1003 to the arithmetic register 16.

制御回路15は切替回路12,13,14の選択を制御する回路
である。まず切替回路14の選択制御は，各演算回路系の
間で結果の出力の競合が発生したときに，どの演算回路
系からの出力を優先するかを決めるものであり，優先順
は乗算回路系，加減算回路系，論理演算回路系の順であ
る。これは例えば乗算回路にはパイプライン用レジスタ
が無いので結果が求まった時点ですぐに演算レジスタ16
に転送しなければ結果が失われてしまうので最優先にす
るものであり，以下同様の考え方で演算に最低必要なパ
イプライン段数が多いものをより優先的にしている。The control circuit 15 is a circuit that controls selection of the switching circuits 12, 13, and 14. First, the selection control of the switching circuit 14 decides which arithmetic circuit system gives priority to the output when the competition of the output of the result occurs among the arithmetic circuit systems. The priority order is the multiplication circuit system. , The adder / subtractor circuit system, and the logical operation circuit system in that order. This is because, for example, the multiplication circuit does not have a pipeline register, so as soon as the result is obtained, the arithmetic register 16
Since the result will be lost unless it is transferred to, priority is given to the one with the largest number of pipeline stages required for the calculation in the same way as below.

次に切替回路12の選択制御は，加減算回路系の結果の
最大４ケースの出力の競合がある場合に，どれを優先す
るかを決めるものであり，優先度はパイプライン上のよ
り後段の出力を高くしている。これは，例えば最後段の
パイプライン用レジスタ６に結果がある場合は，これを
優先して演算レジスタ16に転送しなければ結果が失われ
てしまうので最優先にするものであり，以下同様の考え
方で後段側をより優先度を高くしている。切替回路13に
ついても切替回路12と同様である。Next, the selection control of the switching circuit 12 decides which of the results of the adder / subtractor circuit system should be prioritized when there is a maximum of four cases of output competition. Is high. For example, when there is a result in the pipeline register 6 at the last stage, the result is lost unless the priority is given to the result and transferred to the arithmetic register 16. By the way of thinking, the latter part has a higher priority. The switching circuit 13 is similar to the switching circuit 12.

フリップフロップ101〜107,201〜207,301〜307はそれ
ぞれ乗算回路系，加減算回路系，論理演算回路系の各パ
イプラインに有効データが存在することを示す有効ビッ
ト即ち有効フラッグを表わすものであり，これと制御回
路15の詳細を示すと第２図のようになっている。The flip-flops 101 to 107, 201 to 207, and 301 to 307 represent effective bits or effective flags indicating that effective data exist in each pipeline of the multiplication circuit system, the addition / subtraction circuit system, and the logical operation circuit system, respectively. The details of the circuit 15 are shown in FIG.

第２図は主に加減算回路２に注目して詳細が記されて
いる。加減算回路２にオペランドが与えられると，パイ
プライン式に演算が進むにつれ，フリップフロップ201,
202,203が順に１となり，演算結果が求まると同時にフ
リップフロップ204が１になる。この時に求まった結果
を演算レジスタ16に転送できる場合は，転送が行なわれ
てしまうため，フリップフロップ204は１→０になり，
フリップフロップ205は１にならずに終了する。他との
競合があり優先度が低くて転送できない場合は，結果を
パイプライン用レジスタ４に入れると同時にフリップフ
ロップ204は１→0,フリップフロップ205は０→１にな
り，結果が演算レジスタ16に転送されずにパイプライン
用レジスタ４に移ったことを示す。以下パイプライン用
レジスタ5,6,フリップフロップ206,207も同様である。FIG. 2 mainly shows the addition / subtraction circuit 2 for details. When the operand is given to the adder / subtractor circuit 2, the flip-flop 201,
202 and 203 become 1 in order, and the flip-flop 204 becomes 1 at the same time when the operation result is obtained. If the result obtained at this time can be transferred to the arithmetic register 16, the transfer is performed, so the flip-flop 204 becomes 1 → 0,
The flip-flop 205 ends without becoming 1. When there is contention with others and the priority is low and transfer is not possible, the result is put in the pipeline register 4 and at the same time the flip-flop 204 becomes 1 → 0, the flip-flop 205 becomes 0 → 1, and the result becomes the arithmetic register 16. Indicates that the data has not been transferred to the pipeline register 4 and has moved to the pipeline register 4. The same applies to the pipeline registers 5 and 6, and the flip-flops 206 and 207.

切替回路12の制御はこのフリップフロップ204〜207と
加減算回路系の結果を優先して出力できることを指示す
る信号1402によって行なわれる。信号1402が１であれば
フリップフロップ207,206,205,204の順に見て例えば最
初に１のあるフリップフロップが206であるとすると，
これに対応するパイプライン用レジスタ５の結果を演算
レジスタ16に転送するため,ANDゲート217〜214のうち対
応するANDゲート216の出力信号1206が“1"となり，切替
回路12ではパイプライン用レジスタ５が選択されて，結
果の転送が行なわれることになる。The switching circuit 12 is controlled by a signal 1402 instructing that the results of the flip-flops 204 to 207 and the adder / subtractor circuit system can be preferentially output. If the signal 1402 is 1, looking at the flip-flops 207, 206, 205, 204 in order, for example, if the first flip-flop with 1 is 206,
Since the result of the pipeline register 5 corresponding to this is transferred to the arithmetic register 16, the output signal 1206 of the corresponding AND gate 216 among the AND gates 217 to 214 becomes “1”, and the switching circuit 12 causes the pipeline register to output. 5 is selected and the result is transferred.

信号1402が０であれば加減算回路系の結果は演算レジ
スタ16に転送できないので,ANDゲート217〜214のいずれ
の出力（1207〜1204）も０となり，従って信号1306〜13
04はすべて１となるのでフリップフロップ204〜206の内
容がそのままフリップフロップ205〜207に移される。If the signal 1402 is 0, the result of the adder / subtractor circuit system cannot be transferred to the operation register 16, so that any output (1207 to 1204) of the AND gates 217 to 214 becomes 0, and therefore the signals 1306 to 13
Since 04 is all 1, the contents of the flip-flops 204 to 206 are directly transferred to the flip-flops 205 to 207.

次に切替回路14の選択制御について説明する。各演算
回路系から演算レジスタ16に転送すべき結果が１つでも
存在することを表わす信号1501,1502,1503はそれぞれフ
リップフロップ107の出力，フリップフロップ204〜207
の出力の論理和，フリップフロップ302〜307の出力の論
理和である。Next, the selection control of the switching circuit 14 will be described. Signals 1501, 1502, 1503 indicating that there is at least one result to be transferred from each arithmetic circuit system to the arithmetic register 16 are outputs of the flip-flop 107 and flip-flops 204 to 207, respectively.
Of the outputs of the flip-flops 302 to 307.

この３本の信号を入力し，優先順位つまり乗算回路
系，加減算回路系，論理演算系の順に従って，乗算回路
系の出力を選ぶ信号1401,加減算回路系の出力を選ぶ信
号1402,論理演算系の出力を選ぶ信号1403を作成し，こ
れによって切替回路14の選択制御を行なっている。A signal 1401 for selecting the output of the multiplication circuit system, a signal 1402 for selecting the output of the addition / subtraction circuit system, and a logic operation system in accordance with the order of priority, that is, the multiplication circuit system, the addition / subtraction circuit system, and the logic operation system by inputting these three signals. The signal 1403 for selecting the output of is generated, and the selection circuit 14 is controlled by this.

第３図は，高速化の一例を説明する為の命令列であ
る。の命令は演算レジスタ１の内容と，演算レジスタ
２の内容を乗算し，結果を演算レジスタ３に格納するこ
とを意味する。〜についても同様である。FIG. 3 is an instruction sequence for explaining an example of speeding up. Means that the contents of the arithmetic register 1 are multiplied by the contents of the arithmetic register 2 and the result is stored in the arithmetic register 3. The same applies to.

第４−Ａ図は，従来の装置，即ち第１図に於けるパイ
プライン用レジスタ４〜11,切替回路12,13が無い場合の
命令実行のタイムチャートである。命令の実行起動がマ
シンサイクル毎に１命令で，与えられた命令列順にのみ
行なえる場合，〜の命令については１マシンサイク
ルずれで乗算回路1,加減算回路2,加減算回路２に演算を
指示し，それぞれ７サイクル目,4サイクル目,4サイクル
目に演算結果が求まるので，演算レジスタ16への書込み
パス103にはの命令順に結果が得られる。結果の
命令順が変わってもこの場合何ら問題はない。ところが
の命令については，タイミング４から実行開始させた
とすると（第４−Ａ図の点線），加減算である為４マシ
ンサイクル後のタイミング７で結果が求まり，の命令
の結果が求まるタイミングと一致し，不具合が生じる。
従っての命令の実行開始を１マシンサイクル遅らせ，
タイミング５から実行させることによってこれを避ける
ようにする（第４−Ａ図の実線）。の命令についても
同様である。こうして７命令を実行させると，全体で16
マシンサイクルを必要とする。FIG. 4-A is a time chart of instruction execution when the conventional apparatus, that is, the pipeline registers 4 to 11 and the switching circuits 12 and 13 in FIG. 1 are not provided. When the instruction execution start is one instruction per machine cycle and can be performed only in the order of the given instruction sequence, the instructions of to are instructed to the multiplication circuit 1, the addition / subtraction circuit 2, and the addition / subtraction circuit 2 with a deviation of one machine cycle. Since the operation result is obtained in the seventh cycle, the fourth cycle, and the fourth cycle, respectively, the result can be obtained in the instruction order in the write path 103 to the operation register 16. In this case, there is no problem even if the order of the resulting instructions changes. However, if the execution of the instruction is started from the timing 4 (dotted line in FIG. 4-A), the result is obtained at the timing 7 after four machine cycles because it is addition and subtraction, and it coincides with the timing when the result of the instruction is obtained. ， Problems occur.
Therefore, the execution start of the instruction is delayed by one machine cycle,
This is avoided by starting from timing 5 (solid line in FIG. 4-A). The same applies to the instruction of. Executing 7 instructions in this way gives a total of 16
Requires a machine cycle.

第４−Ｂ図は本発明の装置，即ち第１図でのタイムチ
ャートである。この場合〜の命令すべてについて，
前記の従来の場合とは異なり演算結果の競合を気にせ
ず,1マシンサイクルずれで実行開始させる。タイミング
６でとの命令の結果が競合するが，優先順に従って
の命令の結果が切替回路12,14で選択され，演算レジ
スタ16に転送される。の命令の結果は演算レジスタ16
には転送されず，パイプライン用レジスタ７に移され
る。次にタイミング７ではとととの命令の結果
が競合するが，優先順に従っての命令の結果が切替回
路14で選択され，演算レジスタ16に転送される。の命
令の結果はパイプライン用レジスタ４に移され，，
の命令の結果はそれぞれパイプライン用レジスタ8,7に
移される。次にタイミング８ではととの命令の結
果が競合するが、優先順に従っての命令の結果がパイ
プライン用レジスタ４から切替回路12,14を通して演算
レジスタ16に転送される。との命令の結果はそれぞ
れパイプライン用レジスタ9,8に移される。次にタイミ
ング９ではとの命令の結果が競合するが，優先順に
従っての命令の結果がパイプライン用レジスタ９から
切替回路13,14を通して演算レジスタ16に転送される。
の命令の結果はパイプライン用レジスタ９に移され
る。タイミング10では競合なく，の命令の結果がパイ
プライン用レジスタ９から切替回路13,14を通して演算
レジスタ16に転送される。の命令の結果はタイミング
13で競合なく結果の格納が行なわれ，結果的には７命令
の実行に13マシンサイクルで済むので，高速化されるこ
とが理解されよう。FIG. 4-B is a time chart in the apparatus of the present invention, that is, in FIG. In this case, for all the instructions in
Unlike the above-mentioned conventional case, the execution is started with one machine cycle gap without worrying about the competition of the operation results. Although the result of the instruction conflicts with that at the timing 6, the result of the instruction according to the priority order is selected by the switching circuits 12 and 14 and transferred to the arithmetic register 16. The result of the instruction
Is not transferred to the pipeline register 7, but is transferred to the pipeline register 7. Next, at timing 7, the results of the instructions of and conflict with each other, but the results of the instructions according to the priority order are selected by the switching circuit 14 and transferred to the arithmetic register 16. The result of the instruction is moved to the pipeline register 4,
The result of the instruction is transferred to the pipeline registers 8 and 7, respectively. Next, at timing 8, the result of the instruction and that of and conflict with each other, but the result of the instruction according to the priority order is transferred from the pipeline register 4 to the arithmetic register 16 through the switching circuits 12 and 14. The results of the instructions and are transferred to the pipeline registers 9 and 8, respectively. Next, at timing 9, although the results of the instructions of and compete with each other, the results of the instructions according to the priority order are transferred from the pipeline register 9 to the arithmetic register 16 through the switching circuits 13 and 14.
The result of the instruction is transferred to the pipeline register 9. At timing 10, the result of the instruction is transferred from the pipeline register 9 to the arithmetic register 16 through the switching circuits 13 and 14 without conflict. The result of the instruction is timing
It will be understood that the result is stored in 13 without contention, resulting in the execution of 7 instructions in 13 machine cycles, thus speeding up.

尚，パイプラインの長さを最長のものに合わせている
のは，パイプラインの長さがすべて同じであれば１マシ
ンサイクル毎の入力に対し必ず出力の競合なしに１マシ
ンサイクル毎に出力を得ることが出来るためであり，単
に転送の為のパイプライン用レジスタの任意の出力から
結果を取り出す構成にしているのは，競合さえなければ
出来るだけ早く演算レジスタを更新し，この結果をオペ
ランドとして使用する命令が後続の命令の中にあれば早
く実行に移らせるためである。It should be noted that the length of the pipeline is adjusted to the longest one, as long as the lengths of the pipelines are all the same, the output for each machine cycle is always output without competition for the input for each machine cycle. This is because the result can be obtained, and the result is simply fetched from the arbitrary output of the pipeline register for transfer. The arithmetic register is updated as soon as there is no conflict, and this result is used as an operand. This is because if the instruction to be used is in the subsequent instruction, it will be executed sooner.

〔発明の効果〕〔The invention's effect〕

以上説明したように，本発明はパイプライン化した機
能の異なる演算器を複数持つ情報処理装置に於て，パイ
プライン段数の短い演算器には単に結果の転送のみを行
なうパイプライン用のレジスタを必要な段数だけ付加
し，任意のパイプライン用のレジスタからも結果を出力
出来るようにし，全結果出力のうちから１つを選択する
場合の競合時には同一演算器については後段のパイプラ
イン用レジスタの出力を，異なる演算器間については演
算に最低必要なパイプライン段数の多い演算器からの出
力を優先させることによって，必要なマシンサイクルを
減少，動作を高速化させる効果がある。As described above, according to the present invention, in an information processing apparatus having a plurality of pipelined arithmetic units having different functions, the arithmetic unit having a short pipeline stage is provided with a pipeline register for simply transferring a result. Add the required number of stages so that the result can be output from any pipeline register, and when one of the all result outputs is selected, the same arithmetic unit can be used as the pipeline register of the subsequent stage in the case of conflict. By giving priority to the output from an arithmetic unit having a large number of pipeline stages minimum required for arithmetic operation between different arithmetic units, the required machine cycles are reduced and the operation speed is increased.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一実施例を示すブロック図，第２図は
第１図の一部を詳細に示した図，第３図は本発明の効果
を説明する為の命令列例，第４−Ａ図は第３図の命令列
を従来の装置で実行した場合のタイムチャート，第４−
Ｂ図は第３図の命令列を本発明の装置で実行した場合の
タイムチャートである。 記号の説明： １……乗算回路,2……加減算回路,3……論理演算回路,4
〜11……パイプライン用レジスタ,12〜14……切替回路,
15……制御回路,16……演算レジスタ,101〜107,201〜20
7,301〜307……フリップフロップ（有効フラグ）,214〜
217……AND回路,1001,1002……オペランド供給パス,100
3……結果格納パス,1204〜1207……切替回路12に於ける
選択信号,1301〜1303……各演算回路系に格納すべき結
果があることを示す制御信号,1401〜1403……切替回路1
4に於ける選択信号。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing a part of FIG. 1 in detail, and FIG. 3 is an instruction sequence example for explaining the effect of the present invention. FIG. 4-A is a time chart when the instruction sequence of FIG.
FIG. B is a time chart when the instruction sequence of FIG. 3 is executed by the device of the present invention. Explanation of symbols: 1 ... Multiplication circuit, 2 ... Addition / subtraction circuit, 3 ... Logical operation circuit, 4
〜11 …… Pipeline register, 12〜14 …… Switching circuit,
15 …… control circuit, 16 …… arithmetic register, 101 to 107, 201 to 20
7,301〜307 …… Flip-flop (valid flag), 214〜
217 …… AND circuit, 1001,1002 …… Operand supply path, 100
3 ... Result storage path, 1204-1207 ... Selection signal in switching circuit 12, 1301-1303 ... Control signal indicating that there is a result to be stored in each arithmetic circuit system, 1401-1403 ... Switching circuit 1
Selection signal at 4.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】パイプライン化した機能の異なる演算器を
複数個持つ情報処理装置に於て，各演算に最低必要なパ
イプライン段数が異なる場合，少ない段数で済む演算器
に対してはその後段に単に結果の転送のみを行ないパイ
プライン用のレジスタを必要な段数だけ最も長い段数が
必要な演算器の段数に合わせ付加し，前記付加したパイ
プライン用レジスタの任意のレジスタからも演算結果を
出力できる切替手段と，全結果出力のうちから１つを選
択する場合の競合時には，同一演算器については後段の
パイプライン用レジスタの出力を，異なる演算器間につ
いては演算に最低必要なパイプライン段数の多い演算器
からの出力を優先させる制御手段とを含むことを特徴と
する情報処理装置。1. In an information processing apparatus having a plurality of pipelined arithmetic units having different functions, if the minimum number of pipeline stages required for each arithmetic operation is different, a subsequent stage is required for an arithmetic unit requiring a smaller number of stages. And only add the result of the pipeline register to the required number of stages according to the number of arithmetic units requiring the longest number of stages, and output the arithmetic result from any of the added pipeline registers. When there is a conflict between the available switching means and one of all the result outputs, the output of the pipeline register in the subsequent stage for the same arithmetic unit and the minimum number of pipeline stages required for the arithmetic between different arithmetic units An information processing apparatus, comprising: a control unit that prioritizes an output from an arithmetic unit having a large number.