JPH0810432B2 - Information processing device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパイプライン化した情報処理装置に関し，特
に複数の命令を並列に実行するパイプライン化した情報
処理装置に関する。The present invention relates to a pipelined information processing apparatus, and more particularly to a pipelined information processing apparatus that executes a plurality of instructions in parallel.

〔従来の技術〕[Conventional technology]

一般に高性能を追求した情報処理装置に於ては，独立
した各種演算器をパイプライン化し，同種の演算につい
ては同じ演算器に対して連続的にオペランドを送り込ん
でパイプライン処理し，異なった演算については別の演
算器に対して連続的にオペランドを送り込んで並列に処
理することが行なわれている。また各種演算器は，性能
向上の為，それぞれ最も少ないパイプライン段数で実現
している。Generally, in an information processing device that pursues high performance, various independent arithmetic units are pipelined, and for the same type of operation, operands are continuously sent to the same arithmetic unit to perform pipeline processing, and different operations are performed. With regard to, the operand is continuously sent to another arithmetic unit and processed in parallel. In addition, the various arithmetic units are realized with the smallest number of pipeline stages to improve performance.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

ところが，同一演算器についてはパイプライン処理の
為演算結果が入力順に順次出力されるが，異なった演算
器からの結果の出力は，各演算器へのオペランドの投入
タイミング，各演算器のパイプライン段数の違いにより
同一タイミングに競合する可能性がある。演算結果は一
般にソフトウェア可視レジスタ群（以下，演算レジスタ
と呼ぶ）の中の一つに格納されるが，これは普通メモリ
化されている為，同一タイミングに複数の結果を格納す
ることは出来ない。However, for the same arithmetic unit, the calculation results are sequentially output in the order of input due to pipeline processing, but the output of the results from different arithmetic units is the timing of inputting operands to each arithmetic unit and the pipeline of each arithmetic unit. There is a possibility of competing for the same timing due to the difference in the number of stages. The operation result is generally stored in one of the software visible register group (hereinafter referred to as the operation register), but it is not possible to store multiple results at the same timing because it is normally made into memory. .

これを避ける為，各演算器のパイプラインの段数から
逆算して，結果の出力タイミングが競合する場合には，
各演算器へのオペランドの投入タイミング，即ち命令の
実行起動を適当に遅らせている。命令の実行起動が，与
えられた命令列の順にしか出来ない制御方式を採用して
いる装置では,1命令の実行起動を遅らせることにより後
続の命令も順次遅れることになり，性能の低下を招いて
いる。In order to avoid this, if the output timing of the result conflicts by calculating backward from the number of pipeline stages of each arithmetic unit,
The timing of inputting the operand to each arithmetic unit, that is, the execution start of the instruction is appropriately delayed. In a device that employs a control method that can start and execute instructions only in the order of a given instruction sequence, delaying the start and execution of one instruction will cause subsequent instructions to be sequentially delayed, resulting in performance degradation. I am

また演算器のパイプライン段数の違いにより後続命令
の方が先に実行を終了する場合もあり，演算命令でオー
バフロー等の例外が発生した場合，後続命令の実行を抑
止出来ない場合が発生するという欠点があった。In addition, depending on the difference in the number of pipeline stages of the arithmetic unit, the subsequent instruction may finish execution earlier. If an exception such as an overflow occurs in the arithmetic instruction, execution of the subsequent instruction may not be suppressed. There was a flaw.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の情報処理装置は，パイプライン化した機能の
異なる演算器を複数個持つ情報処理装置において，各演
算に最低必要なパイプライン段数が異なる場合，各演算
器に対してその後段に単に結果の転送のみを行なうパイ
プライン用レジスタを各演算系パイプラインの段数が等
しくなるように必要な段数だけ付加し，前記付加したパ
イプライン用のレジスタの任意のレジスタからも結果を
出力できる切替手段と，指示された条件下では各演算系
パイプラインの最後段からのみ出力させる制御手段とを
含んで構成される。The information processing apparatus of the present invention is an information processing apparatus having a plurality of pipelined arithmetic units having different functions, and when the minimum number of pipeline stages required for each arithmetic operation is different, each arithmetic unit is simply provided with a subsequent stage. And a switching means capable of adding pipeline registers only for the required number of stages so that the number of pipelines of each operation system is equal, and outputting the result from any of the added pipeline registers. The control means is configured to output only from the last stage of each operation system pipeline under the instructed condition.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のブロック図である。乗算
回路1,加減算回路2,論理演算回路３はそれぞれ各段が１
マシンサイクルで動作するパイプライン化された演算器
であり,1マシンサイクル毎に異なったオペランドの演算
をパイプライン式に処理することが出来る。また各演算
に必要なオペランドが入力オペランドパス101,102で与
えられると，それぞれ７マシンンサイクル,4マシンサイ
クル,2マシンサイクル後に演算結果を出力することが出
来る。FIG. 1 is a block diagram of an embodiment of the present invention. Each stage of the multiplication circuit 1, the addition / subtraction circuit 2, and the logical operation circuit 3 is 1
It is a pipelined computing unit that operates in machine cycles, and can compute different operands for each machine cycle in a pipeline manner. When the operands required for each operation are given by the input operand paths 101 and 102, the operation result can be output after 7 machine cycles, 4 machine cycles and 2 machine cycles, respectively.

加減算回路２及び論理演算回路３のパイプライン段数
はそれぞれ４段,2段であり，乗算回路１のパイプライン
段数は７段であるから，その差分つまり３段及び５段分
のパイプライン用レジスタ４〜6,7〜11が加減算回路２
及び論理演算回路３に接続されている。The number of pipeline stages of the adder / subtractor circuit 2 and the logical operation circuit 3 is 4 and 2, respectively, and the number of pipeline stages of the multiplier circuit 1 is 7. Therefore, the difference, that is, the pipeline registers for 3 and 5 stages. 4 to 6 and 7 to 11 are addition / subtraction circuits 2
And the logical operation circuit 3.

切替回路12は加減算回路２の出力，パイプライン用レ
ジスタ４〜６の出力のうち，いずれかを選択して出力す
る回路であり，切替回路13は論理演算回路３の出力，パ
イプライン用レジスタ７〜11の出力のうち，いずれかを
選択して出力する回路である。また切替回路14は乗算回
路1,切替回路12,13の出力のうちいずれかを選択して，
演算レジスタ16への書込みパス103に出力する回路であ
る。The switching circuit 12 is a circuit for selecting and outputting any one of the output of the adder / subtractor circuit 2 and the outputs of the pipeline registers 4 to 6, and the switching circuit 13 is the output of the logical operation circuit 3 and the pipeline register 7. It is a circuit that selects and outputs any one of the outputs from ~ 11. Further, the switching circuit 14 selects one of the outputs of the multiplication circuit 1, the switching circuits 12 and 13,
This is a circuit for outputting to the write path 103 to the arithmetic register 16.

制御回路15は切替回路12,13,14の選択を制御する回路
であり，その時その時で出力の優先判断を行ない，適切
な結果１つを選んで演算レジスタ16に転送させる制御を
行なう。The control circuit 15 is a circuit that controls the selection of the switching circuits 12, 13, and 14, and at that time, makes a priority judgment of the output and performs control to select an appropriate result and transfer it to the arithmetic register 16.

実行順序指定用フリップフロップ17はオーバフロー等
の演算例外発生時に後続命令の実行を抑止させる必要が
ある場合に予め設定されるもので，設定されていない場
合は何ら意味を持たないが，設定されていると制御回路
15による切替回路12,13,14の制御が変わり，各演算系パ
イプラインの最後段からしか出力しないように制御する
ことになっている。The execution order designating flip-flop 17 is set in advance when it is necessary to suppress the execution of the subsequent instruction when an operation exception such as an overflow occurs. If it is not set, it has no meaning, but it is set. And control circuit
The control of the switching circuits 12, 13, 14 by 15 is changed, and control is performed so that the output is performed only from the last stage of each operation system pipeline.

本実施例には乗算回路１にはパイプライン用レジスタ
を設けていないが，これは説明を簡単にするためであ
り，加減算回路2,論理演算回路３と同様に後段にパイプ
ライン用レジスタを適当な段数だけ設けても良い。この
場合，乗算回路に設けたパイプライン用レジスタの段数
だけ加減算回路，論理演算回路のパイプライン用レジス
タの段数を共に増やすことになる。In this embodiment, the multiplication circuit 1 is not provided with a pipeline register, but this is for the purpose of simplifying the explanation, and like the addition / subtraction circuit 2 and the logical operation circuit 3, a pipeline register is suitable at the subsequent stage. You may provide as many steps. In this case, the number of stages of the pipeline registers of the multiplication circuit and the number of stages of the pipeline registers of the logical operation circuit are both increased by the number of stages of the pipeline registers.

第２図は高速化の一例を説明する為の命令列である。
の命令は演算レジスタ１の内容と，演算レジスタ２の
内容を乗算し，結果を演算レジスタ３に格納することを
意味する。〜についても同様である。FIG. 2 is an instruction sequence for explaining an example of speeding up.
Means that the contents of the arithmetic register 1 are multiplied by the contents of the arithmetic register 2 and the result is stored in the arithmetic register 3. The same applies to.

第３−Ａ図は従来の装置，即ち第１図に於けるパイプ
ライン用レジスタ４〜11,切替回路12,13が無い場合の命
令実行のタイムチャートである。命令の実行起動がマシ
ンサイクル毎に１命令で，与えられた命令列順にのみ行
なえる場合，〜の命令については１マシンサイクル
ずれで乗算回路1,加減算回路2,加減算回路２に演算を指
示し，それぞれ７サイクル目,4サイクル目,4サイクル目
に演算結果が求まるので，演算レジスタ16への書込みパ
ス103にはの命令順に結果から得られる。結果の
命令順が変わってもこの場合何ら問題はない。ところが
の命令については，タイミング４から実行開始させた
とすると（第３−Ａ図の点線），加減算である為４マシ
ンサイクル後のタイミング７で結果が求まり，の命令
の結果が求まるタイミングと一致し，不具合が生じる。
従っての命令の実行開始を１マシンサイクル遅らせ，
タイミング５から実行させることによってこれを避ける
ようにする（第３−Ａ図の実線）。の命令についても
同様である。こうして６命令を実行させると，全体で15
マシンサイクルを必要とする。FIG. 3A is a time chart of instruction execution in the case where the conventional apparatus, that is, the pipeline registers 4 to 11 and the switching circuits 12 and 13 in FIG. 1 are not provided. When the instruction execution start is one instruction per machine cycle and can be performed only in the order of the given instruction sequence, the instructions of to are instructed to the multiplier circuit 1, the adder-subtractor circuit 2, and the adder-subtractor circuit 2 with a shift of one machine cycle. Since the operation result is obtained in the seventh cycle, the fourth cycle, and the fourth cycle, respectively, the result is obtained from the instruction order in the write path 103 to the operation register 16. In this case, there is no problem even if the order of the resulting instructions changes. However, if it is assumed that the execution of the instruction is started from the timing 4 (dotted line in FIG. 3-A), the result is obtained at the timing 7 after four machine cycles because it is addition and subtraction, and it coincides with the timing when the result of the instruction is obtained. ， Problems occur.
Therefore, the execution start of the instruction is delayed by one machine cycle,
This is avoided by executing from timing 5 (solid line in FIG. 3-A). The same applies to the instruction of. Executing 6 instructions in this way gives a total of 15
Requires a machine cycle.

第３〜Ｂ図は実行順序指定が無い場合の本発明の装
置，即ち第１図でのタイムチャートである。〜の命
令ついては前記と同じである。の命令については，前
記の従来の場合とは異なり，演算結果の競合を気にせ
ず，タイミング４から実行開始させる。タイミング７で
との命令の結果が競合するが，タイミング７では切
替回路14で乗算回路１の結果を選択し，タイミング８で
は加減算回路２の結果を１マシンサイクル遅らせたパイ
プラインレジスタ４の出力を切替回路12,14で選択する
ことによって，結果の格納の競合をなくすことができ
る。の命令についても同様で，タイミング５で実行開
始させると，タイミング６で結果が求まるが，これは
の命令の結果と競合し,1マシンサイクル遅らせたタイミ
ング７ではの命令の結果と競合し，さらに１マシンサ
イクル遅らせたタイミング８では，の命令の結果と競
合するので，さらに１マシンサイクル遅らせたタイミン
グ９で，パイプラインレジスタ９の出力を切替回路13,1
4で選択することによって競合をなくし，結果の格納を
行なうことが出来る。結果的には６命令の実行に12マシ
ンサイクルで済み，高速化されることが理解されよう。3 to 3B are time charts in the apparatus of the present invention when there is no execution order designation, that is, in FIG. The instructions for ~ are the same as above. Unlike the above-mentioned conventional case, the instruction is executed at timing 4 without worrying about the competition of the operation results. Although the result of the instruction conflicts with that at the timing 7, the result of the multiplication circuit 1 is selected by the switching circuit 14 at the timing 7, and the output of the pipeline register 4 delayed by one machine cycle from the result of the addition / subtraction circuit 2 is selected at the timing 8. By selecting with the switching circuits 12 and 14, it is possible to eliminate contention contention competition. The same applies to the instruction of, and when the execution is started at the timing 5, the result is obtained at the timing 6, but this conflicts with the result of the instruction of, and at the timing 7 delayed by one machine cycle, the result of the instruction competes. At timing 8 delayed by one machine cycle, the result of the instruction conflicts with timing 8. Therefore, at timing 9 further delayed by one machine cycle, the output of the pipeline register 9 is switched to the switching circuit 13,1.
By selecting in 4, the conflict can be eliminated and the result can be stored. As a result, it can be understood that the execution of 6 instructions requires 12 machine cycles and is accelerated.

尚，パイプラインの長さを同じ長さに合わせているの
は，パイプラインの長さがすべて同じであれば,1マシン
サイクル毎の入力に対し必ず出力の競合なしに１マシン
サイクル毎に出力を得ることが出来るためであり，単に
転送の為のパイプライン用レジスタの任意の出力から結
果を取り出す構成にしているのは，競合さえなければ出
来るだけ早く演算レジスタを更新し，この結果をオペラ
ンドとして使用する命令が後続の命令の中にあれば早く
実行に移らせるためである。In addition, the length of the pipeline is adjusted to the same length. If the lengths of the pipelines are all the same, the output for each machine cycle is always output without competition for the input for each machine cycle. This is because the result can be obtained from any output of the pipeline register for transfer. This is because if the instruction to be used as is in the following instruction, it is moved to the earlier execution.

第３−Ｃ図は実行順序指定がある場合の本発明の装置
でのタイムチャートである。第３−Ｂ図のタイムチャー
トで判るように，の命令或はの命令は，の命令よ
り先に実行が終了して演算レジスタ16が先に更新され
る。の命令で演算例外が発生したとき，一般に演算例
外は演算パイプラインの最後で検出されるので，及び
の命令は実行を終了している（演算レジスタが更新さ
れてしまっている）ため，及びの命令の実行を抑止
（演算レジスタへの格納を抑止）することが出来ない。
演算例外発生時に後続命令の実行を抑止しなくて良い場
合はこれでも良いが，例外発生時割込みを発生させ，適
当な処理を行なったあと，後続命令に制御を戻して処理
を継続させる場合は，後続命令の実行を抑止する必要が
ある。この場合は実行順序指定をした状態でプログラム
を実行させると，第３−Ｃ図のタイムチャートに示す動
作になる。第３−Ｃ図の〜の命令はそれぞれ，各演
算パイプラインの必ず最後段から結果の転送が行なわ
れ，演算結果待ちの命令があれば性能は少し落ちるが，
各演算系パイプライン段差が等しいので命令列順に演算
レジスタの更新が行なわれ，ある命令で演算例外が発生
したとき，後続命令の実行を抑止することができる。FIG. 3-C is a time chart in the apparatus of the present invention when the execution order is designated. As can be seen from the time chart of FIG. 3-B, execution of the instruction or the instruction is completed before the instruction and the arithmetic register 16 is updated first. When an operation exception occurs in the instruction of, the operation exception is generally detected at the end of the operation pipeline, and the instructions of and have finished executing (the operation register has been updated), and It is not possible to suppress the execution of instructions (suppress the storage in operation registers).
This is fine if it is not necessary to suppress the execution of subsequent instructions when an operation exception occurs, but if you want to generate an interrupt when an exception occurs, perform appropriate processing, and then return control to the subsequent instruction and continue processing. , It is necessary to suppress the execution of subsequent instructions. In this case, if the program is executed with the execution order specified, the operation shown in the time chart of FIG. 3-C is performed. For each of the instructions (1) to (3) in FIG. 3-C, the result is always transferred from the last stage of each operation pipeline.
Since the operation system pipeline steps are equal, the operation register is updated in the order of the instruction sequence, and when an operation exception occurs in a certain instruction, execution of the subsequent instruction can be suppressed.

〔発明の効果〕〔The invention's effect〕

以上説明したように，本発明はパイプライン化した機
能の異なる演算器を複数持つ情報処理装置に於て，各演
算に最低必要なパイプライン段数が異なる場合，各演算
器に対し後段に単に結果の転送のみを行なうパイプライ
ン用のレジスタを必要な段数だけ付加することによって
各演算系パイプラインの段数を等しくし，任意のパイプ
ライン用レジスタからも出力出来るようにすることによ
って必要なマシンサイクルを減少し動作を高速化させ，
ある条件下では，各演算系パイプラインの最後段からの
み出力させることによって，例外発生時の後続命令抑止
を実現することができるという効果がある。As described above, according to the present invention, in an information processing apparatus having a plurality of pipelined arithmetic units having different functions, when the minimum number of pipeline stages required for each arithmetic is different, the result is simply given to each arithmetic unit in a subsequent stage. , The number of stages for each operation pipeline is made equal by adding the required number of stages for pipeline registers, and the required machine cycles can be output from any pipeline registers. Decrease and speed up the operation,
Under certain conditions, it is possible to suppress subsequent instructions when an exception occurs by outputting only from the last stage of each operation pipeline.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一実施例を示すブロック図，第２図は
本発明の効果を説明する為の命令列例，第３−Ａ図は第
２図の命令列を従来の装置で実行した場合のタイムチャ
ート，第３−Ｂ図は実行順序指定が無い場合に第２図の
命令列を本発明の装置で実行した場合のタイムチャー
ト，第３−Ｃ図は実行順序指定が有る場合に第２図の命
令列を本発明の装置で実行した場合のタイムチャートで
ある。 記号の説明： １……乗算回路,2……加減算回路,3……論理演算回路,4
〜11……パイプライン用レジスタ,12〜14……切替回路,
15……制御回路,16……演算レジスタ,17……実行順序指
定用フリップフロップ,101,102……オペランド供給パ
ス,103……結果格納パス。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is an example of an instruction sequence for explaining the effect of the present invention, and FIG. 3-A is the instruction sequence shown in FIG. 3B is a time chart when the instruction sequence of FIG. 2 is executed by the apparatus of the present invention when there is no execution order designation, and FIG. 3-C is a case where the execution order is designated. 2 is a time chart when the instruction sequence of FIG. 2 is executed by the device of the present invention. Explanation of symbols: 1 ... Multiplication circuit, 2 ... Addition / subtraction circuit, 3 ... Logical operation circuit, 4
〜11 …… Pipeline register, 12〜14 …… Switching circuit,
15 ... Control circuit, 16 ... Operation register, 17 ... Execution order designation flip-flop, 101, 102 ... Operand supply path, 103 ... Result storage path.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】パイプライン化した機能の異なる演算器を
複数個持つ情報処理装置に於て，各演算に最低必要なパ
イプライン段数が異なる場合，各演算器に対してその後
段に単に結果の転送のみを行なうパイプライン用のレジ
スタを各演算系パイプラインの段数が等しくなるように
必要な段数だけ付加し，前記付加したパイプライン用の
レジスタの任意のレジスタからも結果を出力できる切替
手段と，指示された条件下では各演算系パイプラインの
最後段からのみ出力させる制御手段とを含むことを特徴
とする情報処理装置。1. In an information processing apparatus having a plurality of pipelined arithmetic units having different functions, if the minimum number of pipeline stages required for each arithmetic is different, each arithmetic unit is simply provided with the result. Switching means for adding pipeline registers for performing only transfer in a required number of stages so that the number of stages in each operation system pipeline becomes equal, and outputting a result from any of the added pipeline registers An information processing apparatus comprising: a control unit that outputs only from the last stage of each operation system pipeline under the instructed condition.