JP2503266B2 - 薄膜トランジスタマトリクス - Google Patents
薄膜トランジスタマトリクスInfo
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Description
【発明の詳細な説明】 〔概 要〕 アクティブマトリクス型液晶表示装置に用いる薄膜ト
ランジスタ（TFT）マトリクスに関し、 製造工程を複雑化することなく、液晶に印加する電圧
のシフトを無くして、完全な交流駆動を実現することを
目的とし、 一方の絶縁性基板上に、複数個の画素電極と該画素電
極に対応付けられた複数個の薄膜トランジスタとをマト
リクス状に配列し、該薄膜トランジスタの第１の被制御
電極を前記画素電極、第２の被制御電極をデータ信号
線、制御電極を走査信号線にそれぞれ接続し、且つ他方
の絶縁性基板上に前記画素電極と相対する共通電位に接
続された対向電極を配設した薄膜トランジスタマトリク
スの構成において、前記一方の絶縁性基板上にさらに薄
膜トランジスタと同一構成で且つ同一接続関係を有する
補償素子を該トランジスタマトリクスに対応して設ける
とともに、走査信号線に隣接して走査線を付設し、該付
加走査線に前記補償素子の制御電極を接続し、且つ前記
走査信号線に印加する走査信号の反転信号を印加するよ
うにした構成とする。
ランジスタ（TFT）マトリクスに関し、 製造工程を複雑化することなく、液晶に印加する電圧
のシフトを無くして、完全な交流駆動を実現することを
目的とし、 一方の絶縁性基板上に、複数個の画素電極と該画素電
極に対応付けられた複数個の薄膜トランジスタとをマト
リクス状に配列し、該薄膜トランジスタの第１の被制御
電極を前記画素電極、第２の被制御電極をデータ信号
線、制御電極を走査信号線にそれぞれ接続し、且つ他方
の絶縁性基板上に前記画素電極と相対する共通電位に接
続された対向電極を配設した薄膜トランジスタマトリク
スの構成において、前記一方の絶縁性基板上にさらに薄
膜トランジスタと同一構成で且つ同一接続関係を有する
補償素子を該トランジスタマトリクスに対応して設ける
とともに、走査信号線に隣接して走査線を付設し、該付
加走査線に前記補償素子の制御電極を接続し、且つ前記
走査信号線に印加する走査信号の反転信号を印加するよ
うにした構成とする。
本発明は、アクティブマトリクス型液晶表示装置に用
いる薄膜トランジスタ（TFT）マトリクスに関する。
いる薄膜トランジスタ（TFT）マトリクスに関する。
多数の表示セルをマトリクス状に配列し、その各表示
セルを薄膜トランジスタ（TFT）で駆動するアクティブ
マトリクス型液晶表示装置においては、液晶を安定化し
良好な表示を得るため、液晶層に印加される電圧から直
流成分を完全に除去し、交流電圧のみを印加する必要が
ある。
セルを薄膜トランジスタ（TFT）で駆動するアクティブ
マトリクス型液晶表示装置においては、液晶を安定化し
良好な表示を得るため、液晶層に印加される電圧から直
流成分を完全に除去し、交流電圧のみを印加する必要が
ある。
第４図に従来のアクティブマトリクス型液晶表示装置
の画素１個分の等価回路を、第５図にTFTの駆動波形と
液晶に印加される電圧波形を示す。
の画素１個分の等価回路を、第５図にTFTの駆動波形と
液晶に印加される電圧波形を示す。
第５図に示すように、ゲート電圧VGがオフになる時、
ソース（画素）電圧V5がΔＶだけ変化する現象がある
が、この変化の方向は正フレーム，負フレームともに同
一で、いずれもマイナス方向にシフトする。また、この
シフト量ΔＶは次式で表される。
ソース（画素）電圧V5がΔＶだけ変化する現象がある
が、この変化の方向は正フレーム，負フレームともに同
一で、いずれもマイナス方向にシフトする。また、この
シフト量ΔＶは次式で表される。
ΔＶ＝（CGS/CLC＋CGS）×VG …… ここで、CGSはゲート容量、CLCは液晶セル容量を示
す。
す。
なお図の１は薄膜トランジスタ、G,S,Dはゲート電
極，ソース電極，ドレイン電極、VCは共通電位、VGは走
査信号、VDは表示データ電圧、VSはソース電極電位であ
る。
極，ソース電極，ドレイン電極、VCは共通電位、VGは走
査信号、VDは表示データ電圧、VSはソース電極電位であ
る。
従来この電圧シフトによる直流成分を補償して交流駆
動とするために、共通電極電位VCをΔＶだけシフトする
方法が採られている。この方法では画素のオン，オフに
関係なく、全画素に対して共通電位VCをシフトしてしま
うので、直流成分を完全に補償することはできず、完全
な交流駆動とはならない。そのため、表示特性が悪化す
る問題を解消することはできない。
動とするために、共通電極電位VCをΔＶだけシフトする
方法が採られている。この方法では画素のオン，オフに
関係なく、全画素に対して共通電位VCをシフトしてしま
うので、直流成分を完全に補償することはできず、完全
な交流駆動とはならない。そのため、表示特性が悪化す
る問題を解消することはできない。
その原因は、式の液晶セル容量CLCが液晶のオン状
態とオフ状態で異なり、その変化の割合が通常の液晶で
は非常に大きいためである。一例をあげれば、画素サイ
ズ250μｍ□，セルギャップ５μｍの液晶セルの容量CLC
が、オフ状態の時1pFであるものが、オフ状態では0.5pF
となり、約２倍程度の差がある。
態とオフ状態で異なり、その変化の割合が通常の液晶で
は非常に大きいためである。一例をあげれば、画素サイ
ズ250μｍ□，セルギャップ５μｍの液晶セルの容量CLC
が、オフ状態の時1pFであるものが、オフ状態では0.5pF
となり、約２倍程度の差がある。
このような不都合を無くするための方法の一つとし
て、従来、第６図に示すように、液晶セル容量CLCに並
列に蓄積容量CSを付加する方法が提案されている。
て、従来、第６図に示すように、液晶セル容量CLCに並
列に蓄積容量CSを付加する方法が提案されている。
しかし、液晶セル容量CLCの変動の影響を無視し得る
ようにするには、蓄積容量CSの容量を液晶セル容量CLC
の10倍程度，即ち５〜10pFとする必要がある。このよう
な大容量を作成するには大きな面積を必要とし、また、
製造工程が複雑化して製造歩留りが低下するという問題
が生じる。
ようにするには、蓄積容量CSの容量を液晶セル容量CLC
の10倍程度，即ち５〜10pFとする必要がある。このよう
な大容量を作成するには大きな面積を必要とし、また、
製造工程が複雑化して製造歩留りが低下するという問題
が生じる。
以上述べた如く、従来は液晶層に印加される電圧から
直流成分を完全に除去できなかった。
直流成分を完全に除去できなかった。
本発明は、製造工程を複雑化することなく、液晶に印
加する電圧のシフトを無くして、完全な交流駆動を実現
することを目的とする。
加する電圧のシフトを無くして、完全な交流駆動を実現
することを目的とする。
本発明は、画素駆動用薄膜トランジスタと略同一構成
を有する補償素子を設け、これを上記薄膜トランジスタ
と背中合わせに接続したもので、この補償素子の被制御
端子の一方を上記薄膜トランジスタの被制御端子の一方
と共通に画素電極に接続し、制御電極には、上記薄膜ト
ランジスタの制御電極に印加する走査信号の反転信号を
印加するようにした。
を有する補償素子を設け、これを上記薄膜トランジスタ
と背中合わせに接続したもので、この補償素子の被制御
端子の一方を上記薄膜トランジスタの被制御端子の一方
と共通に画素電極に接続し、制御電極には、上記薄膜ト
ランジスタの制御電極に印加する走査信号の反転信号を
印加するようにした。
上記薄膜トランジスタと補償素子のゲート電極には、
大きさが同じで逆極性の走査信号とその反転信号を印加
するので、同じ電荷量を蓄積した２つのゲート容量が、
画素電極に逆向きに接続される。走査信号およびその反
転信号がオフとなると、２つのゲート容量中の電荷が流
出することにより、それぞれ画素電極電位をシフトさせ
るが、その大きさは同じで向きが反対であるため、互い
に相殺し合い、画素電極電位のシフトΔＶは０となる。
大きさが同じで逆極性の走査信号とその反転信号を印加
するので、同じ電荷量を蓄積した２つのゲート容量が、
画素電極に逆向きに接続される。走査信号およびその反
転信号がオフとなると、２つのゲート容量中の電荷が流
出することにより、それぞれ画素電極電位をシフトさせ
るが、その大きさは同じで向きが反対であるため、互い
に相殺し合い、画素電極電位のシフトΔＶは０となる。
この補償は他の画素の影響を受けることなく、各画素
ごとに独立に行なわれるので、完全な補償が可能であ
り、また、共通電位VCは０〔Ｖ〕とすれば良く、付加容
量も不要となる。
ごとに独立に行なわれるので、完全な補償が可能であ
り、また、共通電位VCは０〔Ｖ〕とすれば良く、付加容
量も不要となる。
本発明に係る補償素子は、画素駆動用の薄膜トランジ
スタと略同一構成であるので、これを作成するに際して
は、使用するフォトマスクを一部変更するのみでよく、
製造方法そのものは何ら異なるところはないので、製造
工程を複雑化することがない。
スタと略同一構成であるので、これを作成するに際して
は、使用するフォトマスクを一部変更するのみでよく、
製造方法そのものは何ら異なるところはないので、製造
工程を複雑化することがない。
以下本発明の一実施例を第１図（ａ），（ｂ）により
説明する。
説明する。
同図において、１は薄膜トランジスタ（TFT）、１′
は補償素子、G,S,DはそれぞれTFT1のゲート電極（制御
電極），ソース電極（第１の被制御電極），ドレイン電
極（第２の被制御電極）、Ｇ′,S′,D′はそれぞれ補償
素子１′のゲート電極，ソース電極，ドレイン電極、DB
は表示データを供給するデータ信号線、SBは上記ゲート
電極Ｇに走査信号を供給する走査信号線、SB′は上記走
査信号の反転信号を供給する付加走査線、CLCは液晶セ
ル容量、CGSおよびCGS′はそれぞれTFT1および補償素子
１′のゲート容量、VGは走査信号、Ｇ′は走査信号の
反転信号（以下単に反転信号と略記する）である。
は補償素子、G,S,DはそれぞれTFT1のゲート電極（制御
電極），ソース電極（第１の被制御電極），ドレイン電
極（第２の被制御電極）、Ｇ′,S′,D′はそれぞれ補償
素子１′のゲート電極，ソース電極，ドレイン電極、DB
は表示データを供給するデータ信号線、SBは上記ゲート
電極Ｇに走査信号を供給する走査信号線、SB′は上記走
査信号の反転信号を供給する付加走査線、CLCは液晶セ
ル容量、CGSおよびCGS′はそれぞれTFT1および補償素子
１′のゲート容量、VGは走査信号、Ｇ′は走査信号の
反転信号（以下単に反転信号と略記する）である。
TFT1は正の電圧で駆動され、電子アキュムメーション
型TFTとして動作し、補償素子１′はTFT1と同一構造を
有し、ゲート電極Ｇ′に負の電圧を掛けて駆動すること
により、ホールアキュムレーション型TFTとして動作す
る。
型TFTとして動作し、補償素子１′はTFT1と同一構造を
有し、ゲート電極Ｇ′に負の電圧を掛けて駆動すること
により、ホールアキュムレーション型TFTとして動作す
る。
TFT1および補償素子１′のゲート電極G,G′はそれぞ
れ走査信号線SB,付加走査線SB′に、ソース電極S,S′は
いずれも液晶セル容量CLCの一端（画素電極Ｅ）に、ド
レイン電極D,D′はいずれもデータ線DBに接続し、液晶
セル容量CLCの他端（対向電極）は共通電位に保つ。
れ走査信号線SB,付加走査線SB′に、ソース電極S,S′は
いずれも液晶セル容量CLCの一端（画素電極Ｅ）に、ド
レイン電極D,D′はいずれもデータ線DBに接続し、液晶
セル容量CLCの他端（対向電極）は共通電位に保つ。
このように構成した本実施例を駆動するに際しては、
付加走査線SB′に走査信号線SBの電圧と逆極性の電圧を
印加する。
付加走査線SB′に走査信号線SBの電圧と逆極性の電圧を
印加する。
以下その動作を第２図（ａ）〜（ｃ）により説明す
る。
る。
同図は上記構成の液晶セルを駆動した時の、各部の電
位変化を示した。TFT1の動作は、従来と同じで、走査信
号VGが印加された時（選択時）、ソース電圧VS,即ち画
素電極Ｅの電圧は、表示データVDの電圧まで上昇し、VG
がオフとなった時（非選択時）には、負の電圧シフトΔ
V1を生じる〔同図（ａ）参照〕。
位変化を示した。TFT1の動作は、従来と同じで、走査信
号VGが印加された時（選択時）、ソース電圧VS,即ち画
素電極Ｅの電圧は、表示データVDの電圧まで上昇し、VG
がオフとなった時（非選択時）には、負の電圧シフトΔ
V1を生じる〔同図（ａ）参照〕。
補償素子１′のゲート電極Ｇ′にはTFT1の走査信号VG
の反転信号Ｇを印加するので、これのソース電圧VS′
は正方向にΔV1′だけシフトする〔同図（ｂ）参照〕。
の反転信号Ｇを印加するので、これのソース電圧VS′
は正方向にΔV1′だけシフトする〔同図（ｂ）参照〕。
上記ΔV1とΔV1′は式に見るVGの極性が逆となるだ
けでその大きさは等しいので、互いに打ち消し合う。従
って、これらを重ね合わせた波形は同図（ｃ）に示す如
く、電圧シフトは完全に０となる。
けでその大きさは等しいので、互いに打ち消し合う。従
って、これらを重ね合わせた波形は同図（ｃ）に示す如
く、電圧シフトは完全に０となる。
第１図（ｃ）は第２図（ａ）〜（ｃ）をまとめた図で
あって、同図に見られるように、本実施例では電圧シフ
トそのものを０とすることができるので、直流成分は除
去され、完全な交流駆動が実現し、良好な表示が安定し
て得られる。
あって、同図に見られるように、本実施例では電圧シフ
トそのものを０とすることができるので、直流成分は除
去され、完全な交流駆動が実現し、良好な表示が安定し
て得られる。
次ぎに、本発明の変形例を第３図により説明する。
上記一実施例では、補償素子１′のドレイン電極Ｄ′
をデータ線DBに接続したが、ゲート容量CGS′に蓄積さ
れる電荷量は、ソース電圧VS′とゲート電圧Ｇにより
決定されるので、補償素子１′のドレイン電極Ｄ′は強
いて接続しておく必要はない。
をデータ線DBに接続したが、ゲート容量CGS′に蓄積さ
れる電荷量は、ソース電圧VS′とゲート電圧Ｇにより
決定されるので、補償素子１′のドレイン電極Ｄ′は強
いて接続しておく必要はない。
そこで本変形例では、補償素子１′のゲート電極Ｇ′
とソース電極Ｓ′のみを上記一実施例と同様に接続し、
ドレイン電極Ｄ′は遊ばせておく。
とソース電極Ｓ′のみを上記一実施例と同様に接続し、
ドレイン電極Ｄ′は遊ばせておく。
またこの場合、TFT動作の必要はなく、容量として動
作すればよいので、ソース・ドレインのブロッキング層
はTFT1と同じ材料でよい。
作すればよいので、ソース・ドレインのブロッキング層
はTFT1と同じ材料でよい。
以上のように本実施例は、製造工程は従来と全く同じ
ものとなる。
ものとなる。
以上説明した如く本発明によれば、電圧シフトそのも
のを無くすことができるので、液晶を完全に交流駆動す
ることができ、良好な表示が安定して得られる。
のを無くすことができるので、液晶を完全に交流駆動す
ることができ、良好な表示が安定して得られる。
第１図（ａ），（ｂ）は本発明一実施例の説明図、 第２図は上記一実施例の駆動波形図、 第３図は本発明の変形例の等価回路図、 第４図は従来の薄膜トランジスタマトリクス１画素分の
等価回路図、 第５図は従来の薄膜トランジスタマトリクスの駆動波形
図、 第６図は従来の蓄積容量を付加した薄膜トランジスタマ
トリクス１画素分の等価回路図である。 図において、 １はTFT（薄膜トランジスタ）、 １′は補償素子、 G,G′はゲート電極（制御電極）、 S,S′はソース電極（第１の被制御電極）、 D,D′はドレイン電極（第２の被制御電極）、 DBはデータ信号線、 SBは走査信号線、SB′は付加走査線、 VGは走査信号、Ｇは走査信号の反転信号、 VS,VS′はソース電圧、 VDは表示データ、 VCは共通電位、 CLCは液晶セル容量、 CGS,CGS′はゲート容量を示す。
等価回路図、 第５図は従来の薄膜トランジスタマトリクスの駆動波形
図、 第６図は従来の蓄積容量を付加した薄膜トランジスタマ
トリクス１画素分の等価回路図である。 図において、 １はTFT（薄膜トランジスタ）、 １′は補償素子、 G,G′はゲート電極（制御電極）、 S,S′はソース電極（第１の被制御電極）、 D,D′はドレイン電極（第２の被制御電極）、 DBはデータ信号線、 SBは走査信号線、SB′は付加走査線、 VGは走査信号、Ｇは走査信号の反転信号、 VS,VS′はソース電圧、 VDは表示データ、 VCは共通電位、 CLCは液晶セル容量、 CGS,CGS′はゲート容量を示す。
フロントページの続き (72)発明者 井上 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 長廣 紀雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】一方の絶縁性基板上に、複数個の画素電極
（Ｅ）と該画素電極に対応付けられた複数個の薄膜トラ
ンジスタ（１）とをマトリクス状に配列し、該薄膜トラ
ンジスタ（１）の第１の被制御電極（Ｓ）を前記画素電
極（Ｅ）、第２の被制御電極（Ｄ）をデータ信号線（D
B）、制御電極（Ｇ）を走査信号線（SB）にそれぞれ接
続し、且つ他方の絶縁性基板上に前記画素電極と相対す
る共通電位に接続された対向電極を配設した薄膜トラン
ジスタマトリクスの構成において、 前記一方の絶縁性基板上にさらに薄膜トランジスタ
（１）と同一構成で且つ同一接続関係を有する補償素子
（１′）を該トランジスタマトリクスに対応して設ける
とともに、走査信号線（SB）に隣接して走査線（SB′）
を付設し、該付加走査線（SB′）に前記補償素子
（１′）の制御電極（Ｇ′）を接続し、且つ前記走査信
号線（SB）に印加する走査信号（VG）の反転信号
（Ｇ）を印加するようにしたことを特徴とする薄膜ト
ランジスタマトリクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3697989A JP2503266B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタマトリクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3697989A JP2503266B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタマトリクス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02214819A JPH02214819A (ja) | 1990-08-27 |
| JP2503266B2 true JP2503266B2 (ja) | 1996-06-05 |
Family
ID=12484872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3697989A Expired - Lifetime JP2503266B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタマトリクス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503266B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940005240B1 (ko) * | 1990-05-07 | 1994-06-15 | 후지스 가부시끼가이샤 | 고성능 엑티브 매트릭스(active matrix)형 표시장치 |
| US6893906B2 (en) | 1990-11-26 | 2005-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| TW209895B (ja) | 1990-11-26 | 1993-07-21 | Semiconductor Energy Res Co Ltd | |
| KR970009405B1 (en) * | 1991-10-05 | 1997-06-13 | Fujitsu Ltd | Active matrix type display device |
| JP2001249319A (ja) * | 2000-03-02 | 2001-09-14 | Hitachi Ltd | 液晶表示装置 |
| JP3906090B2 (ja) | 2002-02-05 | 2007-04-18 | シャープ株式会社 | 液晶表示装置 |
| CN103454823B (zh) * | 2013-09-09 | 2016-01-06 | 深圳市华星光电技术有限公司 | 一种阵列基板及液晶显示面板 |
-
1989
- 1989-02-15 JP JP3697989A patent/JP2503266B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02214819A (ja) | 1990-08-27 |
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