JP2502511B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は極く薄形の電子装置を作製するに好適な半導
体装置及びその製造方法に関する。
〔従来の技術〕
ICカード、電卓、時計などの極薄形電子装置において
は、半導体ペレツトを実装した装置の厚さを極力小さく
することが要求される。
従来、この種の電子装置においては、第６図に示すよ
うに、合金板等にて形成された剛性の高い配線基板11の
電極形成面上に、金箔等の接合用金属、若しくは銀ペー
スト等の接合剤12を介して半導体ペレツト13を接合し、
ワイヤボンデイング後、該ボンデイングワイヤ14及び半
導体ペレツト13の全体を樹脂15にて封止した半導体装置
が用いられている。然るに、かかる半導体装置を用いた
場合、半導体設定部の厚さD1が、配線基板11の厚さd1と
半導体ペレツト13の厚さd2と封止樹脂15の厚さd3の合計
した厚さとなり、より一層の電子装置の薄形化の要請に
対処することが至つて困難であつた。
そこで、近年、配線基板11を例えばポリイミド樹脂等
のプラスチツク材から成る薄板にて形成することによつ
て配線基板自体の厚さの減少を図るとともに、第７図に
示すように、該配線基板11の半導体設定部に透孔16を開
設し、該透孔16内に半導体ペレツト13を内装するように
した半導体装置が提案された。この半導体装置には、上
記配線基板11の電極形成面側の透孔16の周囲に補強用の
枠体17が添設されており、ワイヤボンデイング後、上記
透孔16及び枠体17の内部に封止樹脂15を注入することに
よつて樹脂封止がなされる。
この半導体装置によると、半導体設定部の厚さD2が、
半導体ペレツト13の厚さd2と封止樹脂15の厚さ（枠体17
の厚さ）d3の合計した厚さとなり、配線基板11の厚さ分
d1だけ、電子装置を薄形化することができる。
さらに、従来この種半導体装置においては厚さが0.4m
m乃至0.5mmの半導体ペレツトが用いられているが、半導
体ペレツト自体の厚さを減少することによつて半導体装
置の厚さの低減を図るため、厚さが0.4mm以下の半導体
ペレツトを第７図に示した半導体装置に適用することが
提案されている。この場合、0.4mm以下の半導体ペレツ
トは現在のところ一般に汎用されていないため、汎用の
半導体ペレツトの半導体素子が形成されていない面を研
摩することによつて薄形の半導体ペレツトを作製するこ
とが検討されている。
〔発明が解決しようとする問題点〕
ところで、半導体ペレツトは、一般にシリコンの如き
硬質脆性材料のため、抵抗力が小さく、僅かな外力を受
けただけで破損易いという性質がある。
第６図に示すように、半導体ペレツト13を剛性の高い
配線基板11上に金属性の接合剤12を介して接合する場合
においては、外力を配線基板11にて受けることができる
ために、半導体ペレツト13に直接外力が作用することが
なく、実用上脆性が問題になることはほとんどない。し
かしながら、第７図に示すように、半導体ペレツト13の
裏面側（半導体ペレツトの半導体素子が形成されていな
い面）を何ら固定しないで使用する場合においては、例
えば、封止樹脂15が固化する際に生ずる収縮力、あるい
は封止樹脂15と半導体ペレツト13の熱膨脹率の差に起因
する熱応力、及び使用中の外力が半導体ペレツト13に直
接作用するためにペレツトが割れ易く、使用中にIC特性
の異常を起し易いという問題がある。特に、裏面を研摩
することによつて薄形に形成された半導体ペレツトを用
いる場合においては、研摩によつてペレツトの裏面に研
摩痕が形成されたり、研摩痕からペレツトの内部に向け
てマイクロクラツクが発生したりし易く、該部に応力が
集中するため、研摩加工されないものに比べて格段に破
損され易く、実用化が難しい。
加えて、上記の半導体装置には、製造上以下の如き問
題が指摘される。
即ち、半導体ペレツト13を配線基板11上に直接固定す
ることができないため、ワイヤボンデイングの際に、半
導体ペレツト13を例えば真空吸着装置などの固定装置に
固定し、この固定された半導体ペレツト13が透孔16の略
中央部に設定されるように配線基板11を調整して固定す
るなどの手段をいちいち採らなくてはならず、製造を自
動化することが困難で生産性が悪い。また、ワイヤボン
デイング後樹脂封止に至るまでの工程では、配線基板11
と半導体ペレツト13が固定されていない状態にあるた
め、搬送中にボンデイングワイヤが切断され易く、製品
の歩留りが悪い。
〔問題点を解決するための手段〕
本発明は、上記した従来技術の問題点を解消し、薄形
にして耐久性に優れた半導体装置を安価に製造する方法
を提供するためになされたものであって、所定の部分に
半導体ペレットの設置部が形成された配線基板と、所望
の半導体素子が搭載された半導体ペレットとを作製した
後、上記設置部内に上記半導体ペレットを設置して必要
な配線を施し、これら半導体ペレット及び配線を一体に
高分子材料にて封止する半導体装置の製造方法におい
て、上記半導体ペレットの製造時、ウエハの半導体素子
が形成されていない面に研摩加工を施してウエハを所要
の厚さまで薄形化した後、当該研摩加工面へのウエハ材
料と合金化する金属材料からなる金属層の形成と、上記
ウエハ材料と金属材料との合金化処理とを行い、しかる
後に、当該ウエハを分割して、半導体素子が形成されて
いない面に上記金属層を有する半導体ペレットを作製す
ることを特徴とする。
〔実施例〕
第１図に、本発明にかかる半導体装置の主要部の一例
を示す。この図において、１は半導体ペレツト、２は配
線基板、３は配線基板の片面に添設される枠体、４はボ
ンデイングワイヤ、５は封止樹脂を示している。
金属層８は、ウエハの最終プロセスで半導体素子７が
形成されていない面に形成される。この金属層８を形成
する金属としては任意の金属を用いることができるが、
ウエハと金属層との接合強度を高めるためには、ウエハ
の材料であるシリコンと合金化可能な金属が好ましい。
具体的には、金、銀、ニツケル、アルミニウム、クロ
ム、モリブデンから選択された少なくとも１種の金属が
用いられる。
上記金属層８を形成する手段としては、真空蒸着、ス
パツタリング、無電解めつきなど公知に属する任意の薄
膜形成手段を用いることができる。また、金属層を形成
したのち、または金属層を形成する際にウエハを加熱し
てウエハと金属層との間の相互拡散を促進し、ウエハ６
と金属層８の少なくとも界面に、シリコンと金属層形成
金属の合金層を形成することもできる。
配線基板２としては、所定の半導体ペレツト設定位置
に半導体ペレツト１を収納可能な凹陥部９が開設された
ポリイミド樹脂などの耐熱性高分子材料のベースに、例
えば銅箔をもつて所定の回路パターンが形成されたもの
を用いる。
枠体３は、例えばステンレス等の金属薄板によつて形
成されており、上記配線基板２の回路パターン形成面側
の上記凹陥部９の周囲に添設される。
上記半導体ペレツト１は、エポキシ系接着剤などの有
機接着剤によつて金属層形成面を上記凹陥部９の底面に
接着固定し、ワイヤボンデイング後、封止樹脂５によつ
て上記配線基板２と一体化される。封止樹脂５は、上記
半導体ペレツト１及びボンデイングワイヤ４を含む上記
凹陥部９及び枠体３の内部に充填される。
封止樹脂５としては、エポキシ樹脂、アクリル樹脂な
ど、任意の硬質高分子物質を用いることができる。
上記実施例の半導体装置は、配線基板２をポリイミド
樹脂などの薄膜にて形成することによつて配線基板自体
を薄形化するとともに、該配線基板２に凹設された凹陥
部９内に半導体ペレツト１を内装するようにしたので、
剛性の高い配線基板の上面に半導体ペレツトを重合する
場合に比べて、配線基板の厚さ減少分及び凹陥部９の深
さ分だけ半導体設定部の厚さを低減することができる。
この場合、半導体ペレツトとして、裏面に金属層８が
形成された半導体ペレツト１を用いたので、従来の金属
層が形成されていない半導体ペレツトを用いた場合に比
べて強度を向上することができ、半導体ペレツト１を剛
性の高い基板上に固定しなくても破損することがない。
即ち、ウエハ６の裏面に金属層８を形成すると、第２
図に示すように、金属層８はウエハ６の凹部にも形成さ
れるから、ウエハ６の裏面の平滑度が改善されて応力が
一部に集中することがなくなり、強度の向上が図られ
る。
また、金属層８が形成されたウエハ６を適温に加熱す
ると、第３図に示すように、金属層８を構成する金属材
料とウエハ６を構成する材料との間の原子の相互拡散を
促進される。物体の表面に沿つて進行する拡散、即ち表
面拡散は、物体の内部に向けて進行する拡散、即ち格子
拡散に比べて格段に拡散速度が速いから、まず、マイク
ロクラツク10に沿つて金属層８の金属原子が速やかに拡
散する。これによつて、第４図に示すように、マイクロ
クラツク10が形成されていた部分の近傍に均質な合金層
10aが形成されてマイクロクラツク10が消滅し、応力集
中係数が減少して強度の向上が図られる。よつて、ウエ
ハ６の裏面を研摩することによつて厚さを減少せしめた
半導体ペレツトを用いることが可能になり、より一層の
半導体装置の厚さの低減を図ることができる。
以下、具体的な実施例を掲げ、それらの効果について
説明する。
まず、シリコンウエハを砥粒番号WA4000の砥粒にて研
摩して厚さを0.3mmに調製し、片面に研摩痕が形成され
た原盤を作製した。次いで、該原盤の砥粒加工面にそれ
ぞれ下表の条件のもとで厚さ１μｍの金属層を形成し、
金属層の材料、金属層の形成方法、加熱条件、加熱時の
雰囲気の異なる21例の試料を作製した。
第１実施例 原盤の砥粒加工面に金を１μｍの厚さにスパツタリン
グし、しかるのち、該試料を加熱炉に入れて300℃〜400
℃の温度にて10分間保持した。これによつて、シリコン
と金とを相互拡散せしめ、シリコン板の砥粒加工面にAu
-Si共晶合金層を形成した。
第２実施例 原盤の砥粒加工面に金を１μｍの厚さに真空蒸着し、
しかるのち、該試料を加熱炉に入れて300℃〜400℃の温
度にて10分間保持した。これによつて、シリコンと金と
を相互拡散せしめ、シリコン板の砥粒加工面にAu-Si共
晶合金層を形成した。
第３実施例 原盤の砥粒加工面に金を１μｍの厚さに無電解めつき
し、しかるのち、該試料を加熱炉に入れて300℃〜400℃
の温度にて10分間保持した。これによつて、シリコンと
金とを相互拡散せしめ、シリコン板の砥粒加工面にAu-S
i共晶合金層を形成した。
第４実施例 原盤の砥粒加工面に銀を１μｍの厚さにスパツタリン
グし、しかるのち、該試料を加熱炉に入れて400℃〜500
℃の温度にて10分間保持した。これによつて、シリコン
と銀とを相互拡散せしめ、シリコン板の砥粒加工面にAg
-Si共晶合金層を形成した。
第５実施例 原盤の砥粒加工面に銀を１μｍの厚さに真空蒸着し、
しかるのち、該試料を加熱炉に入れて400℃〜500℃の温
度にて10分間保持した。これによつて、シリコンと銀と
を相互拡散せしめ、シリコン板の砥粒加工面にAg-Si共
晶合金層を形成した。
第６実施例 原盤の砥粒加工面に銀を１μｍの厚さに無電解めつき
し、しかるのち、該試料を加熱炉に入れて400℃〜500℃
の温度にて10分間保持した。これによつて、シリコンと
銀とを相互拡散せしめ、シリコン板の砥粒加工面にAg-S
i共晶合金層を形成した。
第７実施例 原盤の砥粒加工面にニツケルを１μｍの厚さにスパツ
タリングし、しかるのち、スパツタリングを行つた真空
槽内に中性ガスを注入し、中性ガス雰囲気中で、上記試
料を400℃〜500℃の温度にて10分間保持した。これによ
つて、シリコンとニツケルとを相互拡散せしめ、シリコ
ン板の砥粒加工面にNi-Si合金層を形成した。
第８実施例 原盤の砥粒加工面にニツケルを１μｍの厚さにスパツ
タリングし、しかるのち、スパツタリングを行つた真空
槽内に還元性ガスを注入し、還元性ガス雰囲気中で、上
記試料を400℃〜500℃の温度にて10分間保持した。これ
によつて、シリコンとニツケルとを相互拡散せしめ、シ
リコン板の砥粒加工面にNi-Si合金層を形成した。
第９実施例 原盤の砥粒加工面にニツケルを１μｍの厚さにスパツ
タリングし、スパツタリングを行つた真空槽の真空度を
高真空度に保持したままで上記試料を400℃〜500℃の温
度にて10分間保持した。これによつて、シリコンとニツ
ケルとを相互拡散せしめ、シリコン板の砥粒加工面にNi
-Si合金層を形成した。
第10実施例 原盤の砥粒加工面にニツケルを１μｍの厚さに真空蒸
着し、シリコン板の砥粒加工面にNi層を形成した。
第11実施例 原盤の砥粒加工面にニツケルを１μｍの厚さに無電解
めつきし、しかるのち、この試料を中性ガスが注入され
た槽内に収納し、中性ガス雰囲気中で、400℃〜500℃の
温度にて10分間保持した。これによつて、シリコンとニ
ツケルとを相互拡散せしめ、シリコン板の砥粒加工面に
Ni-Si合金層を形成した。
第12実施例 原盤の砥粒加工面にニツケルを１μｍの厚さに無電解
めつきし、しかるのち、この試料を還元性ガスが注入さ
れた槽内に収納し、還元性ガス雰囲気中で、400℃〜500
℃の温度にて10分間保持した。これによつて、シリコン
とニツケルとを相互拡散せしめ、シリコン板の砥粒加工
面にNi-Si合金層を形成した。
第13実施例 原盤の砥粒加工面にニツケルを１μｍの厚さに無電解
めつきし、しかるのち、この試料を真空槽内に収納し、
高真空度中で400℃〜500℃の温度にて10分間保持した。
これによつて、シリコンとニツケルとを相互拡散せし
め、シリコン板の砥粒加工面にNi-Si共晶合金層を形成
した。
第14実施例 原盤の砥粒加工面にアルミニウムを１μｍの厚さにス
パツタリングし、しかるのち、スパツタリングを行つた
真空槽内に中性ガスを注入し、中性ガス雰囲気中で、上
記試料を400℃〜500℃の温度にて10分間保持した。これ
によつて、シリコンとアルミニウムとを相互拡散せし
め、シリコン板の砥粒加工面にAl-Si共晶合金層を形成
した。
第15実施例 原盤の砥粒加工面にアルミニウムを１μｍの厚さにス
パツタリングし、しかるのち、スパツタリングを行つた
真空槽内に還元性ガスを注入し、還元性ガス雰囲気中
で、上記試料を400℃〜500℃の温度にて10分間保持し
た。これによつて、シリコンとアルミニウムを相互拡散
せしめ、シリコン板の砥粒加工面にAl-Si共晶合金層を
形成した。
第16実施例 原盤の砥粒加工面にアルミニウムを１μｍの厚さにス
パツタリングし、スパツタリングを行つた真空槽の真空
度を高真空度に保持したままで上記試料を400℃〜500℃
の温度にて10分間保持した。これによつて、シリコンと
アルミニウムとを相互拡散せしめ、シリコン板の砥粒加
工面にAl-Si共晶合金層を形成した。
第17実施例 原盤の砥粒加工面にアルミニウムを１μｍの厚さに真
空蒸着し、しかるのち、真空蒸着を行つた真空槽内に中
性ガスを注入し、中性ガス雰囲気中で、上記試料を400
℃〜500℃の温度にて10分間保持した。これによつて、
シリコンとアルミニウムとを相互拡散せしめ、シリコン
板の砥粒加工面にAl-Si共晶合金層を形成した。
第18実施例 原盤の研摩加工面にアルミニウムを１μｍの厚さに真
空蒸着し、しかるのち、真空蒸着を行つた真空槽内に還
元性ガスを注入し、還元性ガス雰囲気中で、上記試料を
400℃〜500℃の温度にて10分間保持した。これによつ
て、シリコンとアルミニウムとを相互拡散せしめ、シリ
コン板の研摩加工面にAl-Si共晶合金層を形成した。
第19実施例 原盤の研摩加工面にアルミニウムを１μｍの厚さに真
空蒸着し、真空蒸着を行つた真空槽の真空度を高真空度
に保持したままで上記試料を400℃〜500℃の温度にて10
分間保持した。これによつて、シリコンとアルミニウム
とを相互拡散せしめ、シリコン板の研摩加工面にAl-Si
共晶合金層を形成した。
第20実施例 原盤の研摩加工面に金を１μｍの厚さに真空蒸着し、
しかるのち、この試料を加熱炉に収納し、250℃〜300℃
の温度にて５分間保持した。これによつて、シリコン板
と金層の界面部分のみに相互拡散を起せしめ、シリコン
板の研摩加工面に形成されたAu-Si共晶合金層の表面にA
uの単独層が残存したものを形成した。
第21実施例 原盤の研摩加工面に金を１μｍの厚さに無電解めつき
し、しかるのち、この試料を中性ガスが注入された槽内
に収納し、250℃〜300℃の温度にて６分間保持した。こ
れによつて、シリコン板と金層の界面部分のみに相互拡
散を起せしめ、シリコン板の研摩加工面に形成されたAu
-Si共晶合金層の表面にAuの単独層が残存したものを形
成した。
上記各実施例及び研摩面に合金層が形成されていない
半導体ウエハからスクライブした半導体ペレツトをそれ
ぞれ配線基板に実装し、配線基板で±15％の繰返し曲げ
を100回負荷したところ、研摩面に合金層が形成されて
いない半導体ペレツトを搭載した半導体装置については
１％〜２％の動作不良が発生した。これに対し、研摩面
に合金層が形成された上記各実施例の半導体ペレツトを
搭載した半導体装置についてはかかる動作不良が全く認
められなかつた。
尚、上記各実施例の半導体ペレツトの相互間について
は特に耐久性の優劣は認められず、形成する合金層の種
類や金属薄膜の形成方法、それに拡散の程度によつては
半導体ペレツトの耐久性に差がないことが判つた。
次に、上記各実施例及び研摩面に合金層が形成されて
いない半導体ウエハからスクライブした半導体ペレツト
の抗折試験結果を第５図に示す。このグラフにおいて、
横軸は破断強さ、縦軸は全試料数に対する破断した試料
の割合を示している。
このグラフから明らかなように、研摩面に合金層が形
成されていない半導体ウエハからスクライブした半導体
ペレツトは、破断強さが6kgf/mm2〜24kgf/mm2にわたつ
て分布し、平均値15.9kgf/mm2、標準偏差4.29を示し
た。これに対し、研摩面に合金層が形成された半導体ウ
エハからスクライブした半導体ペレツトは、破断強さが
17kgf/mm2〜43kgf/mm2に亘つて分布し、平均値が29.9kg
f/mm2、標準偏差は5.69となり、平均破断強さで約２倍
も向上し、かつ、破断強さのばらつきも低減されること
が判つた。
尚、上記実施例においては、合金層を形成する金属と
して、金、銀、ニツケル、アルミニウムのみ例示した
が、本発明の要旨は半導体ウエハを構成する材料と合金
を形成するものであれば足りるのであつて、その他クロ
ムあるいはモリブデンなど、任意の金属を適用すること
ができる。
また、上記実施例においては、金属薄膜の形成手段と
して、スパツタリング、真空蒸着及び無電解めつきのみ
を例示したが、本発明の要旨はこれに限定されるもので
はなく、公知に属する任意の薄膜形成手段を適用するこ
とができる。
さらに、上記実施例においては、ウエハの裏面を研摩
した場合についてのみ説明したが、本発明の要旨はこれ
に限定されるものではなく、研摩されていないウエハの
裏面に金属層を形成することも勿論可能である。
〔発明の効果〕
以上説明したように、本発明によれば、半導体ペレッ
トの製造時に、まず、ウエハの半導体素子が形成されて
いない面に研摩加工を施してウエハを薄形化し、次い
で、当該研摩加工面にウエハ材料と合金化する金属材料
からなる金属層の形成とウエハ材料と金属材料との合金
化処理を行うようにしたので、ウエハの研摩加工面が粗
面であったり、あるいはウエハの研摩加工面にマイクロ
クラックが発生したとしても、これらの粗面やマイクロ
クラックが修復され、半導体ペレットの抗折力が低下す
ることがない。よって、研磨加工面を鏡面仕上げする必
要がないので、ウエハの研摩加工の簡略化を図ることが
でき、薄形半導体ペレット、ひいては半導体装置の製造
コストを低減できる。
【図面の簡単な説明】
第１図は本発明にかかる半導体装置の主要部の断面図、
第２図はウエハの裏面に形成される金属層の状態を示す
半導体の拡大断面図、第３図は拡散の初期段階を示す半
導体の拡大断面図、第４図は拡散の最終段階を示す半導
体ウエハの拡大断面図、第５図は本発明の効果を説明す
るグラフ、第６図は従来知られている半導体装置の一例
を示す断面図、第７図は提案されている新たな半導体装
置の一例を示す断面図である。 1:半導体ペレツト、2:配線基板、3:枠体、4:ボンデイン
グワイヤ、5:封止樹脂、6:ウエハ、7:半導体素子、8:金
属層、9:凹陥部

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】所定の部分に半導体ペレットの設置部が形
    成された配線基板と、所望の半導体素子が搭載された半
    導体ペレットとを作製した後、上記設置部内に上記半導
    体ペレットを設置して必要な配線を施し、これら半導体
    ペレット及び配線を一体に高分子材料にて封止する半導
    体装置の製造方法において、上記半導体ペレットの製造
    時、ウエハの半導体素子が形成されていない面に研摩加
    工を施してウエハを所要の厚さまで薄形化した後、当該
    研摩加工面へのウエハ材料と合金化する金属材料からな
    る金属層の形成と、上記ウエハ材料と金属材料との合金
    化処理とを行い、しかる後に、当該ウエハを分割して、
    半導体素子が形成されていない面に上記金属層を有する
    半導体ペレットを作製することを特徴とする半導体装置
    の製造方法。
  2. 【請求項２】金、銀、ニッケル、アルミニウム、クロ
    ム、モリブデンから選択された少なくとも１種類の金属
    材料を用いて、上記金属層が形成されていることを特徴
    とする特許請求の範囲第１項記載の半導体装置の製造方
    法。
  3. 【請求項３】上記金属層の厚さが、20μｍ以下に形成さ
    れていることを特徴とする特許請求の範囲第１項記載の
    半導体装置の製造方法。
  4. 【請求項４】上記金属層の形成時又は当該金属層を形成
    した後に、上記ウエハを加熱して、ウエハ材料と上記金
    属層を構成する金属材料を合金化することを特徴とする
    特許請求の範囲第１項記載の半導体装置の製造方法。
  5. 【請求項５】上記ウエハを研摩加工する際に、当該研摩
    加工面を鏡面仕上げしないことを特徴とする特許請求の
    範囲第１項記載の半導体装置の製造方法。
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2624635B1 (fr) * 1987-12-14 1991-05-10 Sgs Thomson Microelectronics Support de composant electronique pour carte memoire et produit ainsi obtenu
USRE36356E (en) * 1987-12-14 1999-10-26 Sgs-Thomson Microelectronics S.A. Electronic component support for memory card and product obtained thereby
GB8901189D0 (en) * 1989-01-19 1989-03-15 Avery W & T Limited Portable electronic token
USRE35578E (en) * 1988-12-12 1997-08-12 Sgs-Thomson Microelectronics, Inc. Method to install an electronic component and its electrical connections on a support, and product obtained thereby
JPH02201948A (ja) * 1989-01-30 1990-08-10 Toshiba Corp 半導体装置パッケージ
WO1990009035A1 (fr) * 1989-02-06 1990-08-09 Furukawa Denki Kogyo Kabushiki Kaisha Support de puce
FR2645680B1 (fr) * 1989-04-07 1994-04-29 Thomson Microelectronics Sa Sg Encapsulation de modules electroniques et procede de fabrication
US5244840A (en) * 1989-05-23 1993-09-14 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing an encapsulated IC card having a molded frame and a circuit board
DE3924439A1 (de) * 1989-07-24 1991-04-18 Edgar Schneider Traegerelement mit wenigstens einem integrierten schaltkreis, insbesondere zum einbau in chip-karten, sowie verfahren zur herstellung dieser traegerelemente
US5067008A (en) * 1989-08-11 1991-11-19 Hitachi Maxell, Ltd. Ic package and ic card incorporating the same thereinto
US5299730A (en) * 1989-08-28 1994-04-05 Lsi Logic Corporation Method and apparatus for isolation of flux materials in flip-chip manufacturing
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5175612A (en) * 1989-12-19 1992-12-29 Lsi Logic Corporation Heat sink for semiconductor device assembly
US5028741A (en) * 1990-05-24 1991-07-02 Motorola, Inc. High frequency, power semiconductor device
US5399903A (en) * 1990-08-15 1995-03-21 Lsi Logic Corporation Semiconductor device having an universal die size inner lead layout
US7198969B1 (en) 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
US5241133A (en) * 1990-12-21 1993-08-31 Motorola, Inc. Leadless pad array chip carrier
WO1992011654A1 (en) * 1990-12-21 1992-07-09 Motorola, Inc. Leadless pad array chip carrier
FR2671418B1 (fr) * 1991-01-04 1995-03-24 Solais Procede pour la fabrication d'une carte a memoire et carte a memoire ainsi obtenue.
DE9100665U1 (ja) * 1991-01-21 1992-07-16 Telbus Gesellschaft Fuer Elektronische Kommunikations-Systeme Mbh, 8057 Eching, De
FR2672427A1 (fr) * 1991-02-04 1992-08-07 Schiltz Andre Procede et dispositif d'insertion de puces dans des logements d'un substrat par film intermediaire.
US5262927A (en) * 1992-02-07 1993-11-16 Lsi Logic Corporation Partially-molded, PCB chip carrier package
US5434750A (en) * 1992-02-07 1995-07-18 Lsi Logic Corporation Partially-molded, PCB chip carrier package for certain non-square die shapes
CA2092165C (en) * 1992-03-23 2001-05-15 Tuyosi Nagano Chip carrier for optical device
US5313365A (en) * 1992-06-30 1994-05-17 Motorola, Inc. Encapsulated electronic package
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
US5438477A (en) * 1993-08-12 1995-08-01 Lsi Logic Corporation Die-attach technique for flip-chip style mounting of semiconductor dies
EP0644587B1 (en) * 1993-09-01 2002-07-24 Kabushiki Kaisha Toshiba Semiconductor package and fabrication method
US5388327A (en) * 1993-09-15 1995-02-14 Lsi Logic Corporation Fabrication of a dissolvable film carrier containing conductive bump contacts for placement on a semiconductor device package
JP3305843B2 (ja) * 1993-12-20 2002-07-24 株式会社東芝 半導体装置
US5581445A (en) * 1994-02-14 1996-12-03 Us3, Inc. Plastic integrated circuit card with reinforcement structure for protecting integrated circuit module
JP3383398B2 (ja) * 1994-03-22 2003-03-04 株式会社東芝 半導体パッケージ
WO1995027308A1 (en) * 1994-04-05 1995-10-12 Olin Corporation Cavity filled metal electronic package
JPH0885285A (ja) * 1994-07-21 1996-04-02 Hitachi Maxell Ltd セキュリティカード用基板の製造方法、およびセキュリティカード用基板
WO1996032696A1 (fr) * 1995-04-13 1996-10-17 Dai Nippon Printing Co., Ltd. Carte et module de circuit integre
US5609889A (en) * 1995-05-26 1997-03-11 Hestia Technologies, Inc. Apparatus for encapsulating electronic packages
US5652463A (en) * 1995-05-26 1997-07-29 Hestia Technologies, Inc. Transfer modlded electronic package having a passage means
FR2735257B1 (fr) * 1995-06-09 1997-08-29 Solaic Sa Carte laminee a circuit integre
EP0882384A4 (en) * 1995-07-14 1999-03-24 Olin Corp WELDED GRID ELECTRONIC BOX
US5770889A (en) * 1995-12-29 1998-06-23 Lsi Logic Corporation Systems having advanced pre-formed planar structures
DE19618101A1 (de) * 1996-05-06 1997-11-13 Siemens Ag Trägerelement mit wenigstens einem integrierten Schaltkreis sowie Verfahren zur Herstellung eines solchen Trägerelementes
SE518572C2 (sv) * 1997-08-25 2002-10-22 Ericsson Telefon Ab L M Bärarelement för ett chips samt chipsmodul
US6343019B1 (en) 1997-12-22 2002-01-29 Micron Technology, Inc. Apparatus and method of stacking die on a substrate
US6172419B1 (en) 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
US6147604A (en) * 1998-10-15 2000-11-14 Intermec Ip Corporation Wireless memory device
US6114962A (en) * 1998-10-15 2000-09-05 Intermec Ip Corp. RF tag having strain relieved stiff substrate and hydrostatic protection for a chip mounted thereto
SG80077A1 (en) * 1998-10-19 2001-04-17 Sony Corp Semiconductor integrated circuit card manufacturing method, and semiconductor integrated circuit card
US6294839B1 (en) 1999-08-30 2001-09-25 Micron Technology, Inc. Apparatus and methods of packaging and testing die
JP2001185651A (ja) * 1999-12-27 2001-07-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP3406270B2 (ja) * 2000-02-17 2003-05-12 沖電気工業株式会社 半導体装置及びその製造方法
CN1193317C (zh) * 2000-05-23 2005-03-16 皇家菲利浦电子有限公司 具有防止弯曲或扭曲的保护装置的数据载体
FR2838850B1 (fr) * 2002-04-18 2005-08-05 Framatome Connectors Int Procede de conditionnement de microcircuits electroniques pour carte a puce et microcircuit electronique ainsi obtenu
JP4988531B2 (ja) * 2006-12-18 2012-08-01 日東電工株式会社 半導体装置製造用の接着シート、及びそれを用いた半導体装置の製造方法
CN101663750B (zh) * 2007-03-23 2011-06-29 富士通株式会社 Rfid标签及其制造方法
KR101424137B1 (ko) * 2007-09-07 2014-08-04 삼성전자주식회사 리세스부를 갖는 수지기판을 구비하는 반도체 패키지 및그의 제조방법
US8074350B2 (en) * 2007-12-11 2011-12-13 Palo Also Research Center Incorporated Method of printing electronic circuits
US8628836B2 (en) * 2010-03-02 2014-01-14 Apple Inc. Method and apparatus for bonding metals and composites
DE102014119396A1 (de) * 2014-12-22 2016-06-23 Endress + Hauser Gmbh + Co. Kg Druckmesseinrichtung
DE102015102453A1 (de) 2015-02-20 2016-08-25 Heraeus Deutschland GmbH & Co. KG Bandförmiges Substrat zur Herstellung von Chipkartenmodulen, Chipkartenmodul, elektronische Einrichtung mit einem derartigen Chipkartenmodul und Verfahren zur Herstellung eines Substrates

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3597834A (en) * 1968-02-14 1971-08-10 Texas Instruments Inc Method in forming electrically continuous circuit through insulating layer
JPS50105270A (ja) * 1974-01-23 1975-08-19
JPS5321771A (en) * 1976-08-11 1978-02-28 Sharp Kk Electronic parts mounting structure
US4142203A (en) * 1976-12-20 1979-02-27 Avx Corporation Method of assembling a hermetically sealed semiconductor unit
JPS54103163A (en) * 1978-01-31 1979-08-14 Matsushita Electric Works Ltd Steam hair curler
FR2439478A1 (fr) * 1978-10-19 1980-05-16 Cii Honeywell Bull Boitier plat pour dispositifs a circuits integres
FR2439438A1 (fr) * 1978-10-19 1980-05-16 Cii Honeywell Bull Ruban porteur de dispositifs de traitement de signaux electriques, son procede de fabrication et application de ce ruban a un element de traitement de signaux
JPS6030102B2 (ja) * 1980-07-14 1985-07-15 ヤマハ株式会社 半導体装置の製法
DE3029667A1 (de) * 1980-08-05 1982-03-11 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Traegerelement fuer einen ic-baustein
JPS5762539A (en) * 1980-10-01 1982-04-15 Hitachi Ltd Mounting method for semiconductor element
EP0067993A1 (en) * 1980-12-30 1983-01-05 Mostek Corporation Die attachment exhibiting enhanced quality and reliability
US4483067A (en) * 1981-09-11 1984-11-20 U.S. Philips Corporation Method of manufacturing an identification card and an identification manufactured, for example, by this method
FR2521350B1 (fr) * 1982-02-05 1986-01-24 Hitachi Ltd Boitier porteur de puce semi-conductrice
US4447716A (en) * 1982-03-01 1984-05-08 Seiichiro Aigo Information card
JPS58182854A (ja) * 1982-04-21 1983-10-25 Hitachi Ltd レジン封止型半導体装置およびその製造方法
DE3235650A1 (de) * 1982-09-27 1984-03-29 Philips Patentverwaltung Gmbh, 2000 Hamburg Informationskarte und verfahren zu ihrer herstellung
JPS59198714A (ja) * 1983-04-26 1984-11-10 Fujitsu Ltd 半導体素子の製造方法
DE3466108D1 (en) * 1983-06-09 1987-10-15 Flonic Sa Method of producing memory cards, and cards obtained thereby
US4677528A (en) * 1984-05-31 1987-06-30 Motorola, Inc. Flexible printed circuit board having integrated circuit die or the like affixed thereto
JPS61123990A (ja) * 1984-11-05 1986-06-11 Casio Comput Co Ltd Ｉｃカ−ド
FR2579799B1 (fr) * 1985-03-28 1990-06-22 Flonic Sa Procede de fabrication de cartes a memoire electronique et cartes obtenues suivant ledit procede
DE3736090A1 (de) * 1987-10-24 1989-05-03 Bayer Ag Vulkanisierbare kautschukmassen

Also Published As

Publication number Publication date
JPS62183151A (ja) 1987-08-11
US4961105A (en) 1990-10-02
EP0231937A2 (en) 1987-08-12
EP0231937B1 (en) 1993-12-08
DE3788362T2 (de) 1994-03-24
EP0231937A3 (en) 1989-03-22
KR870008381A (ko) 1987-09-26
DE3788362D1 (de) 1994-01-20

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