JP2502306B2

JP2502306B2 - 集積回路パツケ−ジ

Info

Publication number: JP2502306B2
Application number: JP62091653A
Authority: JP
Inventors: 昭大塚; 智司後藤; 雅夫井田
Original assignee: Nippon Telegraph and Telephone Corp; Sumitomo Electric Industries Ltd
Current assignee: Nippon Telegraph and Telephone Corp; Sumitomo Electric Industries Ltd
Priority date: 1987-04-14
Filing date: 1987-04-14
Publication date: 1996-05-29
Anticipated expiration: 2011-05-29
Also published as: JPS63257255A

Description

【発明の詳細な説明】（ア）技術分野この発明は、高速デイジタル集積回路及び高周波アナ
ログ集積回路のパツケージに関する。

より具体的に言えば、数百MHz以上の高周波信号を扱
うアナログ集積回路、数百Mb/s以上のパルス信号を扱う
デイジタル集積回路のパツケージに関するものである。

半導体集積回路のチツプを収容するパツケージに要求
される機能は、その集積回路の特質にも依存するが、一
般に、（ｉ）チツプを固定し、物理的、化学的に保護する事（ii）リードフレームを支持する事（iii）チツプから出る熱を効果的に放散する事（iv）信号を入力し、信号を出力する接続機構を備え
る事（ｖ）チツプに給電する機能を有する事（vi）集積回路チツプが高速性を持つものである場
合、集積回路本来の高速性を損わないものである事などである。

半導体集積回路のチツプを収容するパツケージとし
て、今もなお最も広く利用されているのは、プラスチツ
クパツケージである。ICチツプ、リードフレーム、ワイ
ヤなどの全体をプラスチツクモールドしたパツケージで
ある。汎用性が高く安価である。しかし、プラスチツク
パツケージは放熱性及び気密性が悪い。また、リードピ
ンの数が多い場合、リードピンとICチツプとを接続する
ワイヤが長くなる。いずれも、高速動作すべき半導体集
積回路チツプのパツケージとしては致命的な欠点であ
る。

放熱性及び気密性の問題を解決するため、サーデイツ
プ（CER DIP）と呼ばれるパツケージも使われる。これ
は、アルミナなどセラミツクを用いたパツケージであ
る。プラスチツクより、アルミナの方が放熱性が良いの
で、このパツケージは、特に、発熱の著しいICチツプや
温度条件の厳しい半導体素子のパツケージとして用いら
れる。

しかし、このパツケージも、数百MHz以上の信号を扱
う半導体集積回路のパツケージとしては十分でない。

（イ）従来技術近年、通信の大容量化、高速化に伴い、高速の信号処
理用LSIが開発されつつある。これはデイジタル信号を
扱う高速デイジタル集積回路素子である。

また、衛星通信などに必要なCHz帯の通信用の増幅器
なども開発されている。

集積回路自体も、Si半導体では速度に限界があるの
で、GaAs半導体を用いたものが作られるようになつてき
た。

このように、集積回路が高速化、高周波化されてくる
と、集積回路を収容するパツケージについても特別な配
慮が必要になつてくる。

高速化に伴なつて、放熱の問題が深刻になつてくる。
このため、パツケージをセラミツクにする、という事が
行なわれる。

さらに、ICチツプとリードフレームを接続するボンデ
イグワイヤが短くなくてはならない。細いワイヤは、大
きな自己誘導Ｌを持つので、高速の信号は長いワイヤを
伝搬する事ができない。

前述のCER DIPは、放熱を良くするために、セラミツ
クを箱体に用いている。しかし、ピン数が多い場合、ワ
イヤが必然的に長くなる。

そこで、高速の集積回路用には、セラミツク板を複数
枚重ねたMLCP（Multi Layer Ceramic Package）が開発
されてきた。

これはセラミツクを用いるので、プラスチツクより放
熱性に優れる。また、ICチツプとリードフレームの間に
メタライズ配線を介在させるから、ワイヤ長を短くする
事ができる。

しかしながら、放熱性やワイヤ長の問題は、高速の集
積回路に固有の問題なのではない。より低速の集積回路
に於ても問題となつていたわけである。

数百MHz、或は数GHzの超高速の信号を取扱う場合、新
たな問題が出現する。これは高速の集積回路にとつて固
有の問題である。

これら固有の問題を認識する事が、高速集積回路用パ
ツケージを設計する上で重要な事である。

従来のパツケージは、これから述べる高速集積回路に
固有の問題に対する十分な認識がなかつたために、なお
不満足なものにとどまつている、といえる。

（ウ）高速、高周波集積回路パツケージの問題点高速、高周波集積回路パツケージに対する固有の問題
を説明する。これは、放熱性、ワイヤ長などの問題より
さらに深い問題である。

（Ｉ）第１番目の問題は、信号線の長さが長くなつて
くると、分布定数的な取扱いをしなければならない、と
いう事である。つまり、信号線を単位長さ当りの誘導
Ｌ、容量Ｃ、抵抗Ｒに分解して電流、電圧の変化を論じ
なければならない。信号線の全体について電流が同一、
電圧が共通というような低速の回路に於ける前提が成り
たたない。

１〜2Gb/s以上のデイジタル信号、及び２〜3GHz以上
の高周波（アナログ）信号については、分布定数的な取
扱いが要求される。通常のパツケージサイズでこのよう
な取扱いが必要なのである。

より具体的に言えば、信号線の単位長さあたりの特性
インピーダンスを一定になるようにする、という事である。

マイクロ波領域（1GHz〜1000GHz）に於て、同軸ケー
ブルの設計などでは、分布定数的な取扱いがなされてい
る。しかし、ICのパツケージに於ては、分布定数的な取
扱いが、従来なされていなかつた。

（II）第２番目の問題はクロストークである。多数の
信号線が平行に設けられる。信号の周波数が高くなつて
くると、主に容量結合によつて信号線間で漏話が起こ
る。

（III）第３番目の問題は電源線の雑音対策である。
信号の高速化によるトランジスタのオン・オフによる雑
音が電源線に入る。また信号が電源線を伝わつて、他の
信号線へ伝搬する。このため、電源電位が安定しない。
電源を通じて信号線へ雑音が入るのである。

（IIII）第４番目の問題は、信号線の終端である。こ
れは（Ｉ）の問題とも関連する。信号線を分布定数回路
の一部とみなし、一定の特性インピーダンスを持つよう
にする。この場合、特性インピーダンスに等しい抵抗で
信号線を終端しなければならない。

もしも終端抵抗がなければ、入力信号が、殆ど全て反
射されてしまい、ICチツプへ入らない。

終端抵抗があつても、信号線の特性インピーダンスに
等しくなければ、信号の一部は反射される。

従来のICパツケージでは、（Ｉ）の取扱いがなされて
いないので、終端抵抗を設けるという技術思想に乏しか
つた。

もしも、終端抵抗を設けるとしても、これはパツケー
ジの外側に取付けるという事がなされる程度である。

ICチツプの入力インピーダンスが高いので、終端抵抗
はICチツプにできるだけ近い位置に設けられるべきであ
る。パツケージの信号線の長さが長くなつた場合、パツ
ケージの外側に終端抵抗を設けても殆ど役に立たない。

（エ）発明が解決すべき問題点従来のMOS LSIパツケージに於ては、前述の４つの問
題についての配慮が殆どなされていない。またその必要
もなかつた。Si半導体デバイスであり動作速度が遅かつ
たからである。

しかし、近年GaAsデバイスをはじめとする超高速デバ
イスが作られるようになつてきた。これに応じ、超高速
性を損わないようなパツケージが要求されるようになつ
てきた。

しかし、GaAsチツプ用に作られた従来のパツケージの
殆どは、前述の（Ｉ）の問題について考慮がなされてい
るだけである。すなわち、プリント基板の特性インピー
ダンス50Ωに合わせて、信号線の特性インピーダンスを
50Ωにしているだけである。

II〜IIIIの問題については、全く考慮されていない、
と言つてよい。

第４図、第５図は従来例に係る高速集積回路用のパツ
ケージの平面図と縦断面図である。

矩形のアルミナ板30の中央には、矩形のキヤビテイ36
が設けられる。キヤビテイ36は、集積回路チツプ31が取
付けられるべき空間である。

アルミナ板30の上には、キヤビテイから外縁に至るメ
タライズ配線33、33、…が、放射状に複数本設けられて
いる。

これらメタライズ配線のうち、何本かはグランド線、
電源線である。残りは信号線となるべきものである。グ
ランド線、電源線、信号線が同一の平面上にある。

放射状のメタライズ配線33の外縁には、リードフレー
ム32がろう付けされている。

アルミナ板30の上には、メタライズ配線33を横切つて
アルミナ枠35が固着される。

このパツケージに於て、集積回路チツプ31を第５図の
ように、キヤビテイ36にダイボンドする。さらに集積回
路チツプ31の電極部とメタライズ配線33とを、Auワイヤ
ー34によつてワイヤボンデイングする。さらに、セラミ
ツクの蓋板をアルミナ枠35へ固着する。こうしてパツケ
ージが封止される事になる。

このようなパツケージは、前述のMLCPの一種であり、
高価なパツケージである。しかし、このパツケージは、
前述の高速集積回路の条件Ｉ〜IIIIの全てを満足する事
ができない。

メタライズ配線33は、グランド線、電源線、信号線と
もに同一平面上にある。また、メタライズ配線33の内縁
近くは細く、外縁は太くなつている。

メタライズ配線33の特性インピーダンスが一定という
事はない。つまり、分布定数的な取扱いがなされていな
いという事である。

さらに、信号線間のクロストークを防ぐことはできな
い。

また、電源線の雑音対策もなされていない。

さらに、信号線には終端抵抗が設けられていない。

つまり、第４図、第５図のパツケージは、前述の条件
Ｉ〜IIIIのどれかひとつをも満足しないのである。

第６図、第７図によつて他の従来例のパツケージの構
造を説明する。

第１セラミツク板39は矩形状の薄いセラミツク製の盲
板である。第１セラミツク板39の上面には、グランドメ
タライズ面44が形成されている。

第２セラミツク板40は、中央に開口のある薄いセラミ
ツク製の板であり、前記グランドメタライズ面44の上に
積層されている。

第２セラミツク板40の中央の開口がキヤビテイ36にな
る。第２セラミツク板40の上面には、内側のキヤビテイ
36から外縁に至るメタライズ配線43が放射状に形成され
ている。

メタライズ配線43は、グランド線、電源線、信号線を
含む。メタライズ配線43の線幅は一定である。メタライ
ズ配線43の外縁にはリードフレーム32がろう付けしてあ
る。

グランドメタライズ面44と、グランド線とはスルーホ
ール46によつて連結されている。

グランドメタライズ面44と信号線との距離は、第２セ
ラミツク板40の板厚に等しい。また、信号線の線幅が一
定である。従つて、信号線とグランドメタライズ面44と
の間に、比較的大きい、一定の、単位長さ当りの容量Ｃ
が発生する。

信号線のＬは、信号線の幅や厚み、グランドメタライ
ズ面の厚みなどによつて決まる。グランドメタライズ面
は広いのでその広さは殆ど関係ない。信号線の単位長さ
あたりのＬは、主に信号線の厚みと幅とによつて決ま
る。信号線の厚みと幅とが一定であるので、Ｌも一定と
なる。

信号線の単位長さあたりのＬ、Ｃが一定であるので、
特性インピーダンスが一定である。これは通常50Ωにしてある。

第２セラミツク板40の上には、セラミツク枠45が積層
されている。

このパツケージに集積回路チツプ31を実装するには、
次のようにする。

キヤビテイ36に集積回路チツプ31をダイボンドする。
集積回路チツプ31の電極部と、メタライズ配線43とをAu
ワイヤー34によつてワイヤボンデイングする。

さらに、セラミツクの蓋板（図示せず）をセラミツク
枠45の上に固着し、パツケージ内部を封止する。

このパツケージは、前例と同じくMLCPの一種である。
前例のものよりも高速の集積回路のパツケージとして開
発されたものである。

信号線の特性インピーダンスが一定であつて50Ωにし
てあるから、分布定数回路としての取扱いがなされてい
る。

しかしながら、このパツケージは、内部に終端抵抗を
持つていない。したがつて、入力信号が反射する。もし
も付けるとしても、パツケージの外に終端抵抗を付ける
事になる。パツケージ外の終端抵抗が役に立たないのは
前述したとおりである。

さらに、電源線とグランド線の間に、十分大きい容量
が存在しないので、電源線から雑音が入りやすいという
欠点もある。

このパツケージの最大の難点は信号線間のクロストー
クの問題である。信号の周波数が高くなると、信号線間
の容量結合によるインピーダンス1/Cωが小さくなり、
信号線間のクロストークが著しくなる。

クロストークを避けるには、信号線の間隔を拡げる他
はなく、信号線の間隔を拡げると、配線密度が上らな
い、という欠点がある。

結局、第６図、第７図に示す従来例のパツケージも、
前述の高速用集積回路パツケージの４つの条件の内、
（II）、（III）、（IIII）を満足する事ができない。

ここに説明した、２つのパツケージは、セラミツクを
使うので、放熱性が良いという事と、メタライズ配線を
媒介にするので、ボンデイングワイヤが短くなる、とい
う事が特長になつている。しかし、既に説明したよう
に、これらの条件の他に、（Ｉ）〜（IIII）の条件が高
速集積回路のためのパツケージに要求されるのである。

（オ）目的前述の高速集積回路用パツケージに課せられた４つの
条件（Ｉ）〜（IIII）の全てを満足するようなパツケー
ジを提供する事が本発明の目的である。

すなわち、信号線の特性インピーダンスが一定であつ
て、信号線間のクロストークがなく、電源線より雑音が
入らず、信号線の終端に特性インピーダンスに等しい抵
抗を有するようにした集積回路用のパツケージを提供す
る事が本発明の目的である。

（カ）構成本発明の集積回路パツケージは、同一平面内に信号メ
タライズ配線、電源メタライズ配線、グランドメタライ
ズ配線を設けるが、その面より下にグランド又は電源面
を備える。そして、信号メタライズ配線の線幅を同一に
して特性インピーダンスを一定にする。さらに、信号メ
タライズ配線の間には、前記グランド又は電源面につな
がる２つ以上のビアホールを設けて、信号メタライズ配
線間のクロストークを抑制する。

これに加えて、キヤビテイの近傍に、メタライズ電極
と、これとビアホールとをつなぐ抵抗を設け、信号線を
特性インピーダンスに等しい抵抗によつて終端できるよ
うにする。

グランド面、電源面は何面もあつても差支えない。電
源数がｎ個の集積回路であれば、グランドも含めて（ｎ
＋１）の電源線が必要となる。この場合、信号メタライ
ズ配線の設けられている面（基準面Σという）の下に、
（ｎ＋１）のグランド・電源面を設けるのが良い。しか
し、（ｎ＋１）の全ての電源面が不可欠というわけでは
ない。この内、グランド面とひとつの電源面だけを設け
るようにしてもよい。

反対に、（ｎ＋１）枚以上の電源・グランド面を設け
てもよい。この場合は、同一の電位の面が２つ又はそれ
以上存在することを許すことになる。

ビアホールは、これらのグランド面・電源面のいずれ
かに接続されている。ビアホールは隣設する信号メタラ
イズ配線の間に設けられるので、信号メタライズ配線相
互を電磁的に隔離することになる。このため、ビアホー
ルの存在により、信号メタライズ配線間のクロストーク
が効果的に抑制される。

以下、図面によつて、本発明の集積回路パツケージの
構成を説明する。

第１図は本発明の集積回路パツケージの一例を示す平
面図、第２図は集積回路チツプを取付けた状態の縦断面
図である。第２図に於て、構成を分りやすく示すため上
下方向には拡大して図示してある。

中央に矩形の開口を有する第１セラミツク板１、第２
セラミツク板２、第３セラミツク板３が、メタライズ面
を挾んで上下積層してある。第３セラミツク板３の下に
はメタライズ面を挾んで第４セラミツク板４と底板５と
が積層されている。第４セラミツク板４と底板５とは開
口のない盲板である。

底板５はセラミツクであつてもよいし、金属板であつ
てもよい。

第１セラミツク板１〜第３セラミツク板３の開口内縁
と第４セラミツク板４の上面とで囲まれる空間が、キヤ
ビテイ11である。

第１セラミツク板１と第２セラミツク板２の間には、
グランドメタライズ面Ｇが形成されている。

第２セラミツク板２と第３セラミツク板３の間には、
第１電源メタライズ面M1が形成されている。

第３セラミツク板３と第４セラミツク板４の間には、
第２電源メタライズ面M2が形成されている。

第４セラミツク板と底板５の間には、第３電源メタラ
イズ面M3が形成されている。

第１セラミツク板１の上面には、多数のメタライズ配
線が設けられるので、ここでは特に基準面Σと呼ぶ。

基準面Σには、内縁開口から外縁に至るメタライズ配
線が多数本、放射状に形成されている。

一辺あたり、Ｍ本のメタライズ配線があるとすると、
４辺あるので、4M本のメタライズ配線がある事になる。
第１図では簡単のためＭ＝６の例を示している。実際に
はＭの数はもつと多いのが普通である。

１辺あたりＭ本のメタライズ配線の内、１本は電源メ
タライズ配線８、他の１本はグランドメタライズ配線９
になつており、他は信号メタライズ配線７になつてい
る。信号メタライズ配線７は１辺あたり（Ｍ−２）本あ
る事になる。

信号メタライズ配線は全部で４（Ｍ−２）本ある。こ
れは入力用の信号配線と出力用の信号配線とを含んでい
る。

しかも、この例では、信号用の配線は互いに隣接する
ように配置される。電源用、グランド用のメタライズ配
線は、各辺に於て最外部に設けてある。

しかし、この配列は自由に変更できる。

グランド用のメタライズ配線、電源用メタライズ配線
には８つのメタライズ配線がふりわけられている。

この例では、４つのグランドメタライズ配線９が設け
られている。また４つの電源メタライズ配線８が設けら
れている。４つの電源メタライズ配線があるので、最大
４種類の電源V1、V2、V3、V4を与える事ができる。電源
が１種類でよい場合は、V1＝V2＝V3＝V4とすればよいの
である。電源が３種類でよい場合は、２つの電源メタラ
イズ配線を同一の電源線とすればよい。

４電源以上を必要とする場合は、グライドメタライズ
配線８のうち、１本又は２本を電源線に流用すればよ
い。

各メタライズ配線７、８、９は、例えば厚膜印刷法に
よつて形成される。メタライズというのは、セラミツク
面にＷを被覆し、その上にNiを被覆し、外部に露出する
場合はNiとAuを被覆したものである。

外部に露出するメタライズ面をAuで被覆するのは、酸
化を防ぐためと、ワイヤボンデイングの便のためであ
る。外部に露出しない場合は、Auの被覆を省くことがで
きる。この例で、グランドメタライズ面Ｇ、第１、第３
電源メタライズ面M1、M3は外部に露出していないので、
Ni、Au被覆はされない。

ここでは、メタライズされた領域を、メタライズ面
Ｇ、M1〜M3と、メタライズ配線７、８、９とに区別して
いる。これは、単に、面積、形状の違いによる区別であ
る。メタライズ面というのは、その直下のセラミツク板
の全面に形成されているものをいう。

これに反して、メタライズ配線は、細い線状のメタラ
イズ領域を指す。

いずれにしても、Ｗ−Ni−Au、Ｗ−Ni或はＷ−Auなど
の厚膜であり、組成的には変らない。

第１図に於てメタライズ配線７、８、９、及びビアホ
ールB0〜B3にはハツチンを入れているが、これは断面で
ある事を示すのではなく、これらを強調するためであ
る。

各メタライズ配線７、８、９の、外縁に近い端部には
リードフレーム17、18、19がろう付けされている。信号
メタライズ配線７には信号用リードフレーム17がろう付
けされる。電源メタライズ配線８には電源用リードフレ
ーム18が、グランドメタライズ配線９にはグランド用リ
ードフレーム19が、それぞれろう付けされる。

基準面にある電源メタライズ配線８、８、８、…と、
基準面の下にある電源メタライズ面M1、M2、M3、…と
は、上下方向にセラミツク板を貫いて延びるスルーホー
ルH1、H2、H3、…によつて電気的に接続される。

この例では、電源メタライズ面が３枚M1、M2、M3であ
るから、スルーホールも３種類H1、H2、H3で足りる。４
辺にそれぞれひとつづつの電源メタライズ配線８、電源
用リードフレーム18があるから、この内の２組を、M1、
M2に対応させ、残りの２組をM3に対応させる、というよ
うにする。

第１スルーホールH1は、グランドメタライズ面Ｇの欠
損部22を貫いている。これは、グランドメタライズ面Ｇ
と、第１電源メタライズ面M1との短絡を防ぐためであ
る。

第２スルーホールH2は、面Ｇの欠損部22と、面M1の欠
損部23を貫いて、第２電源メタライズ面M2に至つてい
る。これは、面M1、Ｇと、面M2の短絡を防ぐためであ
る。第３スルーホールH3についても同様である。

基準面Σにあるグランドメタライズ配線９、９、…
と、基準面Σの下にあるグランドメタライズ面Ｇとはス
ルーホールH0によつて接続される。第０スルーホール
は、４辺のグランドメタライズ配線９の全てからグラン
ドメタライズ面Ｇへ下ろすようにすると良い。

グランドメタライズ面Ｇと、電源メタライズ面M1、M
2、M3は、薄い誘電体の板を介して平行に対向すること
になる。従つて、Ｇ、M1、M2、M3の間には、比較的容量
の大きいコンデンサが形成される。このため、電源に雑
音が入るという事がなくなる。電源を通じて信号線間で
干渉が起こるという事もない。これは、前述の条件III
を満足するという事である。

大きい容量のコンデンサで接続されているので、電源
メタライズ面M1〜M3は、交流的にはグランド面Ｇと等価
である。

基準面上の信号メタライズ配線７は、直下にあるグラ
ンドメタライズ面Ｇ、電源メタライズ面M1〜M3との間
に、単位長さ当りＣの容量を持つことになる。信号メタ
ライズ配線７とＧ、M1〜M3との間の容量をC0、C1、C2、
C3とすると、Ｃはこれらの和になるのでＣ＝C0＋C1＋C2＋C3 （１）となる。

信号メタライズ配線７の線幅が同一であるから、単位
長さ当りの容量Ｃは一定である。

信号メタライズ配線７の単位長さ当りの誘導Ｌは、配
線の厚みと幅によるが、これも一定であるから、Ｌも一
定である。

すると、単位長さ当りのＬをＣで除したものの平方根である特性インピーダンスが一定になる。これは、例え
ば50Ωとする。

こうして、このパツケージは先述の条件Ｉをも満足す
る、という事が分る。

さらに本発明において特徴的なことは、隣接するメタ
ライズ配線の間に、グランドメタライズ面Ｇ又は電源メ
タライズ面M1、M2、…につながるビアホールB0、B1、…
を上下方向に設けたという事であるこの例では、放射状にビアホールB0、B1、B2、B3、B
0、B1の６つのビアホールを設けている。しかし、ビア
ホールは２つ以上であればいくつであつてもよい。

ビアホール列は、この例では、各辺に於て（Ｍ−１）
列ずつある。全部で４（Ｍ−１）列ある。

ただし、ビアホール列B0、B1、…は、主に信号メタラ
イズ配線間のクロストークを防ぐために設けられるので
あるから、電源、グランドメタライズ配線８、９と信号
メタライズ配線７の間の８列を省くこともできる。この
場合はビアホール列が全部で４（Ｍ−３）列という事に
なる。

第０ビアホールB0はグランドメタライズ面Ｇに接続し
てある。

第１ビアホールB1は第１電源メタライズ面M1に接続し
てある。

第２ビアホールB2、第３ビアホールB3は第２、第３電
源メタライズ面M2、M3に接続してある。

グランド面Ｇの他に、電源面M1〜M3も、交流的にはグ
ランド面と同じであるから、ビアホールB0…は、交流的
にはグランドと等価である。

全ての信号メタライズ配線７は、その両側をビアホー
ルで挾まれ、ビアホールが実効的にグランドである事か
ら、グランドによつて挾まれているという事になる。つ
まり、信号メタライズ配線はグランドによつてシールド
される。信号メタライズ配線間のクロストークを極めて
有効に防ぐことができる。

ただし、信号メタライズ配線７、７を隔離するビアホ
ールB0、B1…は基準面Σより下に延びてはいるが、基準
面Σより上には存在しない。このため、信号メタライズ
配線７、７は下半分では電磁的にシールドされている
が、上半分ではシールドされない。

この点はあまり問題ではない。ビアホールの上端を基
準面Σよりメタライズ配線分だけ突出させて、第２図に
示すように高さを揃える事とすれば、基準面Σより上で
の信号メタライズ線間の結合は僅かなものである。

隣接する信号メタライズ配線７、７、…がビアホール
によつて電磁的に分離されるので、クロストークをほぼ
完全に抑制する事ができる。クロストークを抑えられる
から、隣接する信号メタライズ配線７、７の間隔を狭く
することができる。このため、信号メタライズ配線の密
度を上げる事が可能になる。

こうして、このパツケージは、前述の条件（II）を満
足するという事が分る。

また基準面Σの上には、メタライジ電極12が形成され
る。メタライズ電極12と、第０ビアホールB0の間には、
薄膜抵抗13が設けてある。これは比較的抵抗の高い金属
を蒸着したものである。この抵抗13の抵抗値は、信号メ
タライズ配線の特性インピーダンスZ0（たとえば50Ω）
に等しくなるようにしてある。

信号メタライズ配線７の内端と、メタライズ電極12と
をワイヤボンデイングによつて接続すると、信号線とグ
ランドの間にZ0が存在する事になる。つまり、信号メタ
ライズ配線７は、特性インピーダンスZ0によつて終端さ
れた、という事になる。

こうして、このパツケージは前述の条件（IIII）をも
満足する事になる。つまり、条件（Ｉ）〜（IIII）の全
ての条件を満す事ができるのである。

ビアホールB0、B1、…が、単一でない理由を説明す
る。

もしも、隣接する信号メタライズ配線７、７の間をシ
ールドするだけであれば、グランド面Ｇにつながるビア
ホールB0を多数放射状に並べれば済むことである。

ところが、ここでは、多くの種類のビアホールB0、B
1、B2、B3を設けている。これは集積回路チツプ15との
ワイヤボンデイングを、より容易にするためである。

基準面Σの上には、もちろん、電源メタライズ配線８
とグランドメタライズ配線９がある。

これらの配線８、９と集積回路チツプ15とをワイヤボ
ンデイングする事ができる。しかし、チツプによつて
は、パツケージの電源、グランドメタライズ配線とワイ
ヤボンデイングするのが難しいという場合もある。無理
にすればワイヤが長くなりすぎるという事にもなる。

このような場合、集積回路チツプのグランド、電源用
の電極と、最近接のグランド用のビアホールB0、電源用
のビアホールB1…とをワイヤで接続する。

ビアホールB0、B1、…はキヤビテイ11の周囲にひとし
く分布しているのであるから、キヤビテイ11内のどの位
置にチツプの電極部が存在しても、最短のワイヤで、所
望の電源、グランドと、この電極部とを接続できる。

このようにビアホールB0、B1、…は、隣接信号線の電
磁シールドという作用と、集積回路チツプへの給電のた
めのパツドとしての作用とを持つている。

（キ）作用集積回路チツプをパツケージに取付けるには次のよう
にする。

集積回路チツプ15を、キヤビテイ11にダイボンドす
る。Auワイヤー14によつて、集積回路チツプ15の電極部
と、パツケージ基準面Σ上の対応するメタライズ配線
７、８、９とを接続する。

これは信号メタライズ配線７に接続されるものもある
し、電源メタライズ配線８、グランドメタライズ配線に
接続されるものもある。

信号メタライズ配線７につながれるもののうち、入力
信号線に対しては、第３図に示すように、信号線の終端
近くに於て、メタライズ電極12との間をワイヤー16によ
つて接続する。

このようにすると、抵抗13が、グランドレベルである
第１ビアホールB0と入力信号線とを接続する事になる。
抵抗13は信号メタライズ配線の特性インピーダンス（例
えば50Ω）に等しくしてあるので、入力信号線が、特性
インピーダンスで終端された事になる。

（ク）実施例本発明に基づいて、32ピンのパツケージを試作した。
Ｍ＝８ 4M＝32に当る例である。

外形は12mm×12mmの正方形状とした。

各辺には、８本のリードフレームを、1.27mmピツチで
取付けた。この内、６本を信号用、２本をグランド用、
電源用のリードフレームとした。

これに対応し、基準面Σ上には、６本の信号メタライ
ズ配線７と、各１本の電源メタライズ配線８、グランド
メタライズ配線９を形成した。

全面で信号メタライズ配線７は24本、電源メタライズ
配線８は４本、グランドメタライズ配線９は４本ある事
になる。

キヤビテイ11は、4.2mm×4.2mmとした。キヤビテイ周
辺でのメタライズ配線のピツチは0.7mmとした。

第３図に信号メタライズ配線の近傍の拡大平面図を示
す。

信号メタライズ配線の線幅は100μｍとした。厚みは
厚膜印刷法によるので10〜30μｍ程度である。

電源の種類は、GND、V1、V2、V3の４種類である。３
電源の集積回路チツプに対しても適用できる汎用性の高
いパツケージである。これに対応して、第２図に示すよ
うに、グランドメタライズ面Ｇ、電源メタライズ面M1、
M2、M3が基準面Σの下に形成されている。これらの面か
ら４種類のビアホールB0、B1、B2、B3が、基準面に至る
まで形成されている。

第１セラミツク板１〜第４セラミツク板４は、厚みが
100μｍのAl₂O₃板である。底板５は金属板とした。

キヤビテイ11近傍のメタライズ電極12は100μｍ×100
μｍの矩形状とした。ビアホールは６個並べた。それぞ
れB0、B1、B2、B3、B0、B1であつて、電源電位はGND、V
1、V2、V3、GND、V1に対応している。

ビアホールは直径200μｍφの円柱状である。導体で
あるので、面Ｇ、M1〜M3の電位を基準面Σ上に導くこと
ができる。

ビアホールの直径は全て同一にしてある。ビアホール
の間隔は200μｍである。

GND電位のビアホールB0とメタライズ電極12の間には
薄膜による抵抗13が蒸着、スパツタリングによつて形成
してある。抵抗値が50Ωになるようにしてある。これは
Ni−Cr金属薄膜抵抗である。

比較例として、第６図、第７図に示すようなパツケー
ジを作製した。パツケージサイズは同一である。キヤビ
テイの寸法も同一である。また、メタライズ配線の線幅
や分布も同一である。つまり、電源メタライズ面M1、M
2、M3やビアホールB0〜B2がないし、メタライズ電極1
2、抵抗13がないものである。これを従来例という。

本発明のパツケージと、従来例のパツケージについ
て、隣接リード間のクロストークと、電源−グランド間
のデカツプリングキヤパシタンス（結合容量）を測定し
た。その測定平均値を第１表に示す。

（ケ）効果（Ｉ）信号メタライズ配線の特性インピーダンスが一
定である。つまり、高速デイジタル信号、高周波アナロ
グ信号を扱うのに適した分布定数回路を構成している。

（II）信号メタライズ配線の間に、上下方向に延びる
実効的（交流的）にグランドであるビアホールを設けて
いるので、クロストークを低減する事ができる。

（III）電源メタライズ面、グランドメタライズ面
を、基準面の下に広く形成しているから、電源が安定す
る。電源線を通じて信号線同士が干渉するという事はな
い。電源線からノイズが入るという事を防ぐことができ
る。

（IIII）信号線は、特性インピーダンスで終端できる
ので、入力信号が反射しない。減衰する事なく、入力信
号は、集積回路チツプへ入力する事ができる。

従つて本発明のパツケージは数百Hz以上の高周波信号
を扱うアナログ集積回路、および、数百Mb/s以上のパル
スを取扱うデイジタル集積回路のパツケージとして好適
である。

【図面の簡単な説明】

第１図は本発明の実施例にかかる集積回路パツケージの
平面図。第２図は同じものの縦断面図。第３図は信号メタライズ配線、ビアホール部分の拡大平
面図。第４図は従来例にかかるセラミツクパツケージの平面
図。第５図は同じものの縦断面図。第６図は従来例にかかる他のセラミツクパツケージの平
面図。第７図は同じものの縦断面図。１……第１セラミツク板２……第２セラミツク板３……第３セラミツク板４……第４セラミツク板５……底板６……セラミツク枠７……信号メタライズ配線８……電源メタライズ配線９……グラスドメタライズ配線 11……キヤビテイ 12……メタライズ電極 13……抵抗 14……ワイヤー 15……集積回路チツプ 17……信号用リードフレーム 18……電源用リードフレーム 19……グランド用リードフレームＧ……グランドメタライズ面 M1〜M3……電源メタライズ面 H0〜H3……スルーホール B0〜B3……ビアホール Σ……基準面

Claims

(57)【特許請求の範囲】

【請求項１】矩形状の盲板である底板５と、該底板５の
上に積層された適数の盲板であるセラミツク板４、…
と、盲板であるセラミツク板の上に積層された中央に矩
形状の開口を有する適数のセラミツク板１、２、…と、
該セラミツク板１、２、…の間に形成されたグランドメ
タライズ面Ｇと、適数の電源メタライズ面M1、M2、…
と、前記積層されたセラミツク板１、２、…の内最上の
第１セラミツク板１の上面に於て開口内縁から外縁まで
放射状に形成された同一線幅の複数の信号メタライズ配
線７と、第１セラミツク板１の上面に於て開口内縁から
外縁まで放射状に形成された電源メタライズ配線８、グ
ランドメタライズ配線９と、前記信号メタライズ配線
７、電源メタライズ配線８、グランドメタライズ配線９
の外端に接続された信号用リードフレーム17、電源用リ
ードフレーム18、グランド用リードフレーム19と、グラ
ンドメタライズ配線９とグランドメタライズ面Ｇとを上
下に接続する第０スルーホールH0と、電源メタライズ配
線８、８、…と電源メタライズ面M1、M2、…とを上下に
接続するスルーホールH1、H2、…と、少なくとも隣接す
る信号メタライズ配線の中間に設けられており上下方向
に延び上端は第１セラミツク板１の上に露出し下端は前
記グランドメタライズ面Ｇ、電源メタライズ面M1、M2、
…に接続されている２以上のビアホールB0、B1、B2、…
と、第１セラミツク板１の上に積層されたセラミツク枠
６とを含む事を特徴とする集積回路パツケージ。
【請求項２】第１セラミツク板１の上面内縁に於て隣接
するメタライズ配線の中間にメタライズ電極12があり、
該メタライズ電極12とグランド電位を与える第０ビアホ
ールB0とが信号メタライズ配線７の特性インピーダンス
に等しい値の抵抗13によつて接続されている事を特徴と
する特許請求の範囲第（１）項記載の集積回路パツケー
ジ。