JP2501647B2 - Semiconductor memory device and manufacturing method thereof - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、任意の記憶情報のランダムな入出力が可
能な半導体記憶装置及びその製造方法に関する。Description: TECHNICAL FIELD The present invention relates to a semiconductor memory device capable of random input / output of arbitrary stored information and a method for manufacturing the same.

〔従来の技術〕[Conventional technology]

近年、半導体記憶装置は、コンピュータなどの情報機
器の目覚ましい普及によってその需要が急速に拡大して
おり、さらに機能として大規模な記憶容量を有し、かつ
高速動作の可能なものが要求される傾向にあり、これに
伴い、半導体記憶装置の高集積化及び高速応答性あるい
は高信頼性に関する様々な技術開発が進められている。In recent years, the demand for semiconductor memory devices has rapidly expanded due to the remarkable spread of information devices such as computers, and there is a tendency for those having a large-scale memory capacity as a function and capable of high-speed operation. Accordingly, various technological developments relating to high integration and high-speed response or high reliability of semiconductor memory devices are being advanced.

ところで、半導体記憶装置のうち記憶情報のランダム
な入出力が可能なものにDRAM（Dynamic Random Access
Memory）があり、通常DRAMは、多数の記憶情報を蓄積す
る記憶領域であるメモリセルアレイと、外部との入出力
に必要な周辺回路とにより構成されている 第６図は、一般のDRAMの構成を示すブロック図であ
り、同図において、DRAM1は、記憶情報のデータ信号を
蓄積するためのメモリセルアレイ２と、このメモリセル
アレイ２の単位記憶回路を構成するメモリセルの選択用
アドレス信号を外部から受けるためのロウアンドカラム
アドレスバッファ３と、そのアドレス信号を解読するこ
とによってメモリセルを指定するためのロウデコーダ４
及びカラムデータ５と、指定されたメモリセルに蓄積さ
れた信号を増幅して読み出すセンスリフレッシュアンプ
６と、データ入出力のためのデータインバッファ７及び
データアウトバッファ８と、クロック信号を発生するク
ロックジェネレータ９とを含んでいる。By the way, a DRAM (Dynamic Random Access) is used as a semiconductor memory device capable of random input / output of stored information.
Memory), and a normal DRAM is composed of a memory cell array, which is a storage area for storing a large amount of storage information, and peripheral circuits necessary for input / output with the outside. FIG. 6 shows the configuration of a general DRAM. 1 is a block diagram showing a memory cell array 2 for accumulating a data signal of storage information and an address signal for selecting a memory cell forming a unit storage circuit of this memory cell array 2 from the outside. A row-and-column address buffer 3 for receiving, and a row decoder 4 for designating a memory cell by decoding the address signal.
And column data 5, a sense refresh amplifier 6 that amplifies and reads a signal stored in a specified memory cell, a data-in buffer 7 and a data-out buffer 8 for data input / output, and a clock that generates a clock signal. And a generator 9.

そして、半導体チップ上で大きな面積を占めるメモリ
セルアレイ２は、単位記憶情報を蓄積するためのメモリ
セルがマトリックス状に複数個配列されて形成されてお
り、第７図はこのメモリセルアレイ２を構成するメモリ
セルの４ビット分の等価回路を示している。The memory cell array 2 occupying a large area on the semiconductor chip is formed by arranging a plurality of memory cells for accumulating unit storage information in a matrix form, and FIG. 7 constitutes this memory cell array 2. An equivalent circuit for 4 bits of a memory cell is shown.

第７図に示すメモリセルは、１ビットにつき１個のMO
SトランジスタＴと、これに接続された１個の容量素子
Ｃとからなり、いわゆる１トランジスタ１キャパシタ型
のメモリセルを示しており、この種のメモリセルは構造
が簡単なため、メモリセルアレイの集積度を向上させる
ことが容易であり、大容量のDRAMに広く用いられてい
る。The memory cell shown in FIG. 7 has one MO per bit.
It shows a so-called 1-transistor 1-capacitor type memory cell that is composed of an S-transistor T and one capacitive element C connected to the S-transistor T. Since this type of memory cell has a simple structure, the memory cell array is integrated. It is easy to improve the performance and is widely used for large capacity DRAM.

ここで、第７図中のWLはワード線、BLはビット線であ
る。Here, WL in FIG. 7 is a word line, and BL is a bit line.

また、DRAMのメモリセルはその情報電荷蓄積用のキャ
パシタの構造によっていくつかのタイプに分けることが
でき、その一例として特公昭60−2784号公報に記載され
たいわゆるスタックトタイプのメモリセルがあり、第８
図はこのスタックトセルの断面図である。Further, the memory cell of DRAM can be divided into several types depending on the structure of the capacitor for storing information charges, and as an example thereof, there is a so-called stacked type memory cell described in Japanese Patent Publication No. 60-2784. 8th
The figure is a sectional view of this stacked cell.

第８図において、10はｐ型半導体基板、11は素子分離
領域、12a,12bはソース，ドレイン用のn⁺拡散層、13は
ゲート電極、14は導電膜からなるキャパシタ用下部電
極、15はキャパシタ用誘電膜、16は導電膜からなるキャ
パシタ用上部電極、17は絶縁膜、18は導電膜であり、ワ
ード線としてのゲート電極13上及び素子分離領域11上に
まで延在した下部，上部電極14,16及びその間の誘電膜1
5によりキャパシタが構成されている。In FIG. 8, 10 is a p-type semiconductor substrate, 11 is an element isolation region, 12a and 12b are n ⁺ diffusion layers for source and drain, 13 is a gate electrode, 14 is a lower electrode for a capacitor made of a conductive film, and 15 is A capacitor dielectric film, 16 is a capacitor upper electrode made of a conductive film, 17 is an insulating film, and 18 is a conductive film. The lower and upper parts extend to above the gate electrode 13 as a word line and the element isolation region 11. Electrodes 14, 16 and dielectric film 1 between them
Capacitor is composed of 5.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

従来のDRAMでは、高集積化に伴ってメモリセルサイズ
が縮小された場合、キャパシタ面積もそれに伴って縮小
されるが、記憶装置としてのDRAMの安定動作，信頼性は
保証される必要があり、高集積化されても１ビットのメ
モリセルに蓄え得る電荷量はほぼ一定に維持されなれば
ならない。In the conventional DRAM, when the memory cell size is reduced due to higher integration, the capacitor area is also reduced accordingly, but the stable operation and reliability of the DRAM as a memory device need to be guaranteed. Even with high integration, the amount of charge that can be stored in a 1-bit memory cell must be maintained substantially constant.

そこで従来、キャパシタの誘電膜を薄くするか、或い
はキャパシタの下部電極を厚くするなどの方法が採られ
ているが、前者は誘電膜の信頼性の劣化を招き、後者は
ゲート電極13上における下部電極14の段差を大きくな
り、下部電極14のエッチング加工が極めて困難になると
いう問題点があった。Therefore, conventionally, a method such as thinning the dielectric film of the capacitor or thickening the lower electrode of the capacitor has been adopted, but the former causes deterioration of the reliability of the dielectric film, and the latter causes the lower part on the gate electrode 13. There is a problem that the step difference of the electrode 14 becomes large and the etching process of the lower electrode 14 becomes extremely difficult.

この発明は、上記のような問題点を解決するためにな
されたもので、スタックトキャパシタセル等からなる半
導体記憶装置において、高集積化に伴ってキャパシタ面
積が縮小されても、パターン加工上の困難を伴うことな
く、しかも信頼性上支障のない程度に厚い誘電膜でも十
分なキャパシタ容量を確保できる半導体記憶装置及びそ
の製造方法を提供することを目的とする。The present invention has been made to solve the above problems, and in a semiconductor memory device including a stacked capacitor cell or the like, even if the capacitor area is reduced due to high integration, pattern processing is not performed. An object of the present invention is to provide a semiconductor memory device and a method of manufacturing the semiconductor memory device which can secure a sufficient capacitance of a capacitor without causing difficulty and even with a thick dielectric film that does not impair reliability.

〔課題を解決するための手段〕[Means for solving the problem]

この発明に係る半導体記憶装置の製造方法の第１の態
様は、第１導電型の半導体基板に所定領域を囲むように
素子分離領域を形成する工程と、前記所定領域上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、前記所
定領域の前記基板表面の前記ゲート電極の両側に第２導
電型の第1,第２の不純物領域を形成する工程と、前記ゲ
ート電極の表面を被覆して電気的に絶縁するための保護
膜を形成する工程と、前記第１の不純物領域上から前記
保護膜上にかけて選択的にエッチングストッパを形成す
る工程と、前記基板上に前記第２の不純物領域に接触
し、かつ前記エッチングストッパ上に延在するように第
１の導電膜を形成する工程と、全上面に絶縁膜を形成す
る工程と、前記絶縁膜の表面を平坦化する工程と、前記
第１の導電膜上において前記絶縁膜に開口を形成する工
程と、前記開口内を含む全上面に第２の導電膜を形成す
る工程と、前記絶縁膜の上面上の前記第２の導電膜を除
去することにより、前記開口の側面に前記基板に対して
ほぼ垂直な前記第２の導電膜を残す工程と、前記絶縁膜
を除去し前記第１及び第２の導電膜により突出構造を有
する信号電荷蓄積用キャパシタの下部電極を形成する工
程と、前記下部電極の露出表面を被覆して前記キャパシ
タの誘電膜を形成する工程と、前記誘電膜を被覆して前
記キャパシタの上部電極を形成する工程とを含むことを
特徴としている。A first aspect of a method of manufacturing a semiconductor memory device according to the present invention comprises a step of forming an element isolation region on a first conductivity type semiconductor substrate so as to surround a predetermined region, and a gate insulating film interposed on the predetermined region. Forming a gate electrode by forming a second conductivity type first and second impurity regions on both sides of the gate electrode on the surface of the substrate in the predetermined region, and covering the surface of the gate electrode. A protective film for electrically insulating the substrate, a step of selectively forming an etching stopper from the first impurity region to the protective film, and the second impurity region on the substrate. Forming a first conductive film so as to be in contact with the substrate and extending over the etching stopper; forming an insulating film on the entire upper surface; and flattening the surface of the insulating film; Smell on the first conductive film By forming an opening in the insulating film, forming a second conductive film on the entire upper surface including the inside of the opening, and removing the second conductive film on the upper surface of the insulating film, A step of leaving the second conductive film substantially perpendicular to the substrate on the side surface of the opening, and a lower part of the signal charge storage capacitor having a protruding structure by removing the insulating film and by the first and second conductive films. Forming an electrode, covering an exposed surface of the lower electrode to form a dielectric film of the capacitor, and covering the dielectric film to form an upper electrode of the capacitor. I am trying.

この発明に係る半導体記憶装置の製造方法の第２の態
様は、第１導電型の半導体基板に所定領域を囲むように
素子分離領域を形成する工程と、前記所定領域上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、前記所
定領域の前記基板表面の前記ゲート電極の両側に第２導
電型の第1,第２の不純物領域を形成する工程と、前記ゲ
ート電極の表面を被覆して電気的に絶縁するための保護
膜を形成する工程と、前記第１の不純物領域上から前記
保護膜上にかけて選択的にエッチングストッパを形成す
る工程と、前記基板上に前記第２の不純物領域に接触
し、かつ前記エッチングストッパ上に延在するように第
１の導電膜を形成する工程と、全上面に絶縁膜を形成す
る工程と、前記第１の導電膜上において前記絶縁膜に開
口を形成する工程と、前記開口内を含む全上面に第２の
導電膜及びこれと同じエッチングレートを有する表面平
坦化層を順に積層する工程と、前記表面平坦化層及び前
記第２の導電膜を、前記絶縁膜の全上面が露出するまで
エッチングで除去することにより、前記開口の側面に前
記基板に対してほぼ垂直な前記第２の導電膜を残す工程
と、前記絶縁膜を除去し前記第１及び第２の導電膜によ
り突出構造を有する信号電荷蓄積用キャパシタの下部電
極を形成する工程と、前記下部電極の露出表面を被覆し
て前記キャパシタの誘電膜を形成する工程と、前記誘電
膜を被覆して前記キャパシタの上部電極を形成する工程
とを含むことを特徴としている。A second aspect of the method for manufacturing a semiconductor memory device according to the present invention comprises a step of forming an element isolation region on a first conductivity type semiconductor substrate so as to surround a predetermined region, and a gate insulating film interposed on the predetermined region. Forming a gate electrode by forming a second conductivity type first and second impurity regions on both sides of the gate electrode on the surface of the substrate in the predetermined region, and covering the surface of the gate electrode. A protective film for electrically insulating the substrate, a step of selectively forming an etching stopper from the first impurity region to the protective film, and the second impurity region on the substrate. Forming a first conductive film so as to contact the insulating film and extend over the etching stopper; forming an insulating film on the entire upper surface; and forming an opening in the insulating film on the first conductive film. A step of forming A step of sequentially stacking a second conductive film and a surface flattening layer having the same etching rate as the entire upper surface including the inside of the opening, and the surface flattening layer and the second conductive film, Etching away until the entire upper surface is exposed, leaving the second conductive film substantially perpendicular to the substrate on the side surface of the opening; and removing the insulating film to remove the first and second insulating films. Forming a lower electrode of a signal charge storage capacitor having a protruding structure with a conductive film; covering an exposed surface of the lower electrode to form a dielectric film of the capacitor; and covering the dielectric film with the dielectric film. And a step of forming an upper electrode of the capacitor.

この発明に係る半導体記憶装置は、第１導電型の半導
体基板に所定の領域を囲むように形成された素子分離領
域と、前記所定領域上にゲート絶縁膜を介して形成され
たゲート電極と、前記所定領域の前記基板表面の前記ゲ
ート電極の両側に形成された第２導電型の不純物領域
と、前記ゲート電極の表面を被覆して電気的に絶縁する
ための保護膜と、前記保護膜上に選択的に形成されたエ
ッチングストッパと、前記基板上に前記不純物領域に接
触して形成された、突出構造と前記エッチングストッパ
上に延在する構造とを有する信号電荷蓄積用キャパシタ
の下部電極と、前記下部電極の露出表面を被覆して形成
された前記キャパシタの誘電膜と、前記誘電膜を被覆し
て形成された前記キャパシタの上部電極とを備えるメモ
リセルを多数備え、前記メモリセルの各前記突出構造の
上端が前記半導体基板の表面と平行であることを特徴と
している。A semiconductor memory device according to the present invention includes an element isolation region formed on a first conductivity type semiconductor substrate so as to surround a predetermined region, and a gate electrode formed on the predetermined region with a gate insulating film interposed therebetween. A second conductive type impurity region formed on both sides of the gate electrode on the surface of the substrate in the predetermined region, a protective film for covering the surface of the gate electrode and electrically insulating the same, and a protective film on the protective film An etching stopper selectively formed on the substrate, and a lower electrode of a signal charge storage capacitor having a projecting structure and a structure extending on the etching stopper formed on the substrate in contact with the impurity region. A plurality of memory cells each including a dielectric film of the capacitor formed by covering an exposed surface of the lower electrode and an upper electrode of the capacitor formed by covering the dielectric film, It is characterized in that the upper end of each of the protruding structure of the memory cell is parallel to the surface of the semiconductor substrate.

〔作用〕[Action]

この発明に係る半導体記憶装置の製造方法の第１の態
様においては、第１の導電膜上及び半導体基板上に絶縁
膜を形成し、この絶縁膜の表面を平坦化したのち、突出
構造の下部電極を形成するため、下部電極の突出部分の
高さのばらつきが抑えられ、例えばメモリセルアレイの
ように多数のキャパシタを形成する場合に各キャパシタ
の容量の均一化が図れ、ゲート電極を被覆する保護膜上
にエッチングストッパを形成することにより、ゲート電
極の表面を被覆して電気的に絶縁するための保護膜がエ
ッチングされることを防ぐことが図れ、さらにエッチン
グストッパ上に下部電極が延在することにより、エッチ
ンクストッパと下部電極との間に隙間が生じることを防
ぐことで、その隙間を介して保護膜が露出することを防
ぎ、確実に保護膜がエッチングされることを防ぐことが
図れる。In the first aspect of the method for manufacturing a semiconductor memory device according to the present invention, an insulating film is formed on the first conductive film and the semiconductor substrate, the surface of the insulating film is flattened, and then the lower portion of the protruding structure is formed. Since the electrodes are formed, variations in the height of the protruding portion of the lower electrode are suppressed, and when forming a large number of capacitors, such as in a memory cell array, the capacitance of each capacitor can be made uniform, and the protection that covers the gate electrode can be achieved. By forming the etching stopper on the film, it is possible to prevent the protective film for covering the surface of the gate electrode and electrically insulating from being etched, and further, the lower electrode extends on the etching stopper. This prevents a gap from being formed between the etching stopper and the lower electrode, thereby preventing the protective film from being exposed through the gap and ensuring that the protective film is formed. Etching is the fact attained be prevented.

この発明に係る半導体記憶装置の製造方法の第２の態
様においては、第２の導電膜及びこれと同じエッチング
レートを有する表面平坦化層を順に積層したのち、突出
構造の下部電極を形成するため、下部電極の突出部分の
高さのばらつきが抑えられ、例えばメモリセルアレイの
ように多数のキャパシタを形成する場合に各キャパシタ
の容量の均一化が図れ、ゲート電極を被覆する保護膜上
にエッチングストッパを形成することにより、ゲート電
極の表面を被覆して電気的に絶縁するための保護膜がエ
ッチングされることを防ぐことが図れ、さらにエッチン
グストッパ上に下部電極が延在することにより、エッチ
ングストッパと下部電極との間に隙間が生じることを防
ぐことで、その隙間を介して保護膜が露出することを防
ぎ、確実に保護膜がエッチングされることを防ぐことが
図れる。In the second aspect of the method for manufacturing a semiconductor memory device according to the present invention, the second conductive film and the surface flattening layer having the same etching rate as the second conductive film are sequentially stacked, and then the lower electrode having the protruding structure is formed. The variation in height of the protruding portion of the lower electrode can be suppressed, and the capacitance of each capacitor can be made uniform when forming a large number of capacitors such as in a memory cell array, and an etching stopper is formed on the protective film covering the gate electrode. By forming the film, it is possible to prevent the protective film for covering the surface of the gate electrode and electrically insulating from being etched, and by extending the lower electrode on the etching stopper, the etching stopper is formed. By preventing a gap from being formed between the lower electrode and the lower electrode, it is possible to prevent the protective film from being exposed through the gap and to ensure that the protective film is formed. Etching is the fact attained be prevented.

この発明に係る半導体記憶装置においては、メモリセ
ルの各突出構造の上端が半導体基板の表面と平行である
ため、メモリセルアレイにおける多数のキャパシタの容
量が均一となり、さらに保護膜の表面とエッチングスト
ッパの端部とで構成される階段形状上に下部電極が延在
することにより、下部電極の表面積が大きくなり、キャ
パシタの容量が大きくなる。In the semiconductor memory device according to the present invention, since the upper end of each protruding structure of the memory cell is parallel to the surface of the semiconductor substrate, the capacities of a large number of capacitors in the memory cell array become uniform, and further, the surface of the protective film and the etching stopper. By extending the lower electrode on the stepped shape formed by the end portion, the surface area of the lower electrode increases and the capacitance of the capacitor increases.

〔実施例〕〔Example〕

第１図はこの発明の半導体記憶装置及びその製造方法
のスタックトタイプのメモリセルを有するDRAMに適用し
た場合の一実施例を示し、以下に各工程について説明す
る。FIG. 1 shows one embodiment of the semiconductor memory device of the present invention and the method of manufacturing the same when applied to a DRAM having stacked type memory cells. Each step will be described below.

まず、第１図（ａ）に示すように、第１導電型の半導
体基板19の表面の所定領域に、例えばLOCOS法により厚
い素子分離領域としてのフィールド酸化膜20が形成され
たのち、基板19が熱酸化され、同図（ｂ）に示すよう
に、基板19のフィールド酸化膜20で囲まれた所定領域の
基板19の表面に酸化膜からなるゲート絶縁膜21が形成さ
れ、このゲート絶縁膜21及びフィールド酸化膜20の上に
減圧CVD法等により、例えばリンがドープされた多結晶
シリコン膜などからなる導電膜22が形成され、この導電
膜22上に減圧CVD法等により酸化膜などからなる絶縁膜2
3が堆積される。First, as shown in FIG. 1A, a field oxide film 20 as a thick element isolation region is formed in a predetermined region on the surface of a first conductivity type semiconductor substrate 19 by, for example, the LOCOS method, and then the substrate 19 is formed. Is thermally oxidized to form a gate insulating film 21 made of an oxide film on the surface of the substrate 19 in a predetermined region surrounded by the field oxide film 20 of the substrate 19 as shown in FIG. A conductive film 22 made of, for example, a phosphorus-doped polycrystalline silicon film or the like is formed on the 21 and the field oxide film 20 by the low pressure CVD method or the like, and an oxide film or the like is formed on the conductive film 22 by the low pressure CVD method or the like. Insulating film 2
3 are deposited.

そして、第１図（ｃ）に示すように、通常のフォトリ
ソグラフィ法及びドライエッチング法により、導電膜22
及び絶縁膜23の所定の部分以外が除去され、これによっ
てアクセストランジスタのゲート電極22a及びワード線2
2bが形成されたのち、同図（ｄ）に示すように、このゲ
ート電極22a,ワード線22b及びその上部の絶縁膜23a,23b
をマスクとして、イオン注入法により、基板19の表面に
比較的低濃度の第２導電型の不純物領域24a,24bが形成
される。Then, as shown in FIG. 1C, the conductive film 22 is formed by the usual photolithography method and dry etching method.
And a portion other than a predetermined portion of the insulating film 23 is removed, whereby the gate electrode 22a of the access transistor and the word line 2 are removed.
After the formation of 2b, the gate electrode 22a, the word line 22b, and the insulating films 23a, 23b above the gate electrode 22a are formed as shown in FIG.
Using as a mask, the second conductivity type impurity regions 24a and 24b having a relatively low concentration are formed on the surface of the substrate 19 by the ion implantation method.

その後、第１図（ｅ）に示すように、減圧CVD法等に
より、酸化膜などからなる絶縁膜25が基板19上に及び絶
縁膜23a,23b上に形成され、同図（ｆ）に示すように、
異方性エッチンウ法により、絶縁膜25が選択的に除去さ
れ、ゲート電極22a,ワード線22bの上側にのみ、絶縁膜2
3a,23b及び25からなるゲート電極22a,ワード線22bの表
面を電気的に絶縁する保護膜である絶縁膜26a,26bが形
成されたのち、同図（ｇ）に示すように、ゲート電極22
a,ワード線22b及びその上側の絶縁膜26a,26bをマスクと
して、イオン注入法により基板19の表面に比較的高濃度
で深さの深い第２導電型の不純物領域27a,27bが形成さ
れ、いわゆるLDD（Lightly Doped Drain）構造が形成さ
れるが、このときアクセストランジスタＴのソース・ド
レイン構造は特にLDDである必要はなく、他の構造であ
ってもよい。Thereafter, as shown in FIG. 1 (e), an insulating film 25 made of an oxide film or the like is formed on the substrate 19 and on the insulating films 23a and 23b by the low pressure CVD method or the like, and as shown in FIG. like,
The insulating film 25 is selectively removed by the anisotropic etching method, and the insulating film 2 is formed only on the upper side of the gate electrode 22a and the word line 22b.
After the gate electrodes 22a composed of 3a, 23b and 25 and the insulating films 26a and 26b which are protective films for electrically insulating the surfaces of the word lines 22b are formed, as shown in FIG.
a, the word line 22b and the insulating films 26a, 26b on the upper side thereof are used as masks to form second conductivity type impurity regions 27a, 27b having a relatively high concentration and a large depth on the surface of the substrate 19 by ion implantation. A so-called LDD (Lightly Doped Drain) structure is formed. At this time, the source / drain structure of the access transistor T does not need to be LDD and may have another structure.

つぎに、第１図（ｈ）に示すように、減圧CVD法等に
より、例えば窒化膜などのエッチングストッパである絶
縁膜28が基板19上に堆積されたのち、フォトリソグラフ
ィ法及びエッチング法により、後述するキャパシタの下
部電極が接続される不純物量胃24b,27bの上側の絶縁膜2
8が選択的に除去されて不純物領域24b,27bに露出され、
同図（ｉ）に示すように、減圧CVD法等により、例えば
多結晶シリコンなどからなる第１の導電膜29が基板19上
及び絶縁膜28上に堆積された後、イオン注入法等によ
り、低抵抗化のために例えば砒素が第１の導電膜29に導
入され、フォトリソグラフィ法及びエッチング法によ
り、不純物領域24b,27b及び絶縁膜28上に延在した部分
以外の第１の導電膜29が選択的に除去される。Next, as shown in FIG. 1 (h), an insulating film 28, such as a nitride film, which is an etching stopper, is deposited on the substrate 19 by a low pressure CVD method or the like, and then by a photolithography method and an etching method. Impurity amount to be connected to the lower electrode of the capacitor described later Insulating film 2 on the upper side of stomachs 24b and 27b
8 is selectively removed and exposed to the impurity regions 24b and 27b,
As shown in FIG. 7I, after the first conductive film 29 made of, for example, polycrystalline silicon is deposited on the substrate 19 and the insulating film 28 by the low pressure CVD method or the like, the first conductive film 29 is formed by the ion implantation method or the like. Arsenic, for example, is introduced into the first conductive film 29 to reduce the resistance, and the first conductive film 29 other than the portions extending over the impurity regions 24b and 27b and the insulating film 28 is formed by the photolithography method and the etching method. Are selectively removed.

その後第１図（ｊ）に示すように、CVD法等により、
例えば酸化膜などからなる絶縁膜30が絶縁膜28及び第１
の導電膜29上に堆積され、絶縁膜30上に、平坦化のため
に絶縁膜30と同じエッチングレートのレジスト30′が塗
布され、エッチバックされて絶縁膜30が平坦化されたの
ち、同図（ｋ）に示すように、絶縁膜30の不純物領域24
b,27bの上側に断面四角形の開口31が形成される。Then, as shown in FIG. 1 (j), by the CVD method or the like,
For example, the insulating film 30 made of an oxide film and the insulating film 28 and the first
Is deposited on the conductive film 29, the resist 30 'having the same etching rate as that of the insulating film 30 is applied to the insulating film 30 for flattening, and the insulating film 30 is flattened by etching back. As shown in the figure (k), the impurity region 24 of the insulating film 30
An opening 31 having a quadrangular cross section is formed above b and 27b.

そして、第１図（ｌ）に示すように、減圧CVD法等に
より、例えば多結晶シリコンなどからなる第２導電膜32
が全面に堆積されたのち、同図（ｍ）に示すように、異
方性エッチング法により、絶縁膜30上の第２の導電膜32
が選択的に除去され、その結果開口31の側面にのみ第２
の導電膜32が残り、その後例えばウェットエッチング法
により絶縁膜30が除去され、第１及び第２の導電膜29,3
2により、キャパシタ下部電極33が形成され、低抵抗化
のために、下部電極33の第２の導電膜32にイオン注入法
等により例えば砒素が導入される。Then, as shown in FIG. 1 (l), a second conductive film 32 made of, for example, polycrystalline silicon is formed by a low pressure CVD method or the like.
Is deposited on the entire surface, and then the second conductive film 32 on the insulating film 30 is anisotropically etched as shown in FIG.
Are selectively removed, so that only the side of the opening 31
Of the first conductive film 29, 3 and the insulating film 30 is removed by, for example, a wet etching method.
2, the capacitor lower electrode 33 is formed, and, for example, arsenic is introduced into the second conductive film 32 of the lower electrode 33 by an ion implantation method or the like to reduce the resistance.

このとき、絶縁膜30の除去により、下部電極33に基板
19に対してほぼ垂直な四角筒状の突出部33′が形成され
る。At this time, by removing the insulating film 30, the substrate is formed on the lower electrode 33.
A rectangular tube-shaped protruding portion 33 ′ that is substantially perpendicular to 19 is formed.

つぎに、第１図（ｎ）に示すように、減圧CVD法等に
より窒化膜が全面に形成されたのち、酸素雰囲気中で熱
処理されて窒化膜の一部が酸化されてキャパシタ誘電膜
34が形成され、減圧CVD法等により、例えば多結晶シリ
コンなどの導電膜からなるキャパシタ上部電極35が全面
に堆積され、キャパシタＣが形成される。Next, as shown in FIG. 1 (n), after a nitride film is formed on the entire surface by a low pressure CVD method or the like, a heat treatment is performed in an oxygen atmosphere to oxidize a part of the nitride film to form a capacitor dielectric film.
34 is formed, and the capacitor upper electrode 35 made of a conductive film such as polycrystalline silicon is deposited on the entire surface by the low pressure CVD method or the like to form the capacitor C.

その後、第１図（ｏ）に示すように、CVD法により、
例えば酸化膜などからなる層間絶縁用の絶縁膜36が全面
に堆積され、後述するビット線と、アクセストランジス
タＴの不純物領域24a,27aとを接続する部分における絶
縁膜36が、フォトリソグラフィ法とエッチング法により
選択的に除去されて開口部が形成されたのち、CVD法に
より、絶縁膜36に形成された開口部にのみ選択的にタン
グステン膜37が形成され開口部がタングステン膜37によ
りほぼ埋められ、その後スパッタ法により、例えばタン
グステンシリサイド膜からなる導電膜が全面に被着さ
れ、この導電膜がフォトリソグラフィ法及びエッチング
法により所定の形状にパターンニングされ、ビット線38
が形成され、タングステン膜37を介して、このビット線
38とアクセストランジスタＴの不純物領域24a,27aとが
接続される。Then, as shown in FIG. 1 (o), by the CVD method,
For example, an insulating film 36 for interlayer insulation made of an oxide film or the like is deposited on the entire surface, and the insulating film 36 in a portion connecting a bit line described later and the impurity regions 24a and 27a of the access transistor T is formed by photolithography and etching. Then, the tungsten film 37 is selectively removed by the CVD method to form the opening, and then the tungsten film 37 is selectively formed only in the opening formed in the insulating film 36 by the CVD method so that the opening is almost filled with the tungsten film 37. After that, a conductive film made of, for example, a tungsten silicide film is deposited on the entire surface by a sputtering method, and the conductive film is patterned into a predetermined shape by a photolithography method and an etching method.
This bit line is formed through the tungsten film 37.
38 is connected to impurity regions 24a and 27a of access transistor T.

ところで、第２図は最終的に得られたDRAMのスタック
トタイプのメモリセルの平面的レイアウトを示す図であ
り、第２図中のＸ−Ｘ′における断面図が第１図
（（ｏ）に相当する。ここで、第２図中の細かいクロス
ハッチング部分が四角筒状の突出部33′である。By the way, FIG. 2 is a diagram showing a planar layout of a finally obtained stacked type memory cell of DRAM. A sectional view taken along line XX ′ in FIG. 2 is shown in FIG. 1 ((o)). Here, the fine cross-hatched portion in Fig. 2 is a rectangular cylindrical protrusion 33 '.

従って、キャパシタＣの下部電極33に突出部33′を形
成したため、下部電極33の突出部33′の内，外の側面を
キャパシタＣとして使用することができ、この突出部3
3′の高さを高くすることによって容易にキャパシタ面
積を増加することでき、メモリセルサイズが縮小された
場合であっても、十分なキャパシタ容量を確保すること
ができる。Therefore, since the protruding portion 33 'is formed on the lower electrode 33 of the capacitor C, the inner and outer side surfaces of the protruding portion 33' of the lower electrode 33 can be used as the capacitor C.
By increasing the height of 3 ', the capacitor area can be easily increased, and a sufficient capacitor capacity can be secured even when the memory cell size is reduced.

さらに、絶縁膜30の表面を平坦化することによって、
下部電極33の突出部33′の高さのばらつきを抑えること
ができ、多数のメモリセルを形成する場合に、キャパシ
タ容量の均一化を図ることが可能になる。Further, by flattening the surface of the insulating film 30,
It is possible to suppress the variation in height of the protruding portion 33 'of the lower electrode 33, and it is possible to make the capacitor capacitance uniform when forming a large number of memory cells.

また、第１図（ｋ）に示すように、キャパシタＣの下
部電極33となる第１の導電膜29の平面積に対し、絶縁膜
30に形成する開口31の平面積は小さいため、開口31の下
地の第１導電膜29に対する位置合わせ際に十分な余裕を
とることができ、開口31の形成を容易に行うことが可能
となる。In addition, as shown in FIG. 1 (k), the insulating film is not
Since the plane area of the opening 31 formed in the opening 30 is small, a sufficient margin can be provided when the opening 31 is aligned with the underlying first conductive film 29, and the opening 31 can be easily formed. .

さらに、キャパシタＣの下部電極33を形成した状態で
は、突出部33′が露出しているので、イオン注入法によ
り、低抵抗化のためには不純物を突出部33′に容易に導
入することができる。Further, since the protruding portion 33 'is exposed when the lower electrode 33 of the capacitor C is formed, it is possible to easily introduce impurities into the protruding portion 33' by the ion implantation method in order to reduce the resistance. it can.

また、突出部33′の厚みを薄くしてその四角筒の内径
を大きくすれば、キャパシタの容量をより大きくするこ
とが可能になる。Further, if the thickness of the protruding portion 33 'is reduced and the inner diameter of the square cylinder is increased, the capacitance of the capacitor can be increased.

また、第１図（ｍ）において、絶縁膜28が絶縁膜26a,
26b上に存在するため、絶縁膜30を除去する際に、絶縁
膜26a,26bがエッチングされることを防ぐことができ、
第１の導電膜29とゲート電極22aあるいはワード線22bと
の電気的接続を防止することができ、キャパシタＣの信
頼性の向上が図れ、さらに、第１の導電膜29が絶縁膜28
上に延在することにより、絶縁膜28と第１の導電膜29と
の間に隙間が生じることを防ぐことで、その隙間を介し
て絶縁膜26a,26bが露出することを防ぎ、絶縁膜26a,26b
がエッチングされることをより確実に防ぐことができ
る。In addition, in FIG. 1 (m), the insulating film 28 is the insulating film 26a,
Since it exists on 26b, it is possible to prevent the insulating films 26a and 26b from being etched when the insulating film 30 is removed.
The electrical connection between the first conductive film 29 and the gate electrode 22a or the word line 22b can be prevented, the reliability of the capacitor C can be improved, and the first conductive film 29 can be the insulating film 28.
By extending upwards, a gap is prevented from being formed between the insulating film 28 and the first conductive film 29, so that the insulating films 26a and 26b are prevented from being exposed through the gap and the insulating film is prevented. 26a, 26b
Can be more reliably prevented from being etched.

また、絶縁膜26a,26bの表面と絶縁膜28とで形成され
る階段形状上に第１の導電膜29を形成しているため、第
１の導電膜29の表面積を大きくすることができ、その分
キャパシタＣの容量が大きくなる。Further, since the first conductive film 29 is formed on the stepped shape formed by the surfaces of the insulating films 26a and 26b and the insulating film 28, the surface area of the first conductive film 29 can be increased, The capacitance of the capacitor C increases accordingly.

つぎに、第３図は他の実施例の断面図であり、第１図
と相違するのは、第１図（ｌ）に示すように第２の導電
膜32を全面に堆積したのち、フォトリソグラフィ法及び
エッチング法により開口31の側壁以外に堆積した第２の
導電膜32を除去し、第１の導電膜29と残った第２の導電
膜32とにより、突出部39′を有するキャパシタＣ用の下
部電極39を形成したことであり、このように、フォトリ
ソグラフィ法及びエッチング法により第２の導電膜32を
除去して突出部39′を形成しても、第１図の場合と同等
の効果が得られる。Next, FIG. 3 is a sectional view of another embodiment, which differs from FIG. 1 in that after the second conductive film 32 is deposited on the entire surface as shown in FIG. The second conductive film 32 other than the side wall of the opening 31 is removed by the lithography method and the etching method, and the first conductive film 29 and the remaining second conductive film 32 form a capacitor C having a protrusion 39 '. This is the same as the case of FIG. 1 even if the protrusion 39 ′ is formed by removing the second conductive film 32 by the photolithography method and the etching method as described above. The effect of is obtained.

このとき、工程上突出部39′の上部には小さなひれ状
部が残るが、実用上特に問題はない。At this time, a small fin-like portion remains on the upper portion of the projecting portion 39 'in the process, but there is no particular problem in practical use.

また、第４図はさらに他の実施例の工程途中の断面図
であり、第１図と相違するのは、第１図（ａ）〜（ｉ）
に示す工程を経たのち、第４図（ａ）に示すように、CV
D法等により、例えば酸化膜などからなる絶縁膜40を全
面に形成し、この絶縁膜40を熱処理してその表面を熱に
より軟化し、同図（ｂ）に示すように、絶縁膜40の表面
を平坦化し、その後第１図（ｋ）〜（ｏ）に示す工程を
行うようにしたことである。Further, FIG. 4 is a sectional view in the middle of the process of still another embodiment, which differs from FIG. 1 in FIGS. 1 (a) to (i).
After the process shown in Fig. 4, as shown in Fig. 4 (a), CV
An insulating film 40 made of, for example, an oxide film is formed on the entire surface by the D method or the like, the insulating film 40 is heat-treated to soften the surface by heat, and as shown in FIG. That is, the surface is flattened and then the steps shown in FIGS. 1 (k) to (o) are performed.

さらに、第５図はもう１つの他の実施例の工程途中の
断面図であり、第１図の相違するのは、第１図（ａ）〜
（ｉ）に示す工程を経たのち、第５図（ａ）に示すよう
に、CVD法等により、例えば酸化膜などからなる絶縁膜4
1を全面に形成し、絶縁膜41の不純物領域24b,27bの上側
に断面四角形の開口42を形成して開口42内に第１の導電
膜29を露出したのち、導図（ｂ）に示すように、減圧CV
D法等により絶縁膜41及び開口42内に多結晶シリコンな
どからなる第２の導電膜43を堆積し、この第２の導電膜
43の上にこれと同じエッチングレートのレジスト44を表
面平坦化層として塗布し、異方性又は等方性エッチング
を絶縁膜41の全上面が露出するまで施すことにより絶縁
膜41上の第２の導電膜43を除去したのち、残ったレジス
ト44をレジスト剥離液で取り除き、同図（ｃ）に示すよ
うに、開口42の側壁及び露出した第１の導電膜29上にの
み四角筒状に第２の導電膜43を残し、絶縁膜41を除去す
ることにより第1,第２の導電膜29,43からなり四角筒状
の突出部45′を有するキャパシタ下部電極45を形成し、
その後、同図（ｄ），（ｅ）に示すように、第１図
（ｎ），（ｏ）に示す工程と同様の工程により、キャパ
シタ誘電膜46,キャパシタ上部電極47を堆積してシャパ
シタＣ′を形成し、さらに層間絶縁膜用の絶縁膜48,タ
ングステン膜49及びビット線50を形成するようにしたこ
とである。Furthermore, FIG. 5 is a cross-sectional view of another embodiment in the middle of the process, and the difference from FIG. 1 is that of FIG.
After the step shown in (i), as shown in FIG. 5 (a), an insulating film 4 made of, for example, an oxide film is formed by a CVD method or the like.
1 is formed on the entire surface, an opening 42 having a quadrangular cross section is formed above the impurity regions 24b and 27b of the insulating film 41, and the first conductive film 29 is exposed in the opening 42. So that the depressurized CV
A second conductive film 43 made of polycrystalline silicon or the like is deposited in the insulating film 41 and the opening 42 by the D method or the like.
A resist 44 having the same etching rate as that of 43 is applied as a surface flattening layer on 43, and anisotropic or isotropic etching is performed until the entire upper surface of the insulating film 41 is exposed. After removing the conductive film 43, the remaining resist 44 is removed by a resist stripping solution, and as shown in FIG. 6C, a square tube shape is formed only on the sidewall of the opening 42 and the exposed first conductive film 29. The second conductive film 43 is left and the insulating film 41 is removed to form a capacitor lower electrode 45 having a rectangular tubular projecting portion 45 ′ composed of the first and second conductive films 29 and 43.
Thereafter, as shown in FIGS. 3D and 3E, the capacitor dielectric film 46 and the capacitor upper electrode 47 are deposited by the same process as the process shown in FIGS. ′ Is formed, and further, the insulating film 48 for the interlayer insulating film, the tungsten film 49, and the bit line 50 are formed.

なお、上記各実施例では、選択CVD法によるタングス
テン膜37,49を形成したが、これに限るものではなく、
多結晶シリコン膜，金属シリサイド膜，金属膜,TiN膜，
あるいはこれらの膜を交互に重ねた複合膜を形成しても
よいのは勿論である。In each of the above embodiments, the tungsten films 37 and 49 were formed by the selective CVD method, but the present invention is not limited to this.
Polycrystalline silicon film, metal silicide film, metal film, TiN film,
Alternatively, it goes without saying that a composite film in which these films are alternately stacked may be formed.

また、ビット線38,50用の導電膜として、スパッタ法
により被着されたタングステンシリサイド膜を形成した
が、他の導電膜でもよく、多結晶シリコン膜，金属シリ
サイド膜，金属膜,TiN膜，あるいはこれらの膜を交互に
重ねた複合膜であってもよい。Further, although the tungsten silicide film deposited by the sputtering method is formed as the conductive film for the bit lines 38 and 50, other conductive films may be used, such as a polycrystalline silicon film, a metal silicide film, a metal film, a TiN film, Alternatively, it may be a composite membrane in which these membranes are alternately stacked.

さらに、上記各実施例では、ビット膜38,50がタング
ステン膜37,49を介してアクセストラジスタＴの不純物
領域24a,27aに接続されている場合について示したが、
ビット線38,50が直接不純物領域24a,27aに接続されてい
てもよいのは言うまでもない。Furthermore, in each of the above embodiments, the case where the bit films 38 and 50 are connected to the impurity regions 24a and 27a of the access transistor T via the tungsten films 37 and 49 has been described.
It goes without saying that the bit lines 38, 50 may be directly connected to the impurity regions 24a, 27a.

また、上記各実施例では、キャパシタＣの下部電極3
3,39,45の突出部33′,39′,45′の形状が四角筒状のも
の示したが、特にこの形状に限るものではなく、円筒状
や十字状などであてもよい。In each of the above embodiments, the lower electrode 3 of the capacitor C is
The shape of the protruding portions 33 ', 39', 45 'of the 3, 39, 45 is shown as a square tube shape, but the shape is not limited to this shape and may be a cylindrical shape or a cross shape.

さらに、上記各実施例では素子分離領域20の形成法と
して、厚い酸化膜を形成するLOCOS法を用いたが、他の
分離方法でもよく、後えばフィールドシールド分離法で
あってもこの発明を同様に実施することができる。Furthermore, in each of the above-described embodiments, the LOCOS method of forming a thick oxide film is used as the method of forming the element isolation region 20, but other isolation methods may be used, and the same applies to the field shield isolation method later. Can be carried out.

〔発明の効果〕〔The invention's effect〕

以上のように、請求項１記載の半導体記憶装置の製造
方法によれば、第１の導電膜上及び半導体基板上に絶縁
膜を形成し、この絶縁膜の表面を平坦化したのち、突出
構造の下部電極を形成するため、また、請求項２記載の
半導体記憶装置の製造方法によれば、第２の導電膜及び
これと同じエッチングレートを有する表面平坦化層を形
成したのち、突出構造の下部電極を形成するため、半導
体記憶装置の集積化のために素子形成領域の面積が縮小
された場合であっても、十分なキャパシタ容量を確保す
ることができるのは勿論のこと、下部電極の突出部の高
さのばらつきを抑えることができ、例えばメモリセルア
レイのように多数のキャパシタを形成する場合に各キャ
パシタの容量の均一化を図ることが可能となり、DRAM等
の製造において有利である。As described above, according to the method of manufacturing the semiconductor memory device of claim 1, the insulating film is formed on the first conductive film and the semiconductor substrate, the surface of the insulating film is flattened, and then the protruding structure is formed. And the method of manufacturing a semiconductor memory device according to claim 2, the second conductive film and the surface flattening layer having the same etching rate as that of the second conductive film are formed, and then the projecting structure is formed. Since the lower electrode is formed, sufficient capacitance of the capacitor can be ensured even when the area of the element formation region is reduced due to the integration of the semiconductor memory device. It is possible to suppress variations in the height of the protruding portion, and when forming a large number of capacitors such as in a memory cell array, it is possible to make the capacitance of each capacitor uniform, which is advantageous in the manufacture of DRAM and the like. is there.

また、請求項３記載の半導体記憶装置によれば、メモ
リセルの各突出構造の上端が半導体基板の表面と平行で
あるため、メモリセルアレイにおける多数のキャパシタ
の容量が均一となるという効果がある。Further, according to the semiconductor memory device of the third aspect, since the upper ends of the protruding structures of the memory cells are parallel to the surface of the semiconductor substrate, there is an effect that the capacities of a large number of capacitors in the memory cell array become uniform.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の半導体記憶装置の製造方法の一実施
例の各工程の断面図、第２図は第１図の各工程により得
られた半導体記憶装置の平面図、第３図は他の実施例の
各工程により得られた半導体記憶装置の断面図、第４図
及び第５図はそれぞれ異なる他の実施例の各工程の断面
図、第６図は一般のDRAMのブロック図、第７図は第６図
の一部の結線図、第８図は第７図の一部の断面図であ
る。 図において、19は半導体基板、20はフィールド絶縁膜、
21はゲート絶縁膜、22aはゲート電極、24a,24b,27a,27b
は不純物領域、33,39,45は下部電極、34,46は誘電膜、3
5,47は上部電極、C,C′はキャパシタである。 なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a sectional view of each step of an embodiment of the method of manufacturing a semiconductor memory device of the present invention, FIG. 2 is a plan view of the semiconductor memory device obtained by each step of FIG. 1, and FIG. 4 is a sectional view of a semiconductor memory device obtained by each step of the embodiment, FIG. 4 and FIG. 5 are sectional views of the steps of other different embodiments, and FIG. 6 is a block diagram of a general DRAM. 7 is a connection diagram of a part of FIG. 6, and FIG. 8 is a sectional view of a part of FIG. 7. In the figure, 19 is a semiconductor substrate, 20 is a field insulating film,
21 is a gate insulating film, 22a is a gate electrode, 24a, 24b, 27a, 27b
Is an impurity region, 33, 39, 45 are lower electrodes, 34, 46 are dielectric films, 3
Reference numerals 5 and 47 are upper electrodes, and C and C ′ are capacitors. In the drawings, the same reference numerals indicate the same or corresponding parts.

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１導電型の半導体基板に所定領域を囲む
ように素子分離領域を形成する工程と、 前記所定領域上にゲート絶縁膜を介してゲート電極を形
成する工程と、 前記所定領域の前記基板表面の前記ゲート電極の両側に
第２導電型の第1,第２の不純物領域を形成する工程と、 前記ゲート電極の表面を被覆して電気的に絶縁するため
の保護膜を形成する工程と、 前記第１の不純物領域上から前記保護膜上にかけて選択
的にエッチングストッパを形成する工程と、 前記基板上に前記第２の不純物領域に接触し、かつ前記
エッチングストッパ上に延在するように第１の導電膜を
形成する工程と、 全上面に絶縁膜を形成する工程と、 前記絶縁膜の表面を平坦化する工程と、 前記第１の導電膜上において前記絶縁膜に開口を形成す
る工程と、 前記開口内を含む全上面に第２の導電膜を形成する工程
と、 前記絶縁膜の上面上の前記第２の導電膜を除去すること
により、前記開口の側面に前記基板に対してほぼ垂直な
前記第２の導電膜を残す工程と、 前記絶縁膜を除去し前記第１及び第２の導電膜により突
出構造を有する信号電荷蓄積用キャパシタの下部電極を
形成する工程と、 前記下部電極の露出表面を被覆して前記キャパシタの誘
電膜を形成する工程と、 前記誘電膜を被覆して前記キャパシタの上部電極を形成
する工程とを含むことを特徴とする半導体記憶装置の製
造方法。1. A step of forming an element isolation region on a first conductivity type semiconductor substrate so as to surround a predetermined region, a step of forming a gate electrode on the predetermined region via a gate insulating film, and the predetermined region. Forming a second conductivity type first and second impurity regions on both sides of the gate electrode on the substrate surface, and forming a protective film for covering the surface of the gate electrode and electrically insulating the same. And a step of selectively forming an etching stopper from above the first impurity region to above the protective film, and in contact with the second impurity region on the substrate and extending above the etching stopper. Forming a first conductive film, forming an insulating film on the entire upper surface, planarizing the surface of the insulating film, and opening the insulating film on the first conductive film. A step of forming Forming a second conductive film on the entire upper surface including the inside of the opening; and removing the second conductive film on the upper surface of the insulating film so that the side surface of the opening is substantially perpendicular to the substrate. A step of leaving the second conductive film, a step of removing the insulating film and forming a lower electrode of a signal charge storage capacitor having a protruding structure by the first and second conductive films; A method of manufacturing a semiconductor memory device, comprising: a step of covering an exposed surface to form a dielectric film of the capacitor; and a step of covering the dielectric film to form an upper electrode of the capacitor. 【請求項２】第１導電型の半導体基板に所定領域を囲む
ように素子分離領域を形成する工程と、 前記所定領域上にゲート絶縁膜を介してゲート電極を形
成する工程と、 前記所定領域の前記基板表面の前記ゲート電極の両側に
第２導電型の第1,第２の不純物領域を形成する工程と、 前記ゲート電極の表面を被覆して電気的に絶縁するため
の保護膜を形成する工程と、 前記第１の不純物領域上から前記保護膜上にかけて選択
的にエッチングストッパを形成する工程と、 前記基板上に前記第２の不純物領域に接触し、かつ前記
エッチングストッパ上に延在するように第１の導電膜を
形成する工程と、 全上面に絶縁膜を形成する工程と、 前記第１の導電膜上において前記絶縁膜に開口を形成す
る工程と、 前記開口内を含む全上面に第２の導電膜及びこれと同じ
エッチングレートを有する表面平坦化層を順に積層する
工程と、 前記表面平坦化層及び前記第２の導電膜を、前記絶縁膜
の全上面が露出するまでエッチングで除去することによ
り、前記開口の側面に前記基板に対してほぼ垂直な前記
第２の導電膜を残す工程と、 前記絶縁膜を除去し前記第１及び第２の導電膜により突
出構造を有する信号電荷蓄積用キャパシタの下部電極を
形成する工程と、 前記下部電極の露出表面を被覆して前記キャパシタの誘
電膜を形成する工程と、 前記誘電膜を被覆して前記キャパシタの上部電極を形成
する工程とを含むことを特徴とする半導体記憶装置の製
造方法。2. A step of forming an element isolation region on a first conductivity type semiconductor substrate so as to surround a predetermined region, a step of forming a gate electrode on the predetermined region via a gate insulating film, and the predetermined region. Forming a second conductivity type first and second impurity regions on both sides of the gate electrode on the substrate surface, and forming a protective film for covering the surface of the gate electrode and electrically insulating the same. And a step of selectively forming an etching stopper from above the first impurity region to above the protective film, and in contact with the second impurity region on the substrate and extending above the etching stopper. Forming a first conductive film, forming an insulating film on the entire upper surface, forming an opening in the insulating film on the first conductive film, and The second conductive film on the upper surface And a step of sequentially laminating a surface flattening layer having the same etching rate as this, and removing the surface flattening layer and the second conductive film by etching until the entire upper surface of the insulating film is exposed, A step of leaving the second conductive film substantially perpendicular to the substrate on the side surface of the opening; and a step of removing the insulating film and forming a signal charge storage capacitor having a protruding structure by the first and second conductive films. Forming a lower electrode; covering the exposed surface of the lower electrode to form a dielectric film of the capacitor; and covering the dielectric film to form an upper electrode of the capacitor. A method for manufacturing a semiconductor memory device having a feature. 【請求項３】第１導電型の半導体基板に所定領域を囲む
ように形成された素子分離領域をと、 前記所定領域上にゲート絶縁膜を介して形成されたゲー
ト電極と、 前記所定領域の前記基板表面の前記ゲート電極の両側に
形成された第２導電型の不純物領域と、 前記ゲート電極の表面を被覆して電気的に絶縁するため
の保護膜と、 前記保護膜上に選択的に形成されたエッチングストッパ
と、 前記基板上に前記不純物領域に接触して形成された、突
出構造と前記エッチングストッパ上に延在する構造とを
有する信号電荷蓄積用キャパシタの下部電極と、 前記下部電極の露出表面を被覆して形成された前記キャ
パシタの誘電膜と、 前記誘電膜を被覆して形成された前記キャパシタの上部
電極と、 を備えるメモリセルを多数備え、 前記メモリセルの各前記突出構造の上端が前記半導体基
板の表面と平行であることを特徴とする半導体記憶装
置。3. An element isolation region formed on a first conductivity type semiconductor substrate so as to surround a predetermined region, a gate electrode formed on the predetermined region via a gate insulating film, and a predetermined region of the predetermined region. A second conductivity type impurity region formed on both sides of the gate electrode on the surface of the substrate; a protective film for covering the surface of the gate electrode to electrically insulate; and a protective film selectively on the protective film. A lower electrode of a signal charge storage capacitor having a formed etching stopper, a projecting structure formed on the substrate in contact with the impurity region, and a structure extending on the etching stopper; and the lower electrode. A plurality of memory cells each including: a dielectric film of the capacitor formed by covering the exposed surface of the capacitor; and an upper electrode of the capacitor formed by covering the dielectric film. The semiconductor memory device, wherein the upper end of each said projecting structures is parallel to the surface of the semiconductor substrate.