JP2501450B2 - ゲ−トウエイ - Google Patents
ゲ−トウエイInfo
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- JP2501450B2 JP2501450B2 JP62188101A JP18810187A JP2501450B2 JP 2501450 B2 JP2501450 B2 JP 2501450B2 JP 62188101 A JP62188101 A JP 62188101A JP 18810187 A JP18810187 A JP 18810187A JP 2501450 B2 JP2501450 B2 JP 2501450B2
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- JP
- Japan
- Prior art keywords
- data
- bus
- interface unit
- transmission
- sub
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は上述の問題点に鑑みて為されたもので、その
目的とするところはホームバスシステムに用いるゲート
ウェイに関するものである。
目的とするところはホームバスシステムに用いるゲート
ウェイに関するものである。
［背景技術］ ホームバスシステムにおいて、主に電話、パソコンな
どのデータ情報の通信を行うメインバスについては、郵
政省、電波技術協会及び日本電子機械工業会において標
準化案が検討され、現在その仕様がほぼ固まった段階に
ある。
どのデータ情報の通信を行うメインバスについては、郵
政省、電波技術協会及び日本電子機械工業会において標
準化案が検討され、現在その仕様がほぼ固まった段階に
ある。
又電力線搬送、赤外線、電波、専用２線を使用した時
分割多重伝送の従来からのシステムもメインバスのサブ
システムとして組み合わせてホースバスシステムとして
構築されることが考えられる。そこで、メインバスとサ
ブシステムを有機的に結合するゲートウェイが必要にな
ってきた。
分割多重伝送の従来からのシステムもメインバスのサブ
システムとして組み合わせてホースバスシステムとして
構築されることが考えられる。そこで、メインバスとサ
ブシステムを有機的に結合するゲートウェイが必要にな
ってきた。
しかしゲートウェイの問題点は２つのシステムのパケ
ット長の差や伝送速度の差によるパケットデータのゲー
トウェイ内における停滞及びバッファのオーバフローで
ある。
ット長の差や伝送速度の差によるパケットデータのゲー
トウェイ内における停滞及びバッファのオーバフローで
ある。
第９図はホームバスシステムの全体構成を示してお
り、第10図はそのメインバス１とサブバス３とを接続す
るゲートウェイＸの構成を示す。固有のアドレスA1を持
つメインバス１のインターフェースユニット２からサブ
システムの固有のアドレスA2を持つサブバス３のインタ
ーフェースユニット４、又サブバス３のインターフェー
スユニット４からメインバス１のインターフェースユニ
ット２には第11図に示すようなデータのハンドシェィク
を行う。
り、第10図はそのメインバス１とサブバス３とを接続す
るゲートウェイＸの構成を示す。固有のアドレスA1を持
つメインバス１のインターフェースユニット２からサブ
システムの固有のアドレスA2を持つサブバス３のインタ
ーフェースユニット４、又サブバス３のインターフェー
スユニット４からメインバス１のインターフェースユニ
ット２には第11図に示すようなデータのハンドシェィク
を行う。
つまり送信側から第11図（ａ）に示すST信号を受信側
へ送ってデータを同図（ｂ）に示すように送信し、受信
側ではデータを受信すると同図（ｃ）に示すACK信号を
送信側へ送るのである。
へ送ってデータを同図（ｂ）に示すように送信し、受信
側ではデータを受信すると同図（ｃ）に示すACK信号を
送信側へ送るのである。
ところで従来、電文長が長く、しかも伝送速度が早い
メインバス１からサブバス３へデータ伝送を行う際、デ
ータがメインバス１のインターフェースユニット２に停
滞し、その量がインターフェースユニット２内のバッフ
ァの限度を越えると、メインシステムに対して受信不可
能のコマンドを出すか、再度の伝送を要求するかのどち
らかの動作行うだけであるため、メインシステム全体の
通信に悪影響を与えるという問題があった。尚第９図の
a1…はメインバス１に接続されている端末器を、b1…は
サブバス３の端末器である。
メインバス１からサブバス３へデータ伝送を行う際、デ
ータがメインバス１のインターフェースユニット２に停
滞し、その量がインターフェースユニット２内のバッフ
ァの限度を越えると、メインシステムに対して受信不可
能のコマンドを出すか、再度の伝送を要求するかのどち
らかの動作行うだけであるため、メインシステム全体の
通信に悪影響を与えるという問題があった。尚第９図の
a1…はメインバス１に接続されている端末器を、b1…は
サブバス３の端末器である。
［発明の目的］ 本発明は上述の問題点に鑑みて為されたもので、その
目的とするところはメインバスのインターフェースユニ
ットとサブバスのインターフェースユニットの伝送速度
の調整を行い、効率的にバッファメモリを使用できるゲ
ートウェイを提供するにある。
目的とするところはメインバスのインターフェースユニ
ットとサブバスのインターフェースユニットの伝送速度
の調整を行い、効率的にバッファメモリを使用できるゲ
ートウェイを提供するにある。
［発明の開示］ 本発明は固有のアドレスを持ったメインバスのインタ
ーフェースユニットと、メインバスといは伝送方式と伝
送速度が異なり、固有のアドレスを持ったサブバスのイ
ンターフェースユニットと、メインバスとサブバスとの
間のデータ授受のハンドシェィクの中継制御を行うCPU
部と、メインバスとサブバス間の伝送速度の差によって
生じるデータの停滞時にCPU部の制御の下でデータを退
避させるバッファメモリとから成り、バッファメモリ
は、データの有／無を示すビットとデータが送信データ
か受信データかを区別する送信／受信ビットとで関連付
けたデータテーブルを持ち、CPU部はバッファメモリの
データの有／無のビットのチェックを行なって「有」で
あれば送信／受信ビットのチェックを行ない、メインア
バスのインターフェースユニットへの出力かサブバスの
インターフェースユニットへの出力かを判断することを
特徴する。
ーフェースユニットと、メインバスといは伝送方式と伝
送速度が異なり、固有のアドレスを持ったサブバスのイ
ンターフェースユニットと、メインバスとサブバスとの
間のデータ授受のハンドシェィクの中継制御を行うCPU
部と、メインバスとサブバス間の伝送速度の差によって
生じるデータの停滞時にCPU部の制御の下でデータを退
避させるバッファメモリとから成り、バッファメモリ
は、データの有／無を示すビットとデータが送信データ
か受信データかを区別する送信／受信ビットとで関連付
けたデータテーブルを持ち、CPU部はバッファメモリの
データの有／無のビットのチェックを行なって「有」で
あれば送信／受信ビットのチェックを行ない、メインア
バスのインターフェースユニットへの出力かサブバスの
インターフェースユニットへの出力かを判断することを
特徴する。
以下本発明を実施例により説明する。
実施例 第１図は本実施例のゲートウェイの構成を示してお
り、インターフェースユニット2,4のの間にCPU部５を設
けて、このCPU部５の制御によりメインバス１とサブバ
ス３との間のデータの伝送速度の調整を行うようになっ
ている。
り、インターフェースユニット2,4のの間にCPU部５を設
けて、このCPU部５の制御によりメインバス１とサブバ
ス３との間のデータの伝送速度の調整を行うようになっ
ている。
次に本実施例のメインバス１からサブバス３への信号
伝送の手順を説明する。
伝送の手順を説明する。
まずメインバス１のインターフェースユニット２はメ
インバス１上の信号を常に取り込んでいて、自己のアド
レスA1と一致する信号であればその信号を入力し、パラ
レルデータとしてCPU部５に出力する。
インバス１上の信号を常に取り込んでいて、自己のアド
レスA1と一致する信号であればその信号を入力し、パラ
レルデータとしてCPU部５に出力する。
CPU部５はバッファメモリ６に送信データ（ここでは
メインバス１からサブバス３へのデータを送信データと
し、サブバス３からメインバス１へのデータを受信デー
タとする）が無い場合はサブバス３のインターフェース
ユニット４のデータを出力する。このときサブバス３の
インターフェースユニット４からACK信号へが返信され
ないときは第２図に示すようなテーブルを持つバッファ
メモリ６において送信／受信ビットを「送信」にセット
して、データ有／無ビットを「有」にセットしてデータ
を退避させておく。
メインバス１からサブバス３へのデータを送信データと
し、サブバス３からメインバス１へのデータを受信デー
タとする）が無い場合はサブバス３のインターフェース
ユニット４のデータを出力する。このときサブバス３の
インターフェースユニット４からACK信号へが返信され
ないときは第２図に示すようなテーブルを持つバッファ
メモリ６において送信／受信ビットを「送信」にセット
して、データ有／無ビットを「有」にセットしてデータ
を退避させておく。
サブバス３のインターフェースユニット４はサブバス
３がデータ出力可能になっていれば、データをサブバス
３に出力し、次のCPU部５からの送信データを待ってい
る。
３がデータ出力可能になっていれば、データをサブバス
３に出力し、次のCPU部５からの送信データを待ってい
る。
サブバス３からメインバス１への受信データのハンド
シェィクも同様な手順で行なわれる。ただ異なるのはCP
U部５がサブバス３のインターフェースユニット４から
受信データを入力し、メインバス１のインターフェース
ユニット２に受信データを出力した時にACK信号が返信
されない場合、送信／受信ビットを「受信」にセットし
て、バッファメモリ６に受信データを退避するのであ
る。
シェィクも同様な手順で行なわれる。ただ異なるのはCP
U部５がサブバス３のインターフェースユニット４から
受信データを入力し、メインバス１のインターフェース
ユニット２に受信データを出力した時にACK信号が返信
されない場合、送信／受信ビットを「受信」にセットし
て、バッファメモリ６に受信データを退避するのであ
る。
このように本実施例のバッファメモリ６は送信データ
用及び受信データ用として夫々固有のメモリに分割され
ているのではなく、送信／受信ビットでその区別を行
い、自由な割り当てができるようになっている。
用及び受信データ用として夫々固有のメモリに分割され
ているのではなく、送信／受信ビットでその区別を行
い、自由な割り当てができるようになっている。
但し、CPU部５はバッファメモリ６のチェックを行う
際、第１にデータ有／無ビットのチェックを行い、
「有」ならば、送信／受信ビットのチェックを行い、そ
れによりメインバス１のインターフェースユニット２へ
の出力かサブバス３のインターフェースユニット４への
出力かを判断する。
際、第１にデータ有／無ビットのチェックを行い、
「有」ならば、送信／受信ビットのチェックを行い、そ
れによりメインバス１のインターフェースユニット２へ
の出力かサブバス３のインターフェースユニット４への
出力かを判断する。
第３図はバッファメモリ６の或状態を示しており、図
示するバッファメモリ６はメモリエリア"1"〜"5"にデー
タが退避されており、次の新しいデータはメモリ"6"に
退避される。そしてバッファメモリ６からデータが出力
されるときはメモリ"1"から出力される。
示するバッファメモリ６はメモリエリア"1"〜"5"にデー
タが退避されており、次の新しいデータはメモリ"6"に
退避される。そしてバッファメモリ６からデータが出力
されるときはメモリ"1"から出力される。
本実施例のゲートウェイはメインバス１のインターフ
ェースユニット２及びサブバス３のインターフェースユ
ニット４は夫々入力したデータをハンドシェィクすると
きCPU部５が必ずACK信号を返信するため、インターフェ
ースユニット2,4内にデータが停滞することが無く、ま
た夫々のシステム系内の信号伝送はスムースに行える。
また送信及び受信用のバッファメモリ６を兼用すること
により、効率のよいバッファを実現できるのである。
ェースユニット２及びサブバス３のインターフェースユ
ニット４は夫々入力したデータをハンドシェィクすると
きCPU部５が必ずACK信号を返信するため、インターフェ
ースユニット2,4内にデータが停滞することが無く、ま
た夫々のシステム系内の信号伝送はスムースに行える。
また送信及び受信用のバッファメモリ６を兼用すること
により、効率のよいバッファを実現できるのである。
上記実施例ではバッファメモリ６のデータは総てメイ
ンバス１のインターフェースユニット２及びサブバス３
のインターフェースユニット４に出力するようになって
いるが同一端末器に対する送信データがバッファメモリ
６内に複数存在すれば、最新のデータ（コマンド）だけ
残して、それまでのデータを削除するようにしても良
い。
ンバス１のインターフェースユニット２及びサブバス３
のインターフェースユニット４に出力するようになって
いるが同一端末器に対する送信データがバッファメモリ
６内に複数存在すれば、最新のデータ（コマンド）だけ
残して、それまでのデータを削除するようにしても良
い。
第４図は或バッファメモリ６の内容を示しており、図
示する状態ではコマンド１はメモリ"1","4","6"に夫々
存在しているが、CPU部５はこのようなとき、メモリ"6"
の最新のコマンド１を残して、メモリ"1","4"のデータ
を削除する。尚図中の（ON）、（OFF）は第５図の端末
器a1の操作スイッチSWの操作によって送られる端末器b1
の負荷Ｒのオン、オフデータを夫々示す。
示する状態ではコマンド１はメモリ"1","4","6"に夫々
存在しているが、CPU部５はこのようなとき、メモリ"6"
の最新のコマンド１を残して、メモリ"1","4"のデータ
を削除する。尚図中の（ON）、（OFF）は第５図の端末
器a1の操作スイッチSWの操作によって送られる端末器b1
の負荷Ｒのオン、オフデータを夫々示す。
ところでメインバス１のインターフェースユニット２
からの入出力数がサブバス３のインターフェースユニッ
ト４の入出力数より多いとき（一般的にメインバス１の
方が通信等を行うため、負荷制御用バスのサブシステム
よりデータが多い）、メインバス１のインターフェース
ユニット２の負担にならないように一度だけハンドシェ
ィクでサブバス３側とのデータのやりとりができるよう
にしたゲートウェイＸを第６図に示す。
からの入出力数がサブバス３のインターフェースユニッ
ト４の入出力数より多いとき（一般的にメインバス１の
方が通信等を行うため、負荷制御用バスのサブシステム
よりデータが多い）、メインバス１のインターフェース
ユニット２の負担にならないように一度だけハンドシェ
ィクでサブバス３側とのデータのやりとりができるよう
にしたゲートウェイＸを第６図に示す。
第７図はメインバス１のインターフェースユニット２
からサブバス３のインターフェースユニット4a,4bへの
送信データのハンドシェィクのタイミング、第８図はサ
ブバス３のインターフェースユニット4a,4bからメイン
バス１のインターフェースユニット２への受信データの
ハンドシェィクのタイミングを示す。
からサブバス３のインターフェースユニット4a,4bへの
送信データのハンドシェィクのタイミング、第８図はサ
ブバス３のインターフェースユニット4a,4bからメイン
バス１のインターフェースユニット２への受信データの
ハンドシェィクのタイミングを示す。
まず８ビットのインターフェースユニット２から４ビ
ットのインターフェースユニット4a,4bに第７図（ｂ）
に示す送信データを出力するとき、インターフェースユ
ニット２は送信データをセットして、第７図（ａ）に示
すST1信号を出力し、第７図（ｅ）に示すACK3信号を待
つ。インターフェースユニット4aはST1信号を受け取る
と、送信データの上位４ビットを入力してACK1信号を第
７図（ｃ）に示すように返信する。又インターフェース
ユニット４もST1信号を受け取ると、送信データの下位
４ビットを入力して第７図（ｄ）に示すACK2信号を返信
する。
ットのインターフェースユニット4a,4bに第７図（ｂ）
に示す送信データを出力するとき、インターフェースユ
ニット２は送信データをセットして、第７図（ａ）に示
すST1信号を出力し、第７図（ｅ）に示すACK3信号を待
つ。インターフェースユニット4aはST1信号を受け取る
と、送信データの上位４ビットを入力してACK1信号を第
７図（ｃ）に示すように返信する。又インターフェース
ユニット４もST1信号を受け取ると、送信データの下位
４ビットを入力して第７図（ｄ）に示すACK2信号を返信
する。
ACK1信号及びACK2信号はフリップフロップ7a,7bの夫
々のクロック信号となる。そのフリップフロップ7a,7b
のＱ出力はアンドゲート８に入り、ACK1信号及びACK2信
号が共にセットされないとACK3信号がゲート出力として
得られないようになっている。つまりインターフェース
ユニット4a,4bが共に送信データを受け取ってから、ACK
3信号を返信している。
々のクロック信号となる。そのフリップフロップ7a,7b
のＱ出力はアンドゲート８に入り、ACK1信号及びACK2信
号が共にセットされないとACK3信号がゲート出力として
得られないようになっている。つまりインターフェース
ユニット4a,4bが共に送信データを受け取ってから、ACK
3信号を返信している。
同様にインターフェースユニット4a,4bからインター
フェースユニット２へ双方の受信データ（４ビット毎）
がセットされて第８図（ａ），（ｂ）に示す夫々のST2
信号,ST3信号をフリップフロップ9a,9bのクロック信号
として入力し、フリップフロップ9a,9bのＱ出力がアン
ドゲート10に入力した場合にST4信号として第８図
（ｃ）に示すようにゲート出力がインターフェースユニ
ット２へ出力して、第８図（ｄ）に示す受信データをイ
ンターフェースユニット２へ送信し、このデータを受け
取ったインターフェースユニット２からは第８図（ｅ）
に示すACK4信号をインターフェースユニット4a,4b側へ
伝送してハンドシェィクが行なわれる。
フェースユニット２へ双方の受信データ（４ビット毎）
がセットされて第８図（ａ），（ｂ）に示す夫々のST2
信号,ST3信号をフリップフロップ9a,9bのクロック信号
として入力し、フリップフロップ9a,9bのＱ出力がアン
ドゲート10に入力した場合にST4信号として第８図
（ｃ）に示すようにゲート出力がインターフェースユニ
ット２へ出力して、第８図（ｄ）に示す受信データをイ
ンターフェースユニット２へ送信し、このデータを受け
取ったインターフェースユニット２からは第８図（ｅ）
に示すACK4信号をインターフェースユニット4a,4b側へ
伝送してハンドシェィクが行なわれる。
而して第６図回路ではメインバス１のインターフェー
スユニット２はサブバス３の複数のインターフェースユ
ニット4a,4bと一度のハンドシェィクでデータのやり取
りが行えるのである。尚A2a,A2bはインターフェースユ
ニット4a,4bのアドレスを示す。
スユニット２はサブバス３の複数のインターフェースユ
ニット4a,4bと一度のハンドシェィクでデータのやり取
りが行えるのである。尚A2a,A2bはインターフェースユ
ニット4a,4bのアドレスを示す。
［発明の効果］ 本発明は固有のアドレスを持ったメインバスのインタ
ーフェースユニットと、メインバスといは伝送方式と伝
送速度が異なり、固有のアドレスを持ったサブバスのイ
ンターフェースユニットと、メインバスとサブバスとの
間のデータ授受のハンドシェィクの中継制御を行うCPU
部と、メインバスとサブバス間の伝送速度の差によって
生じるデータの停滞時にCPU部の制御の下でデータを退
避させるバッファメモリとから成るので、ハンドシェィ
クするときCPU部５が必ずACK信号を返信することによ
り、各インターフェースユニット内にデータが停滞する
ことが無くなり、結果夫々のシステム系内の信号伝送が
スムースに行え、更にバッファメモリは、データの有／
無を示すビットとデータが送信データか受信データかを
区別する送信／受信ビットとで関連付けたデータテーブ
ルを持ち、CPU部はバッファメモリのデータの有／無の
ビットのチェックを行なって「有」であれば送信／受信
ビットのチェックを行ない、メインアバスのインターフ
ェースユニットへの出力かサブバスのインターフェース
ユニットへの出力かを判断するので、バッファメモリが
送信データ用及び受信データ用として夫々固有のメモリ
に分割されることなく、送信／受信ビットのチェックに
より区別することにより自由な割当てができ、送信及び
受信用のバッファメモリを兼用することにより、効率の
よいバッファを実現できるという効果を奏する。
ーフェースユニットと、メインバスといは伝送方式と伝
送速度が異なり、固有のアドレスを持ったサブバスのイ
ンターフェースユニットと、メインバスとサブバスとの
間のデータ授受のハンドシェィクの中継制御を行うCPU
部と、メインバスとサブバス間の伝送速度の差によって
生じるデータの停滞時にCPU部の制御の下でデータを退
避させるバッファメモリとから成るので、ハンドシェィ
クするときCPU部５が必ずACK信号を返信することによ
り、各インターフェースユニット内にデータが停滞する
ことが無くなり、結果夫々のシステム系内の信号伝送が
スムースに行え、更にバッファメモリは、データの有／
無を示すビットとデータが送信データか受信データかを
区別する送信／受信ビットとで関連付けたデータテーブ
ルを持ち、CPU部はバッファメモリのデータの有／無の
ビットのチェックを行なって「有」であれば送信／受信
ビットのチェックを行ない、メインアバスのインターフ
ェースユニットへの出力かサブバスのインターフェース
ユニットへの出力かを判断するので、バッファメモリが
送信データ用及び受信データ用として夫々固有のメモリ
に分割されることなく、送信／受信ビットのチェックに
より区別することにより自由な割当てができ、送信及び
受信用のバッファメモリを兼用することにより、効率の
よいバッファを実現できるという効果を奏する。
第１図は本発明の実施例の回路構成図、第２図、第３図
は同上のバッファメモリの説明図、第４図は別の実施例
のバッファメモリの説明図、第５図は同上のシステム構
成図、第６図はゲートウェイの他の例の回路構成図、第
７図、第８図は同上の動作説明用タイムチャート、第９
図はホームバスシステムの構成図、第10図は従来例の回
路構成図、第11図は同上の動作説明用タイムチャートで
ある。 １……メインバス、2,4……インターフェースユニッ
ト、３……サブバス、５……CPU部、６……バッファメ
モリ、A1,A2……アドレスである。
は同上のバッファメモリの説明図、第４図は別の実施例
のバッファメモリの説明図、第５図は同上のシステム構
成図、第６図はゲートウェイの他の例の回路構成図、第
７図、第８図は同上の動作説明用タイムチャート、第９
図はホームバスシステムの構成図、第10図は従来例の回
路構成図、第11図は同上の動作説明用タイムチャートで
ある。 １……メインバス、2,4……インターフェースユニッ
ト、３……サブバス、５……CPU部、６……バッファメ
モリ、A1,A2……アドレスである。
Claims (1)
- 【請求項１】固有のアドレスを持ったメインバスのイン
ターフェースユニットと、メインバスとは伝送方式と伝
送速度が異なり、固有のアドレスを持ったサブバスのイ
ンターフェースユニットと、メインバスとサブバスとの
間のデータ授受のハンドシェイクの中継制御を行うCPU
部と、メインバスとサブバス間の伝送速度の際によって
生じるデータの停滞時にCPU部の制御の下でデータを退
避させるバッファメモリとから成り、バッファメモリ
は、データの有／無を示すビットとデータが送信データ
か受信データかを区別する送信／受信ビットとで関連付
けたデータテーブルを持ち、CPU部はバッファメモリの
データの有／無のビットのチェックを行なって「有」で
あれば送信／受信ビットのチェックを行ない、メインア
バスのインターフェースユニットへの出力かサブバスの
インターフェースユニットへの出力かを判断することを
特徴とするゲートウェイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188101A JP2501450B2 (ja) | 1987-07-28 | 1987-07-28 | ゲ−トウエイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188101A JP2501450B2 (ja) | 1987-07-28 | 1987-07-28 | ゲ−トウエイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432549A JPS6432549A (en) | 1989-02-02 |
| JP2501450B2 true JP2501450B2 (ja) | 1996-05-29 |
Family
ID=16217718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62188101A Expired - Lifetime JP2501450B2 (ja) | 1987-07-28 | 1987-07-28 | ゲ−トウエイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501450B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144087A (en) * | 1990-12-20 | 1992-09-01 | Great Lakes Chemical Corp. | Process for the preparation of dibromonitro-alcohols and blends with dibromonitro-alcohols |
| US5075510A (en) * | 1990-12-20 | 1991-12-24 | Great Lakes Chemical Corporation | Process for the preparation of bromonitro-alcohols |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61125256A (ja) * | 1984-11-21 | 1986-06-12 | Mitsubishi Electric Corp | 通信制御方法 |
| JPS62185427A (ja) * | 1986-02-10 | 1987-08-13 | Matsushita Electric Ind Co Ltd | ゲ−トウエイ装置 |
| JPH0681141B2 (ja) * | 1986-03-31 | 1994-10-12 | 株式会社東芝 | ゲ−トウエイ |
-
1987
- 1987-07-28 JP JP62188101A patent/JP2501450B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6432549A (en) | 1989-02-02 |
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