JP2024065812A - 出力回路 - Google Patents
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Abstract
【課題】サージノイズによる素子の破損を防止する。【解決手段】出力回路は、第1トランジスタと第1トランジスタよりも低電位側に配置された第2トランジスタとがプッシュプル型に接続される出力回路である。出力回路は、第1トランジスタと第2トランジスタとの保護回路として、第1トランジスタの第1ソース端子と第2トランジスタの第2ソース端子と間に接続されるアクティブクランプを含む第1回路を備える。出力回路は、第1トランジスタと第2トランジスタとの保護回路として、第1ソース端子と第2ソース端子との間に接続されるダイオードを含む第2回路を備える。【選択図】図4
Description
本開示は、出力回路に関する。
特許文献1には、一対の駆動電圧供給ラインの間でトーテムポール構造をなすローサイドおよびハイサイドの主スイッチ素子の接続点に負荷が接続される負荷駆動回路が開示されている。負荷駆動回路には、ハイサイドのトランジスタに対する保護回路部が設けられている。この保護回路部は、過電圧防止用のスイッチング手段としてのMOSFET(Metal Oxide Semiconductor Field Effect Transistor)に対して、その電圧制御手段として抵抗を設けるとともに、MOSFETのゲート・ドレイン間にコンデンサを接続している。
センサ等に搭載されるインターフェース用の出力回路に含まれる素子は、サージノイズ(例えば、静電気ノイズ)によって破損する恐れがある。
特許文献1の負荷駆動回路では、外部からの急峻なサージノイズによるトランジスタの破損を保護回路によって防ぐ。しかしながら、所定の時間(例えば、数十ナノ秒)続くサージノイズが素子にかかる場合、素子が発熱し破損する可能性がある。出力回路に含まれる素子がサージノイズによって破損するのを防ぐために、出力回路のサージノイズに対する耐性を上げる必要がある。
本開示は、上述した従来の状況に鑑みて案出され、サージノイズによる素子の破損を防止すること目的とする。
本開示は、第1トランジスタと前記第1トランジスタよりも低電位側に配置される第2トランジスタとがプッシュプル型に接続される出力回路であって、前記第1トランジスタと前記第2トランジスタとの保護回路として、前記第1トランジスタの第1ソース端子と前記第2トランジスタの第2ソース端子と間に接続されるアクティブクランプを含む第1回路と、前記第1ソース端子と前記第2ソース端子との間に接続されるダイオードを含む第2回路と、を備える出力回路を提供する。
本開示によれば、サージノイズによる素子の破損を防止することができる。
以下、図面を適宜参照して、本開示に係る集積回路を具体的に開示した実施の形態について、詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、すでによく知られた事項の詳細説明および実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、添付図面および以下の説明は、当業者が本開示を十分に理解するために提供されるのであって、これらにより特許請求の記載の主題を限定することは意図されていない。
<背景>
静電気の放電、雷またはスイッチの断続等によって意図しない過渡的なサージノイズによって、出力回路に高電圧がかかることがある。このようなサージノイズによって、出力回路が破損する可能性がある。そのため、出力回路のサージノイズ耐性を向上させる必要がある。
静電気の放電、雷またはスイッチの断続等によって意図しない過渡的なサージノイズによって、出力回路に高電圧がかかることがある。このようなサージノイズによって、出力回路が破損する可能性がある。そのため、出力回路のサージノイズ耐性を向上させる必要がある。
例えば、出力回路が数センチメートルの小さいサイズの光電センサに搭載される場合、出力回路は小型であることが望まれる。そのため、サージノイズ耐性ための外部装置を出力回路に付加せず、小型でかつサージノイズ耐性の高い出力回路の実現が求められている。本開示は、上述した従来の状況に鑑みて案出され、小型でサージノイズ耐性の高い出力回路を提供する。
<本実施の形態>
図1を参照して、本実施の形態に係るサージノイズの波形の一例について説明する。図1は、本実施の形態に係るサージノイズの波形の一例を示す図である。
図1を参照して、本実施の形態に係るサージノイズの波形の一例について説明する。図1は、本実施の形態に係るサージノイズの波形の一例を示す図である。
サージノイズLiは、サージノイズの時間波形である。サージノイズは、例えば、静電気によるノイズである。図1に示すグラフは、縦軸がサージノイズの電流値を、横軸が時間を表す。
サージノイズLiは、急峻なノイズである第1ノイズF1と、緩やかなノイズである第2ノイズF2とで構成される。第1ノイズF1の電流値のピーク値(例えば、値I1)は、第2ノイズF2の電流値のピーク値(例えば、値I2)よりも大きい。
第1ノイズF1の時間幅(例えば、時刻t0から時刻t1までの時間)は、数ナノ秒のオーダである。
第2ノイズF2の時間幅(例えば、時刻t1から時刻t2までの時間)は、数十ナノ秒のオーダである。
以下、図1で示すサージノイズLiが、第1集積回路1(図2参照)、第2集積回路2(図3参照)および第3集積回路3(図4)の端子K2に印加されるものとする。
また、値I1および値I2は電流値であって、電圧ではkVオーダに相当する。
次に、図2を参照して、アクティブクランプを含む第1集積回路1を説明する。図2は、アクティブクランプを含む第1集積回路1を示す図である。
第1集積回路1は、Pチャネル型のMOS電界効果トランジスタM1(以下、Pチャネル型MOSFETM1と称する)とNチャネル型のMOS電界効果トランジスタM2(以下、Nチャネル型MOSFETM2と称する)がプッシュプル型に接続される集積回路である。第1集積回路1は、通信処理制御回路10を含む。なお、第2集積回路2(図3参照)および第3集積回路3(図4)も同様にPチャネル型MOSFETM1とNチャネル型MOSFETM2とがプッシュプル型に接続される集積回路であり、通信処理制御回路10を含む。なお、プッシュプル型に接続されるのはMOSFETに限られず、バイポーラトランジスタ(例えば、PNP型トランジスタまたはNPN型トランジスタ)でもよい。Pチャネル型MOSFETM1は第1トランジスタに、Nチャネル型MOSFETM2は第2トランジスタに読み替えられてよい。
通信処理制御回路10は、通信(例えば、第1集積回路1が搭載されたセンサ等と上位システムとの通信)を制御するための回路である。
端子K1は、第1集積回路1が駆動するための電圧を供給する電圧供給端子である。端子K2は、第1集積回路1の信号を出力する出力端子である。端子K3は、グランドに接続されるグランド端子である。
Pチャネル型MOSFETM1のソース端子は、端子K1に接続される。Pチャネル型MOSFETM1のドレイン端子は、端子K2に接続される。
Nチャネル型MOSFETM2のドレイン端子は、端子K2に接続される。Nチャネル型MOSFETM2のソース端子は、端子K3に接続される。
Pチャネル型MOSFETM1のソース端子とゲート端子との間に抵抗R1が接続される。Nチャネル型MOSFETM2のゲート端子とソース端子との間に抵抗R2が接続される。
アクティブクランプAC1とコンデンサC1とが並列に接続される。アクティブクランプAC1とコンデンサC1とは、Pチャネル型MOSFETM1のゲート端子と端子K2との間に接続される。
アクティブクランプAC2とコンデンサC2とが並列に接続される。アクティブクランプAC2とコンデンサC2とは端子K2とNチャネル型MOSFETM2のゲート端子との間に接続される。
第1集積回路1の端子K2に正のサージノイズLiが印加された際の電流の流れを説明する。
Nチャネル型MOSFETM2がオフ状態で端子K2に正のサージノイズLiが印加されると、コンデンサC2の充電が開始される。このとき抵抗R2へ電流が流れることでゲート端子に電圧がかかりNチャネル型MOSFETM2がオン状態となり、Nチャネル型MOSFETM2に電流が流れる。コンデンサC2の充電が完了する前にアクティブクランプAC2のツェナーダイオードがブレイクダウンし、アクティブクランプAC2と抵抗R2とを電流が流れることでNチャネル型MOSFETM2のゲート端子に電圧がかかる状態が維持される。これにより、Nチャネル型MOSFETM2のオン状態も維持され、Nチャネル型MOSFETM2に電流が流れる。
サージノイズLiの第1ノイズF1はコンデンサC2とアクティブクランプAC2と抵抗R2とによってオン状態となるNチャネル型MOSFETM2を流れるため、第1集積回路1は、サージノイズLiの第1ノイズF1がオフ状態のNチャネル型MOSFETM2に印加されるのを防ぐことができる。これにより第1集積回路1は、Nチャネル型MOSFETM2が破損することを防ぐことができる。しかしながら、第2ノイズF2がNチャネル型MOSFETM2に流れる際、素子が発熱し破損してしまう。
なお、負のサージノイズLiが端子K2に印加される場合、サージノイズLiの第1ノイズF1はコンデンサC1とアクティブクランプAC1と抵抗R1によってオン状態となるPチャネル型MOSFETM1を流れるため、第1集積回路1は、サージノイズLiの第1ノイズF1がオフ状態のPチャネル型MOSFETM1に印加されるのを防ぐことができる。これにより第1集積回路1は、Pチャネル型MOSFETM1が破損することを防ぐことができる。しかしながら、第2ノイズF2がPチャネル型MOSFETM1に流れる際、素子が発熱し破損してしまう。
このように、アクティブクランプを含む第1集積回路1は、サージノイズLiの急峻なノイズである第1ノイズF1によって素子の破損することは防ぐことができる。しかしながら、アクティブクランプを含む第1集積回路1では、サージノイズLiの緩やかなノイズである第2ノイズF2によって素子が破損するという課題がある。
次に、図3を参照して、ダイオードを含む第2集積回路2を説明する。図3は、ダイオードを含む第2集積回路2を示す図である。
抵抗R3は、Pチャネル型MOSFETM1のソース端子に直列に接続される。抵抗R3およびPチャネル型MOSFETM1と、ツェナーダイオードD1と、は並列に接続される。この抵抗R3、Pチャネル型MOSFETM1およびツェナーダイオードD1は、端子K1と端子K2との間に接続される。ツェナーダイオードD1は、端子K1側がカソード、端子K2側がアノードとなる。
抵抗R4は、Nチャネル型MOSFETM2のソース端子に直列に接続される。Nチャネル型MOSFETM2および抵抗R4と、ツェナーダイオードD2と、は並列に接続される。このNチャネル型MOSFETM2、抵抗R4およびツェナーダイオードD2は、端子K2と端子K3との間に接続される。ツェナーダイオードD2は、端子K2側がカソード、端子K3側がアノードとなる。
コンデンサC3は、端子K1と端子K3との間に接続される。
第2集積回路2の端子K2に正のサージノイズLiが印加された際の電流の流れを説明する。
ツェナーダイオードD1とツェナーダイオードD2とには、定常状態で逆方向のバイアスがかかっている。その状態から、ツェナーダイオードD1に順方向の電流が流れようとする際、ツェナーダイオードD1に電流が流れるまで所定の時間が必要である。以下、所定の時間を回復時間と称する。サージノイズLiが端子K2に印加された瞬間から回復時間経過するまで、ツェナーダイオードD1には電流は流れない。ツェナーダイオードD1およびツェナーダイオードD2に電流が流れないため、端子K2にサージノイズLiが印加されると、端子K2、Nチャネル型MOSFETM2、抵抗R4、端子K3の順でNチャネル型MOSFETM2に電流が流れる。端子K2にサージノイズLiが印加されてから回復時間経過すると、ツェナーダイオードD1に電流が流れる。つまり、端子K2、ツェナーダイオードD1、コンデンサC3、端子K3の順の経路にも電流が流れる。
以上により、正のサージノイズLiが端子K2に印加される場合、第2ノイズF2はツェナーダイオードD1とNチャネル型MOSFETM2とに分散される。これにより、Nチャネル型MOSFETM2が、第2ノイズF2によって破損するのは防止することができる。一方、サージノイズLiの急峻な第1ノイズF1がNチャネル型MOSFETM2に流れることにより、Nチャネル型MOSFETM2が破損してしまうという課題がある。
また、負のサージノイズLiが端子K2に印加される場合、第2ノイズF2はツェナーダイオードD2とPチャネル型MOSFETM1とに分散される。これにより、Pチャネル型MOSFETM1が、第2ノイズF2によって破損するのは防止することができる。一方、サージノイズLiの急峻な第1ノイズF1がPチャネル型MOSFETM1に流れることにより、Pチャネル型MOSFETM1が破損してしまうという課題がある。
次に、図4を参照して、本実施の形態に係る第3集積回路3を説明する。図4は、本実施の形態に係る第3集積回路3を示す図である。第3集積回路3は、アクティブクランプとダイオードとを含む集積回路である。
ツェナーダイオードD3とPチャネル型MOSFETM1とは、並列に接続される。ツェナーダイオードD3とPチャネル型MOSFETM1とは、端子K1と端子K2との間に接続される。ツェナーダイオードD3は、端子K1側がカソード、端子K2側がアノードとなる。Pチャネル型MOSFETM1のソース端子は、端子K1に接続される。Pチャネル型MOSFETM1のドレイン端子は、端子K2に接続される。
ツェナーダイオードD4とNチャネル型MOSFETM2とは、並列に接続される。ツェナーダイオードD4とNチャネル型MOSFETM2とは、端子K2と端子K3との間に接続される。ツェナーダイオードD4は、端子K2側がカソード、端子K3側がアノードとなる。Nチャネル型MOSFETM2のドレイン端子は、端子K2に接続される。Nチャネル型MOSFETM2のソース端子は、端子K3に接続される。
ツェナーダイオードD5は、端子K1と端子K3との間に接続される。ツェナーダイオードD5は、端子K2側がカソード、端子K3側がアノードとなる。
コンデンサC3は、端子K1と端子K3との間に接続される。
Pチャネル型MOSFETM1のソース端子とゲート端子との間に抵抗R1が接続される。Nチャネル型MOSFETM2のゲート端子とソース端子との間に抵抗R2が接続される。
アクティブクランプAC1とコンデンサC1とが並列に接続される。アクティブクランプAC1とコンデンサC1とは、Pチャネル型MOSFETM1のゲート端子と端子K2との間に接続される。
アクティブクランプAC2とコンデンサC2とが並列に接続される。アクティブクランプAC2とコンデンサC2とは端子K2とNチャネル型MOSFETM2のゲート端子との間に接続される。
第3集積回路3の端子K2に正のサージノイズLiが印加された場合の電流の流れを説明する。
ツェナーダイオードD3には定常状態で逆方向のバイアスがかかっている。ツェナーダイオードD3がブレイクダウンするまでツェナーダイオードD3の逆方向に電流は流れない。またツェナーダイオードD4には定常状態で逆方向のバイアスがかかっている。ツェナーダイオードD4がブレイクダウンするまでツェナーダイオードD4の逆方向に電流は流れない。サージノイズLiが端子K2に印加される際、ツェナーダイオードD3の順方向に電流が流れ始めるまで回復時間必要となる。このためツェナーダイオードD3には、サージノイズLiが端子K2に印加されてから回復時間経過するまで電流は流れない。
サージノイズLiが端子K2に印加される際、まず、コンデンサC2の充電が開始される。コンデンサC2への充電が続けられている間、抵抗R2へ電流が流れることでNチャネル型MOSFETM2のゲート端子に電圧がかかりNチャネル型MOSFETM2がオン状態となる。Nチャネル型MOSFETM2がオン状態となると、端子K2、Nチャネル型MOSFETM2、端子K3の順で電流が流れる。コンデンサ(コンデンサC1およびコンデンサC2)の充電が完了するまでにかかる時間を充電時間と称する。
コンデンサC2の充電が開始されてから充電時間経過する前にアクティブクランプAC2のツェナーダイオードがブレイクダウンする。アクティブクランプAC2のツェナーダイオードがブレイクダウンすると、端子K2、アクティブクランプAC2、抵抗R2、端子K3の順で電流が流れる。これにより、Nチャネル型MOSFETM2のゲート端子に電圧がかかる状態が維持され、Nチャネル型MOSFETM2のオン状態も維持される。
Nチャネル型MOSFETM2のオン状態が維持されることで、端子K2、Nチャネル型MOSFETM2、端子K3の順で電流が流れる状態も維持される。
Nチャネル型MOSFETM2のオン状態が維持されることで、端子K2、Nチャネル型MOSFETM2、端子K3の順で電流が流れる状態も維持される。
端子K2にサージノイズLiが印加されてから回復時間経過すると、ツェナーダイオードD3の順方向に電流が流れ、端子K2、ツェナーダイオードD3、コンデンサC3、端子K3の順に電流が流れる。
以上により、アクティブクランプとダイオードとを含む第3集積回路3では、サージノイズLiの第1ノイズF1はアクティブクランプAC2を含む第1回路によってオフ状態のNチャネル型MOSFETM2に印加されるのを回避することができる。サージノイズLiの第2ノイズF2は、ツェナーダイオードD3とNチャネル型MOSFETM2とに分散して流れる。これにより、第2ノイズF2によってNチャネル型MOSFETM2が破損するのを防ぐことができる。アクティブクランプとダイオードとを含む第3集積回路3は、サージノイズLiによってPチャネル型MOSFETM1とNチャネル型MOSFETM2とが破損することを防ぐことができる。
なお、第3集積回路3は、アクティブクランプ(例えば、アクティブクランプAC1,AC2)を含む第1回路の代わりに、過電圧防止回路を使用してもよい。過電圧防止回路とは、出力端子(例えば、端子K2)にサージノイズLiが印加される際、オン状態もしくはオフ状態に切り替わるスイッチング回路である。過電圧防止回路を含む第3集積回路3は、サージノイズLiの第1ノイズF1は、過電圧防止回路によって、オフ状態のNチャネル型MOSFETM2に印加されるのを回避することができる。
回復時間は、Pチャネル型MOSFETM1およびNチャネル型MOSFETM2が第2ノイズF2で破損しない程度に短い必要がある。充電時間は、アクティブクランプAC1,AC2のツェナーダイオードがブレイクダウンする時間より長い必要がある。
次に、負のサージノイズLiが第3集積回路3の端子K2に印加される場合の、電流の流れを説明する。
サージノイズLiが端子K2に印加される場合、ツェナーダイオードD4の順方向に電流が流れ始めるまで回復時間必要となる。このためツェナーダイオードD4には、サージノイズLiが端子K2に印加されてから回復時間経過するまで電流は流れない。
サージノイズLiが端子K2に印加される際、まず、コンデンサC1の充電が開始される。コンデンサC1への充電が続けられている間、抵抗R1へ電流が流れることでPチャネル型MOSFETM1のゲート端子に電圧がかかりPチャネル型MOSFETM1がオン状態となる。Pチャネル型MOSFETM1がオン状態となると、端子K1、Pチャネル型MOSFETM1、端子K2の順で電流が流れる。
コンデンサC1の充電が開始されてから充電時間経過する前にアクティブクランプAC1のツェナーダイオードがブレイクダウンする。アクティブクランプAC1のツェナーダイオードがブレイクダウンすると、端子K1、抵抗R1、アクティブクランプAC1、端子K2の順で電流が流れる。これにより、Pチャネル型MOSFETM1のゲート端子に電圧がかかる状態が維持され、Pチャネル型MOSFETM1のオン状態も維持される。Pチャネル型MOSFETM1のオン状態が維持されることで、端子K1、Pチャネル型MOSFETM1、端子K2の順で電流が流れる状態も維持される。
端子K2にサージノイズLiが印加されてから回復時間経過すると、ツェナーダイオードD4の順方向に電流が流れ、端子K1、コンデンサC3、ツェナーダイオードD4、端子K2の順に電流が流れる。
以上により、アクティブクランプとダイオードとを含む第3集積回路3では、サージノイズLiの第1ノイズF1はアクティブクランプ含む第1回路によってオフ状態のPチャネル型MOSFETM1に印加されるのを回避することができる。サージノイズLiの第2ノイズF2は、ツェナーダイオードD4とPチャネル型MOSFETM1とに分散して流れる。これにより、第2ノイズF2によってPチャネル型MOSFETM1が破損するのを防ぐことができる。アクティブクランプとダイオードとを含む第3集積回路3は、サージノイズLiによってPチャネル型MOSFETM1とNチャネル型MOSFETM2とが破損することを防ぐことができる。
(本開示のまとめ)
以上の実施の形態の記載により、下記技術が開示される。
以上の実施の形態の記載により、下記技術が開示される。
<技術1>
本実施の形態に係る出力回路(例えば、第3集積回路3)は、第1トランジスタ(例えば、Pチャネル型MOSFETM1)と第1トランジスタよりも低電位側に配置される第2トランジスタ(例えば、Nチャネル型MOSFETM2)とがプッシュプル型に接続される出力回路であって、出力回路は、第1トランジスタと第2トランジスタとの保護回路として、第1トランジスタの第1ソース端子と第2トランジスタの第2ソース端子と間に接続されるアクティブクランプを含む第1回路と、第1ソース端子と第2ソース端子との間に接続されるダイオードを含む第2回路と、を備える。
これにより、本実施の形態に係る出力回路は、サージノイズを防ぐ外部装置を付加することなく、サージノイズへの耐性を高めることができる。本実施の形態に係る出力回路は、小型でかつサージノイズ耐性の高い回路となる。
本実施の形態に係る出力回路(例えば、第3集積回路3)は、第1トランジスタ(例えば、Pチャネル型MOSFETM1)と第1トランジスタよりも低電位側に配置される第2トランジスタ(例えば、Nチャネル型MOSFETM2)とがプッシュプル型に接続される出力回路であって、出力回路は、第1トランジスタと第2トランジスタとの保護回路として、第1トランジスタの第1ソース端子と第2トランジスタの第2ソース端子と間に接続されるアクティブクランプを含む第1回路と、第1ソース端子と第2ソース端子との間に接続されるダイオードを含む第2回路と、を備える。
これにより、本実施の形態に係る出力回路は、サージノイズを防ぐ外部装置を付加することなく、サージノイズへの耐性を高めることができる。本実施の形態に係る出力回路は、小型でかつサージノイズ耐性の高い回路となる。
<技術2>
技術1に記載の出力回路において、第1回路は、第1トランジスタの第1ソース端子と第1ゲート端子との間に接続される第1抵抗(例えば、抵抗R1)と、第1トランジスタの第1ゲート端子と第1ドレイン端子との間に接続される第1アクティブクランプ(例えば、アクティブクランプAC1)と、第2トランジスタの第2ゲート端子と第2ソース端子との間に接続される第2抵抗(例えば、抵抗R2)と、第2トランジスタの第2ドレイン端子と第2ゲート端子との間に接続される第2アクティブクランプ(例えば、アクティブクランプAC2)と、を含む。
これにより、本実施の形態に係る出力回路は、サージノイズが出力回路に印加される瞬間に発生する急峻なノイズ(例えば、第1ノイズF1)が、オフ状態のMOSFET(例えば、Pチャネル型MOSFETM1またはNチャネル型MOSFETM2)に流れるのを防ぐことができる。つまり、出力回路は、サージノイズの急峻なノイズによってMOSFETが破損するのを防ぐことができる。
技術1に記載の出力回路において、第1回路は、第1トランジスタの第1ソース端子と第1ゲート端子との間に接続される第1抵抗(例えば、抵抗R1)と、第1トランジスタの第1ゲート端子と第1ドレイン端子との間に接続される第1アクティブクランプ(例えば、アクティブクランプAC1)と、第2トランジスタの第2ゲート端子と第2ソース端子との間に接続される第2抵抗(例えば、抵抗R2)と、第2トランジスタの第2ドレイン端子と第2ゲート端子との間に接続される第2アクティブクランプ(例えば、アクティブクランプAC2)と、を含む。
これにより、本実施の形態に係る出力回路は、サージノイズが出力回路に印加される瞬間に発生する急峻なノイズ(例えば、第1ノイズF1)が、オフ状態のMOSFET(例えば、Pチャネル型MOSFETM1またはNチャネル型MOSFETM2)に流れるのを防ぐことができる。つまり、出力回路は、サージノイズの急峻なノイズによってMOSFETが破損するのを防ぐことができる。
<技術3>
技術1または技術2に記載の出力回路において、第1回路は、第1ゲート端子と第1ドレイン端子との間に接続される第1コンデンサ(例えば、コンデンサC1)と、第2ドレイン端子と第2ゲート端子との間に接続される第2コンデンサ(例えば、コンデンサC2)と、をさらに備える。
これにより、本実施の形態に係る出力回路は、サージノイズが出力回路に印加される瞬間に発生する急峻なノイズによってMOSFETが破損するのを防ぐことができる。
技術1または技術2に記載の出力回路において、第1回路は、第1ゲート端子と第1ドレイン端子との間に接続される第1コンデンサ(例えば、コンデンサC1)と、第2ドレイン端子と第2ゲート端子との間に接続される第2コンデンサ(例えば、コンデンサC2)と、をさらに備える。
これにより、本実施の形態に係る出力回路は、サージノイズが出力回路に印加される瞬間に発生する急峻なノイズによってMOSFETが破損するのを防ぐことができる。
<技術4>
技術1から3のいずれか1つに記載の出力回路において、第1ソース端子は電圧供給端子(例えば、端子K1)に、第1トランジスタのドレイン端子と第2トランジスタのドレイン端子とは出力端子(例えば、端子K2)に、第2ソース端子はグランド端子(例えば、端子K3)に、接続され、第2回路は、電圧供給端子と出力端子との間に、第1ダイオード(例えば、ツェナーダイオードD3)が接続され、出力端子とグランド端子との間に第2ダイオード(例えば、ツェナーダイオードD4)が接続され、電圧供給端子とグランド端子との間に第3コンデンサが接続される回路である。
これにより、本実施の形態にかかる出力回路は、サージノイズの緩やかに続く成分(例えば、第2ノイズF2)によって、MOSFETが破損するのを防ぐことができる。
技術1から3のいずれか1つに記載の出力回路において、第1ソース端子は電圧供給端子(例えば、端子K1)に、第1トランジスタのドレイン端子と第2トランジスタのドレイン端子とは出力端子(例えば、端子K2)に、第2ソース端子はグランド端子(例えば、端子K3)に、接続され、第2回路は、電圧供給端子と出力端子との間に、第1ダイオード(例えば、ツェナーダイオードD3)が接続され、出力端子とグランド端子との間に第2ダイオード(例えば、ツェナーダイオードD4)が接続され、電圧供給端子とグランド端子との間に第3コンデンサが接続される回路である。
これにより、本実施の形態にかかる出力回路は、サージノイズの緩やかに続く成分(例えば、第2ノイズF2)によって、MOSFETが破損するのを防ぐことができる。
<技術5>
技術1から4のいずれか1つに記載の出力回路において、第1ソース端子は電圧供給端子に、第1トランジスタのドレイン端子と第2トランジスタのドレイン端子とは出力端子に、第2ソース端子はグランド端子に、接続され、出力端子に静電気ノイズが入る場合、静電気ノイズが出力端子に入ってから第1時間、第1回路および第1トランジスタまたは第2トランジスタに静電気ノイズに係る電流が流れ、第1時間経過後から第2時間、第2回路にも静電気ノイズに係る電流が流れる。
これにより、本実施の形態に係る出力回路は、アクティブクランプを含む回路と、ダイオードを含む回路とをサージノイズに係る電流が流れることにより、MOSFETが破損することを防ぐことができる。
技術1から4のいずれか1つに記載の出力回路において、第1ソース端子は電圧供給端子に、第1トランジスタのドレイン端子と第2トランジスタのドレイン端子とは出力端子に、第2ソース端子はグランド端子に、接続され、出力端子に静電気ノイズが入る場合、静電気ノイズが出力端子に入ってから第1時間、第1回路および第1トランジスタまたは第2トランジスタに静電気ノイズに係る電流が流れ、第1時間経過後から第2時間、第2回路にも静電気ノイズに係る電流が流れる。
これにより、本実施の形態に係る出力回路は、アクティブクランプを含む回路と、ダイオードを含む回路とをサージノイズに係る電流が流れることにより、MOSFETが破損することを防ぐことができる。
以上、添付図面を参照しながら実施の形態について説明したが、本開示はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、修正例、置換例、付加例、削除例、均等例に想到し得ることは明らかであり、それらについても本開示の技術的範囲に属すると了解される。また、発明の趣旨を逸脱しない範囲において、上述した実施の形態における各構成要素を任意に組み合わせてもよい。
本開示の技術は、サージノイズによる素子の破損を防止する出力回路として有用である。
1 第1集積回路
2 第2集積回路
3 第3集積回路
10 通信処理制御回路
F1 第1ノイズ
F2 第2ノイズ
I1,I2 値
t1,t2 時刻
K1,K2,K3 端子
M1 Pチャネル型MOSFET
M2 Nチャネル型MOSFET
R1,R2,R3 抵抗
Li サージノイズ
C1,C2,C3 コンデンサ
AC1,AC2 アクティブクランプ
D1,D2,D3,D4,D5 ツェナーダイオード
2 第2集積回路
3 第3集積回路
10 通信処理制御回路
F1 第1ノイズ
F2 第2ノイズ
I1,I2 値
t1,t2 時刻
K1,K2,K3 端子
M1 Pチャネル型MOSFET
M2 Nチャネル型MOSFET
R1,R2,R3 抵抗
Li サージノイズ
C1,C2,C3 コンデンサ
AC1,AC2 アクティブクランプ
D1,D2,D3,D4,D5 ツェナーダイオード
Claims (5)
- 第1トランジスタと前記第1トランジスタよりも低電位側に配置される第2トランジスタとがプッシュプル型に接続される出力回路であって、
前記第1トランジスタと前記第2トランジスタとの保護回路として、前記第1トランジスタの第1ソース端子と前記第2トランジスタの第2ソース端子と間に接続されるアクティブクランプを含む第1回路と、前記第1ソース端子と前記第2ソース端子との間に接続されるダイオードを含む第2回路と、を備える、
出力回路。 - 前記第1回路は、
前記第1トランジスタの前記第1ソース端子と第1ゲート端子との間に接続される第1抵抗と、
前記第1トランジスタの前記第1ゲート端子と第1ドレイン端子との間に接続される第1アクティブクランプと、
前記第2トランジスタの第2ゲート端子と前記第2ソース端子との間に接続される第2抵抗と、
前記第2トランジスタの第2ドレイン端子と前記第2ゲート端子との間に接続される第2アクティブクランプと、を含む、
請求項1に記載の出力回路。 - 前記第1回路は、
前記第1ゲート端子と前記第1ドレイン端子との間に接続される第1コンデンサと、前記第2ドレイン端子と前記第2ゲート端子との間に接続される第2コンデンサと、をさらに備える、
請求項2に記載の出力回路。 - 前記第1ソース端子は電圧供給端子に、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子とは出力端子に、前記第2ソース端子はグランド端子に、接続され、
前記第2回路は、前記電圧供給端子と前記出力端子との間に、第1ダイオードが接続され、前記出力端子と前記グランド端子との間に第2ダイオードが接続され、前記電圧供給端子と前記グランド端子との間に第3コンデンサが接続される回路である、
請求項1に記載の出力回路。 - 前記第1ソース端子は電圧供給端子に、前記第1トランジスタのドレイン端子と前記第2トランジスタのドレイン端子とは出力端子に、前記第2ソース端子はグランド端子に、接続され、
前記出力端子に静電気ノイズが入る場合、前記静電気ノイズが前記出力端子に入ってから第1時間、前記第1回路および前記第1トランジスタまたは前記第2トランジスタに前記静電気ノイズに係る電流が流れ、
前記第1時間経過後から第2時間、前記第2回路に前記静電気ノイズに係る電流が流れる、
請求項1に記載の出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022174852A JP2024065812A (ja) | 2022-10-31 | 2022-10-31 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022174852A JP2024065812A (ja) | 2022-10-31 | 2022-10-31 | 出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024065812A true JP2024065812A (ja) | 2024-05-15 |
Family
ID=91065027
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022174852A Pending JP2024065812A (ja) | 2022-10-31 | 2022-10-31 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2024065812A (ja) |
-
2022
- 2022-10-31 JP JP2022174852A patent/JP2024065812A/ja active Pending
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