JP2024065812A - 出力回路 - Google Patents

Abstract

【課題】サージノイズによる素子の破損を防止する。【解決手段】出力回路は、第１トランジスタと第１トランジスタよりも低電位側に配置された第２トランジスタとがプッシュプル型に接続される出力回路である。出力回路は、第１トランジスタと第２トランジスタとの保護回路として、第１トランジスタの第１ソース端子と第２トランジスタの第２ソース端子と間に接続されるアクティブクランプを含む第１回路を備える。出力回路は、第１トランジスタと第２トランジスタとの保護回路として、第１ソース端子と第２ソース端子との間に接続されるダイオードを含む第２回路を備える。【選択図】図４

Description

本開示は、出力回路に関する。

特許文献１には、一対の駆動電圧供給ラインの間でトーテムポール構造をなすローサイドおよびハイサイドの主スイッチ素子の接続点に負荷が接続される負荷駆動回路が開示されている。負荷駆動回路には、ハイサイドのトランジスタに対する保護回路部が設けられている。この保護回路部は、過電圧防止用のスイッチング手段としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に対して、その電圧制御手段として抵抗を設けるとともに、ＭＯＳＦＥＴのゲート・ドレイン間にコンデンサを接続している。

特開２００８－２４５２６２号公報

センサ等に搭載されるインターフェース用の出力回路に含まれる素子は、サージノイズ（例えば、静電気ノイズ）によって破損する恐れがある。

特許文献１の負荷駆動回路では、外部からの急峻なサージノイズによるトランジスタの破損を保護回路によって防ぐ。しかしながら、所定の時間（例えば、数十ナノ秒）続くサージノイズが素子にかかる場合、素子が発熱し破損する可能性がある。出力回路に含まれる素子がサージノイズによって破損するのを防ぐために、出力回路のサージノイズに対する耐性を上げる必要がある。

本開示は、上述した従来の状況に鑑みて案出され、サージノイズによる素子の破損を防止すること目的とする。

本開示は、第１トランジスタと前記第１トランジスタよりも低電位側に配置される第２トランジスタとがプッシュプル型に接続される出力回路であって、前記第１トランジスタと前記第２トランジスタとの保護回路として、前記第１トランジスタの第１ソース端子と前記第２トランジスタの第２ソース端子と間に接続されるアクティブクランプを含む第１回路と、前記第１ソース端子と前記第２ソース端子との間に接続されるダイオードを含む第２回路と、を備える出力回路を提供する。

本開示によれば、サージノイズによる素子の破損を防止することができる。

本実施の形態に係るサージノイズの波形の一例を示す図 アクティブクランプを含む第１集積回路を示す図 ダイオードを含む第２集積回路を示す図 本実施の形態に係る第３集積回路を示す図

以下、図面を適宜参照して、本開示に係る集積回路を具体的に開示した実施の形態について、詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、すでによく知られた事項の詳細説明および実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、添付図面および以下の説明は、当業者が本開示を十分に理解するために提供されるのであって、これらにより特許請求の記載の主題を限定することは意図されていない。

＜背景＞
静電気の放電、雷またはスイッチの断続等によって意図しない過渡的なサージノイズによって、出力回路に高電圧がかかることがある。このようなサージノイズによって、出力回路が破損する可能性がある。そのため、出力回路のサージノイズ耐性を向上させる必要がある。

例えば、出力回路が数センチメートルの小さいサイズの光電センサに搭載される場合、出力回路は小型であることが望まれる。そのため、サージノイズ耐性ための外部装置を出力回路に付加せず、小型でかつサージノイズ耐性の高い出力回路の実現が求められている。本開示は、上述した従来の状況に鑑みて案出され、小型でサージノイズ耐性の高い出力回路を提供する。

＜本実施の形態＞
図１を参照して、本実施の形態に係るサージノイズの波形の一例について説明する。図１は、本実施の形態に係るサージノイズの波形の一例を示す図である。

サージノイズＬｉは、サージノイズの時間波形である。サージノイズは、例えば、静電気によるノイズである。図１に示すグラフは、縦軸がサージノイズの電流値を、横軸が時間を表す。

サージノイズＬｉは、急峻なノイズである第１ノイズＦ１と、緩やかなノイズである第２ノイズＦ２とで構成される。第１ノイズＦ１の電流値のピーク値（例えば、値Ｉ１）は、第２ノイズＦ２の電流値のピーク値（例えば、値Ｉ２）よりも大きい。

第１ノイズＦ１の時間幅（例えば、時刻ｔ０から時刻ｔ１までの時間）は、数ナノ秒のオーダである。

第２ノイズＦ２の時間幅（例えば、時刻ｔ１から時刻ｔ２までの時間）は、数十ナノ秒のオーダである。

以下、図１で示すサージノイズＬｉが、第１集積回路１（図２参照）、第２集積回路２（図３参照）および第３集積回路３（図４）の端子Ｋ２に印加されるものとする。

また、値Ｉ１および値Ｉ２は電流値であって、電圧ではｋＶオーダに相当する。

次に、図２を参照して、アクティブクランプを含む第１集積回路１を説明する。図２は、アクティブクランプを含む第１集積回路１を示す図である。

第１集積回路１は、Ｐチャネル型のＭＯＳ電界効果トランジスタＭ１（以下、Ｐチャネル型ＭＯＳＦＥＴＭ１と称する）とＮチャネル型のＭＯＳ電界効果トランジスタＭ２（以下、Ｎチャネル型ＭＯＳＦＥＴＭ２と称する）がプッシュプル型に接続される集積回路である。第１集積回路１は、通信処理制御回路１０を含む。なお、第２集積回路２（図３参照）および第３集積回路３（図４）も同様にＰチャネル型ＭＯＳＦＥＴＭ１とＮチャネル型ＭＯＳＦＥＴＭ２とがプッシュプル型に接続される集積回路であり、通信処理制御回路１０を含む。なお、プッシュプル型に接続されるのはＭＯＳＦＥＴに限られず、バイポーラトランジスタ（例えば、ＰＮＰ型トランジスタまたはＮＰＮ型トランジスタ）でもよい。Ｐチャネル型ＭＯＳＦＥＴＭ１は第１トランジスタに、Ｎチャネル型ＭＯＳＦＥＴＭ２は第２トランジスタに読み替えられてよい。

通信処理制御回路１０は、通信（例えば、第１集積回路１が搭載されたセンサ等と上位システムとの通信）を制御するための回路である。

端子Ｋ１は、第１集積回路１が駆動するための電圧を供給する電圧供給端子である。端子Ｋ２は、第１集積回路１の信号を出力する出力端子である。端子Ｋ３は、グランドに接続されるグランド端子である。

Ｐチャネル型ＭＯＳＦＥＴＭ１のソース端子は、端子Ｋ１に接続される。Ｐチャネル型ＭＯＳＦＥＴＭ１のドレイン端子は、端子Ｋ２に接続される。

Ｎチャネル型ＭＯＳＦＥＴＭ２のドレイン端子は、端子Ｋ２に接続される。Ｎチャネル型ＭＯＳＦＥＴＭ２のソース端子は、端子Ｋ３に接続される。

Ｐチャネル型ＭＯＳＦＥＴＭ１のソース端子とゲート端子との間に抵抗Ｒ１が接続される。Ｎチャネル型ＭＯＳＦＥＴＭ２のゲート端子とソース端子との間に抵抗Ｒ２が接続される。

アクティブクランプＡＣ１とコンデンサＣ１とが並列に接続される。アクティブクランプＡＣ１とコンデンサＣ１とは、Ｐチャネル型ＭＯＳＦＥＴＭ１のゲート端子と端子Ｋ２との間に接続される。

アクティブクランプＡＣ２とコンデンサＣ２とが並列に接続される。アクティブクランプＡＣ２とコンデンサＣ２とは端子Ｋ２とＮチャネル型ＭＯＳＦＥＴＭ２のゲート端子との間に接続される。

第１集積回路１の端子Ｋ２に正のサージノイズＬｉが印加された際の電流の流れを説明する。

Ｎチャネル型ＭＯＳＦＥＴＭ２がオフ状態で端子Ｋ２に正のサージノイズＬｉが印加されると、コンデンサＣ２の充電が開始される。このとき抵抗Ｒ２へ電流が流れることでゲート端子に電圧がかかりＮチャネル型ＭＯＳＦＥＴＭ２がオン状態となり、Ｎチャネル型ＭＯＳＦＥＴＭ２に電流が流れる。コンデンサＣ２の充電が完了する前にアクティブクランプＡＣ２のツェナーダイオードがブレイクダウンし、アクティブクランプＡＣ２と抵抗Ｒ２とを電流が流れることでＮチャネル型ＭＯＳＦＥＴＭ２のゲート端子に電圧がかかる状態が維持される。これにより、Ｎチャネル型ＭＯＳＦＥＴＭ２のオン状態も維持され、Ｎチャネル型ＭＯＳＦＥＴＭ２に電流が流れる。

サージノイズＬｉの第１ノイズＦ１はコンデンサＣ２とアクティブクランプＡＣ２と抵抗Ｒ２とによってオン状態となるＮチャネル型ＭＯＳＦＥＴＭ２を流れるため、第１集積回路１は、サージノイズＬｉの第１ノイズＦ１がオフ状態のＮチャネル型ＭＯＳＦＥＴＭ２に印加されるのを防ぐことができる。これにより第１集積回路１は、Ｎチャネル型ＭＯＳＦＥＴＭ２が破損することを防ぐことができる。しかしながら、第２ノイズＦ２がＮチャネル型ＭＯＳＦＥＴＭ２に流れる際、素子が発熱し破損してしまう。

なお、負のサージノイズＬｉが端子Ｋ２に印加される場合、サージノイズＬｉの第１ノイズＦ１はコンデンサＣ１とアクティブクランプＡＣ１と抵抗Ｒ１によってオン状態となるＰチャネル型ＭＯＳＦＥＴＭ１を流れるため、第１集積回路１は、サージノイズＬｉの第１ノイズＦ１がオフ状態のＰチャネル型ＭＯＳＦＥＴＭ１に印加されるのを防ぐことができる。これにより第１集積回路１は、Ｐチャネル型ＭＯＳＦＥＴＭ１が破損することを防ぐことができる。しかしながら、第２ノイズＦ２がＰチャネル型ＭＯＳＦＥＴＭ１に流れる際、素子が発熱し破損してしまう。

このように、アクティブクランプを含む第１集積回路１は、サージノイズＬｉの急峻なノイズである第１ノイズＦ１によって素子の破損することは防ぐことができる。しかしながら、アクティブクランプを含む第１集積回路１では、サージノイズＬｉの緩やかなノイズである第２ノイズＦ２によって素子が破損するという課題がある。

次に、図３を参照して、ダイオードを含む第２集積回路２を説明する。図３は、ダイオードを含む第２集積回路２を示す図である。

抵抗Ｒ３は、Ｐチャネル型ＭＯＳＦＥＴＭ１のソース端子に直列に接続される。抵抗Ｒ３およびＰチャネル型ＭＯＳＦＥＴＭ１と、ツェナーダイオードＤ１と、は並列に接続される。この抵抗Ｒ３、Ｐチャネル型ＭＯＳＦＥＴＭ１およびツェナーダイオードＤ１は、端子Ｋ１と端子Ｋ２との間に接続される。ツェナーダイオードＤ１は、端子Ｋ１側がカソード、端子Ｋ２側がアノードとなる。

抵抗Ｒ４は、Ｎチャネル型ＭＯＳＦＥＴＭ２のソース端子に直列に接続される。Ｎチャネル型ＭＯＳＦＥＴＭ２および抵抗Ｒ４と、ツェナーダイオードＤ２と、は並列に接続される。このＮチャネル型ＭＯＳＦＥＴＭ２、抵抗Ｒ４およびツェナーダイオードＤ２は、端子Ｋ２と端子Ｋ３との間に接続される。ツェナーダイオードＤ２は、端子Ｋ２側がカソード、端子Ｋ３側がアノードとなる。

コンデンサＣ３は、端子Ｋ１と端子Ｋ３との間に接続される。

第２集積回路２の端子Ｋ２に正のサージノイズＬｉが印加された際の電流の流れを説明する。

ツェナーダイオードＤ１とツェナーダイオードＤ２とには、定常状態で逆方向のバイアスがかかっている。その状態から、ツェナーダイオードＤ１に順方向の電流が流れようとする際、ツェナーダイオードＤ１に電流が流れるまで所定の時間が必要である。以下、所定の時間を回復時間と称する。サージノイズＬｉが端子Ｋ２に印加された瞬間から回復時間経過するまで、ツェナーダイオードＤ１には電流は流れない。ツェナーダイオードＤ１およびツェナーダイオードＤ２に電流が流れないため、端子Ｋ２にサージノイズＬｉが印加されると、端子Ｋ２、Ｎチャネル型ＭＯＳＦＥＴＭ２、抵抗Ｒ４、端子Ｋ３の順でＮチャネル型ＭＯＳＦＥＴＭ２に電流が流れる。端子Ｋ２にサージノイズＬｉが印加されてから回復時間経過すると、ツェナーダイオードＤ１に電流が流れる。つまり、端子Ｋ２、ツェナーダイオードＤ１、コンデンサＣ３、端子Ｋ３の順の経路にも電流が流れる。

以上により、正のサージノイズＬｉが端子Ｋ２に印加される場合、第２ノイズＦ２はツェナーダイオードＤ１とＮチャネル型ＭＯＳＦＥＴＭ２とに分散される。これにより、Ｎチャネル型ＭＯＳＦＥＴＭ２が、第２ノイズＦ２によって破損するのは防止することができる。一方、サージノイズＬｉの急峻な第１ノイズＦ１がＮチャネル型ＭＯＳＦＥＴＭ２に流れることにより、Ｎチャネル型ＭＯＳＦＥＴＭ２が破損してしまうという課題がある。

また、負のサージノイズＬｉが端子Ｋ２に印加される場合、第２ノイズＦ２はツェナーダイオードＤ２とＰチャネル型ＭＯＳＦＥＴＭ１とに分散される。これにより、Ｐチャネル型ＭＯＳＦＥＴＭ１が、第２ノイズＦ２によって破損するのは防止することができる。一方、サージノイズＬｉの急峻な第１ノイズＦ１がＰチャネル型ＭＯＳＦＥＴＭ１に流れることにより、Ｐチャネル型ＭＯＳＦＥＴＭ１が破損してしまうという課題がある。

次に、図４を参照して、本実施の形態に係る第３集積回路３を説明する。図４は、本実施の形態に係る第３集積回路３を示す図である。第３集積回路３は、アクティブクランプとダイオードとを含む集積回路である。

ツェナーダイオードＤ３とＰチャネル型ＭＯＳＦＥＴＭ１とは、並列に接続される。ツェナーダイオードＤ３とＰチャネル型ＭＯＳＦＥＴＭ１とは、端子Ｋ１と端子Ｋ２との間に接続される。ツェナーダイオードＤ３は、端子Ｋ１側がカソード、端子Ｋ２側がアノードとなる。Ｐチャネル型ＭＯＳＦＥＴＭ１のソース端子は、端子Ｋ１に接続される。Ｐチャネル型ＭＯＳＦＥＴＭ１のドレイン端子は、端子Ｋ２に接続される。

ツェナーダイオードＤ４とＮチャネル型ＭＯＳＦＥＴＭ２とは、並列に接続される。ツェナーダイオードＤ４とＮチャネル型ＭＯＳＦＥＴＭ２とは、端子Ｋ２と端子Ｋ３との間に接続される。ツェナーダイオードＤ４は、端子Ｋ２側がカソード、端子Ｋ３側がアノードとなる。Ｎチャネル型ＭＯＳＦＥＴＭ２のドレイン端子は、端子Ｋ２に接続される。Ｎチャネル型ＭＯＳＦＥＴＭ２のソース端子は、端子Ｋ３に接続される。

ツェナーダイオードＤ５は、端子Ｋ１と端子Ｋ３との間に接続される。ツェナーダイオードＤ５は、端子Ｋ２側がカソード、端子Ｋ３側がアノードとなる。

コンデンサＣ３は、端子Ｋ１と端子Ｋ３との間に接続される。

Ｐチャネル型ＭＯＳＦＥＴＭ１のソース端子とゲート端子との間に抵抗Ｒ１が接続される。Ｎチャネル型ＭＯＳＦＥＴＭ２のゲート端子とソース端子との間に抵抗Ｒ２が接続される。

アクティブクランプＡＣ１とコンデンサＣ１とが並列に接続される。アクティブクランプＡＣ１とコンデンサＣ１とは、Ｐチャネル型ＭＯＳＦＥＴＭ１のゲート端子と端子Ｋ２との間に接続される。

アクティブクランプＡＣ２とコンデンサＣ２とが並列に接続される。アクティブクランプＡＣ２とコンデンサＣ２とは端子Ｋ２とＮチャネル型ＭＯＳＦＥＴＭ２のゲート端子との間に接続される。

第３集積回路３の端子Ｋ２に正のサージノイズＬｉが印加された場合の電流の流れを説明する。

ツェナーダイオードＤ３には定常状態で逆方向のバイアスがかかっている。ツェナーダイオードＤ３がブレイクダウンするまでツェナーダイオードＤ３の逆方向に電流は流れない。またツェナーダイオードＤ４には定常状態で逆方向のバイアスがかかっている。ツェナーダイオードＤ４がブレイクダウンするまでツェナーダイオードＤ４の逆方向に電流は流れない。サージノイズＬｉが端子Ｋ２に印加される際、ツェナーダイオードＤ３の順方向に電流が流れ始めるまで回復時間必要となる。このためツェナーダイオードＤ３には、サージノイズＬｉが端子Ｋ２に印加されてから回復時間経過するまで電流は流れない。

サージノイズＬｉが端子Ｋ２に印加される際、まず、コンデンサＣ２の充電が開始される。コンデンサＣ２への充電が続けられている間、抵抗Ｒ２へ電流が流れることでＮチャネル型ＭＯＳＦＥＴＭ２のゲート端子に電圧がかかりＮチャネル型ＭＯＳＦＥＴＭ２がオン状態となる。Ｎチャネル型ＭＯＳＦＥＴＭ２がオン状態となると、端子Ｋ２、Ｎチャネル型ＭＯＳＦＥＴＭ２、端子Ｋ３の順で電流が流れる。コンデンサ（コンデンサＣ１およびコンデンサＣ２）の充電が完了するまでにかかる時間を充電時間と称する。

コンデンサＣ２の充電が開始されてから充電時間経過する前にアクティブクランプＡＣ２のツェナーダイオードがブレイクダウンする。アクティブクランプＡＣ２のツェナーダイオードがブレイクダウンすると、端子Ｋ２、アクティブクランプＡＣ２、抵抗Ｒ２、端子Ｋ３の順で電流が流れる。これにより、Ｎチャネル型ＭＯＳＦＥＴＭ２のゲート端子に電圧がかかる状態が維持され、Ｎチャネル型ＭＯＳＦＥＴＭ２のオン状態も維持される。
Ｎチャネル型ＭＯＳＦＥＴＭ２のオン状態が維持されることで、端子Ｋ２、Ｎチャネル型ＭＯＳＦＥＴＭ２、端子Ｋ３の順で電流が流れる状態も維持される。

端子Ｋ２にサージノイズＬｉが印加されてから回復時間経過すると、ツェナーダイオードＤ３の順方向に電流が流れ、端子Ｋ２、ツェナーダイオードＤ３、コンデンサＣ３、端子Ｋ３の順に電流が流れる。

以上により、アクティブクランプとダイオードとを含む第３集積回路３では、サージノイズＬｉの第１ノイズＦ１はアクティブクランプＡＣ２を含む第１回路によってオフ状態のＮチャネル型ＭＯＳＦＥＴＭ２に印加されるのを回避することができる。サージノイズＬｉの第２ノイズＦ２は、ツェナーダイオードＤ３とＮチャネル型ＭＯＳＦＥＴＭ２とに分散して流れる。これにより、第２ノイズＦ２によってＮチャネル型ＭＯＳＦＥＴＭ２が破損するのを防ぐことができる。アクティブクランプとダイオードとを含む第３集積回路３は、サージノイズＬｉによってＰチャネル型ＭＯＳＦＥＴＭ１とＮチャネル型ＭＯＳＦＥＴＭ２とが破損することを防ぐことができる。

なお、第３集積回路３は、アクティブクランプ（例えば、アクティブクランプＡＣ１，ＡＣ２）を含む第１回路の代わりに、過電圧防止回路を使用してもよい。過電圧防止回路とは、出力端子（例えば、端子Ｋ２）にサージノイズＬｉが印加される際、オン状態もしくはオフ状態に切り替わるスイッチング回路である。過電圧防止回路を含む第３集積回路３は、サージノイズＬｉの第１ノイズＦ１は、過電圧防止回路によって、オフ状態のＮチャネル型ＭＯＳＦＥＴＭ２に印加されるのを回避することができる。

回復時間は、Ｐチャネル型ＭＯＳＦＥＴＭ１およびＮチャネル型ＭＯＳＦＥＴＭ２が第２ノイズＦ２で破損しない程度に短い必要がある。充電時間は、アクティブクランプＡＣ１，ＡＣ２のツェナーダイオードがブレイクダウンする時間より長い必要がある。

次に、負のサージノイズＬｉが第３集積回路３の端子Ｋ２に印加される場合の、電流の流れを説明する。

サージノイズＬｉが端子Ｋ２に印加される場合、ツェナーダイオードＤ４の順方向に電流が流れ始めるまで回復時間必要となる。このためツェナーダイオードＤ４には、サージノイズＬｉが端子Ｋ２に印加されてから回復時間経過するまで電流は流れない。

サージノイズＬｉが端子Ｋ２に印加される際、まず、コンデンサＣ１の充電が開始される。コンデンサＣ１への充電が続けられている間、抵抗Ｒ１へ電流が流れることでＰチャネル型ＭＯＳＦＥＴＭ１のゲート端子に電圧がかかりＰチャネル型ＭＯＳＦＥＴＭ１がオン状態となる。Ｐチャネル型ＭＯＳＦＥＴＭ１がオン状態となると、端子Ｋ１、Ｐチャネル型ＭＯＳＦＥＴＭ１、端子Ｋ２の順で電流が流れる。

コンデンサＣ１の充電が開始されてから充電時間経過する前にアクティブクランプＡＣ１のツェナーダイオードがブレイクダウンする。アクティブクランプＡＣ１のツェナーダイオードがブレイクダウンすると、端子Ｋ１、抵抗Ｒ１、アクティブクランプＡＣ１、端子Ｋ２の順で電流が流れる。これにより、Ｐチャネル型ＭＯＳＦＥＴＭ１のゲート端子に電圧がかかる状態が維持され、Ｐチャネル型ＭＯＳＦＥＴＭ１のオン状態も維持される。Ｐチャネル型ＭＯＳＦＥＴＭ１のオン状態が維持されることで、端子Ｋ１、Ｐチャネル型ＭＯＳＦＥＴＭ１、端子Ｋ２の順で電流が流れる状態も維持される。

端子Ｋ２にサージノイズＬｉが印加されてから回復時間経過すると、ツェナーダイオードＤ４の順方向に電流が流れ、端子Ｋ１、コンデンサＣ３、ツェナーダイオードＤ４、端子Ｋ２の順に電流が流れる。

以上により、アクティブクランプとダイオードとを含む第３集積回路３では、サージノイズＬｉの第１ノイズＦ１はアクティブクランプ含む第１回路によってオフ状態のＰチャネル型ＭＯＳＦＥＴＭ１に印加されるのを回避することができる。サージノイズＬｉの第２ノイズＦ２は、ツェナーダイオードＤ４とＰチャネル型ＭＯＳＦＥＴＭ１とに分散して流れる。これにより、第２ノイズＦ２によってＰチャネル型ＭＯＳＦＥＴＭ１が破損するのを防ぐことができる。アクティブクランプとダイオードとを含む第３集積回路３は、サージノイズＬｉによってＰチャネル型ＭＯＳＦＥＴＭ１とＮチャネル型ＭＯＳＦＥＴＭ２とが破損することを防ぐことができる。

（本開示のまとめ）
以上の実施の形態の記載により、下記技術が開示される。

＜技術１＞
本実施の形態に係る出力回路（例えば、第３集積回路３）は、第１トランジスタ（例えば、Ｐチャネル型ＭＯＳＦＥＴＭ１）と第１トランジスタよりも低電位側に配置される第２トランジスタ（例えば、Ｎチャネル型ＭＯＳＦＥＴＭ２）とがプッシュプル型に接続される出力回路であって、出力回路は、第１トランジスタと第２トランジスタとの保護回路として、第１トランジスタの第１ソース端子と第２トランジスタの第２ソース端子と間に接続されるアクティブクランプを含む第１回路と、第１ソース端子と第２ソース端子との間に接続されるダイオードを含む第２回路と、を備える。
これにより、本実施の形態に係る出力回路は、サージノイズを防ぐ外部装置を付加することなく、サージノイズへの耐性を高めることができる。本実施の形態に係る出力回路は、小型でかつサージノイズ耐性の高い回路となる。

＜技術２＞
技術１に記載の出力回路において、第１回路は、第１トランジスタの第１ソース端子と第１ゲート端子との間に接続される第１抵抗（例えば、抵抗Ｒ１）と、第１トランジスタの第１ゲート端子と第１ドレイン端子との間に接続される第１アクティブクランプ（例えば、アクティブクランプＡＣ１）と、第２トランジスタの第２ゲート端子と第２ソース端子との間に接続される第２抵抗（例えば、抵抗Ｒ２）と、第２トランジスタの第２ドレイン端子と第２ゲート端子との間に接続される第２アクティブクランプ（例えば、アクティブクランプＡＣ２）と、を含む。
これにより、本実施の形態に係る出力回路は、サージノイズが出力回路に印加される瞬間に発生する急峻なノイズ（例えば、第１ノイズＦ１）が、オフ状態のＭＯＳＦＥＴ（例えば、Ｐチャネル型ＭＯＳＦＥＴＭ１またはＮチャネル型ＭＯＳＦＥＴＭ２）に流れるのを防ぐことができる。つまり、出力回路は、サージノイズの急峻なノイズによってＭＯＳＦＥＴが破損するのを防ぐことができる。

＜技術３＞
技術１または技術２に記載の出力回路において、第１回路は、第１ゲート端子と第１ドレイン端子との間に接続される第１コンデンサ（例えば、コンデンサＣ１）と、第２ドレイン端子と第２ゲート端子との間に接続される第２コンデンサ（例えば、コンデンサＣ２）と、をさらに備える。
これにより、本実施の形態に係る出力回路は、サージノイズが出力回路に印加される瞬間に発生する急峻なノイズによってＭＯＳＦＥＴが破損するのを防ぐことができる。

＜技術４＞
技術１から３のいずれか１つに記載の出力回路において、第１ソース端子は電圧供給端子（例えば、端子Ｋ１）に、第１トランジスタのドレイン端子と第２トランジスタのドレイン端子とは出力端子（例えば、端子Ｋ２）に、第２ソース端子はグランド端子（例えば、端子Ｋ３）に、接続され、第２回路は、電圧供給端子と出力端子との間に、第１ダイオード（例えば、ツェナーダイオードＤ３）が接続され、出力端子とグランド端子との間に第２ダイオード（例えば、ツェナーダイオードＤ４）が接続され、電圧供給端子とグランド端子との間に第３コンデンサが接続される回路である。
これにより、本実施の形態にかかる出力回路は、サージノイズの緩やかに続く成分（例えば、第２ノイズＦ２）によって、ＭＯＳＦＥＴが破損するのを防ぐことができる。

＜技術５＞
技術１から４のいずれか１つに記載の出力回路において、第１ソース端子は電圧供給端子に、第１トランジスタのドレイン端子と第２トランジスタのドレイン端子とは出力端子に、第２ソース端子はグランド端子に、接続され、出力端子に静電気ノイズが入る場合、静電気ノイズが出力端子に入ってから第１時間、第１回路および第１トランジスタまたは第２トランジスタに静電気ノイズに係る電流が流れ、第１時間経過後から第２時間、第２回路にも静電気ノイズに係る電流が流れる。
これにより、本実施の形態に係る出力回路は、アクティブクランプを含む回路と、ダイオードを含む回路とをサージノイズに係る電流が流れることにより、ＭＯＳＦＥＴが破損することを防ぐことができる。

以上、添付図面を参照しながら実施の形態について説明したが、本開示はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、修正例、置換例、付加例、削除例、均等例に想到し得ることは明らかであり、それらについても本開示の技術的範囲に属すると了解される。また、発明の趣旨を逸脱しない範囲において、上述した実施の形態における各構成要素を任意に組み合わせてもよい。

本開示の技術は、サージノイズによる素子の破損を防止する出力回路として有用である。

１ 第１集積回路
２ 第２集積回路
３ 第３集積回路
１０ 通信処理制御回路
Ｆ１ 第１ノイズ
Ｆ２ 第２ノイズ
Ｉ１，Ｉ２ 値
ｔ１，ｔ２ 時刻
Ｋ１，Ｋ２，Ｋ３ 端子
Ｍ１ Ｐチャネル型ＭＯＳＦＥＴ
Ｍ２ Ｎチャネル型ＭＯＳＦＥＴ
Ｒ１，Ｒ２，Ｒ３ 抵抗
Ｌｉ サージノイズ
Ｃ１，Ｃ２，Ｃ３ コンデンサ
ＡＣ１，ＡＣ２ アクティブクランプ
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５ ツェナーダイオード

Claims (5)

1. 第１トランジスタと前記第１トランジスタよりも低電位側に配置される第２トランジスタとがプッシュプル型に接続される出力回路であって、
   前記第１トランジスタと前記第２トランジスタとの保護回路として、前記第１トランジスタの第１ソース端子と前記第２トランジスタの第２ソース端子と間に接続されるアクティブクランプを含む第１回路と、前記第１ソース端子と前記第２ソース端子との間に接続されるダイオードを含む第２回路と、を備える、
   出力回路。
2. 前記第１回路は、
   前記第１トランジスタの前記第１ソース端子と第１ゲート端子との間に接続される第１抵抗と、
   前記第１トランジスタの前記第１ゲート端子と第１ドレイン端子との間に接続される第１アクティブクランプと、
   前記第２トランジスタの第２ゲート端子と前記第２ソース端子との間に接続される第２抵抗と、
   前記第２トランジスタの第２ドレイン端子と前記第２ゲート端子との間に接続される第２アクティブクランプと、を含む、
   請求項１に記載の出力回路。
3. 前記第１回路は、
   前記第１ゲート端子と前記第１ドレイン端子との間に接続される第１コンデンサと、前記第２ドレイン端子と前記第２ゲート端子との間に接続される第２コンデンサと、をさらに備える、
   請求項２に記載の出力回路。
4. 前記第１ソース端子は電圧供給端子に、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子とは出力端子に、前記第２ソース端子はグランド端子に、接続され、
   前記第２回路は、前記電圧供給端子と前記出力端子との間に、第１ダイオードが接続され、前記出力端子と前記グランド端子との間に第２ダイオードが接続され、前記電圧供給端子と前記グランド端子との間に第３コンデンサが接続される回路である、
   請求項１に記載の出力回路。
5. 前記第１ソース端子は電圧供給端子に、前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子とは出力端子に、前記第２ソース端子はグランド端子に、接続され、
   前記出力端子に静電気ノイズが入る場合、前記静電気ノイズが前記出力端子に入ってから第１時間、前記第１回路および前記第１トランジスタまたは前記第２トランジスタに前記静電気ノイズに係る電流が流れ、
   前記第１時間経過後から第２時間、前記第２回路に前記静電気ノイズに係る電流が流れる、
   請求項１に記載の出力回路。

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