JP2004048888A - 突入電流防止回路 - Google Patents
突入電流防止回路 Download PDFInfo
- Publication number
- JP2004048888A JP2004048888A JP2002201893A JP2002201893A JP2004048888A JP 2004048888 A JP2004048888 A JP 2004048888A JP 2002201893 A JP2002201893 A JP 2002201893A JP 2002201893 A JP2002201893 A JP 2002201893A JP 2004048888 A JP2004048888 A JP 2004048888A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- voltage
- circuit
- signal line
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Direct Current Feeding And Distribution (AREA)
- Dc-Dc Converters (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
【課題】再スイッチオン時等における突入電流を抑制することのできる突入電流防止回路を提供する。
【解決手段】第1及び第2信号線に並列接続された第1コンザンサ及び負荷回路を有するスイッチングレギュレータの突入電流防止回路において、直流電源の片方の電極と第2信号線間の接続をオン/オフするスイッチと、第1及び第2信号線間に設けられた第2コンデンサと、第1及び第2信号線間に設けられ、第1及び第2信号線間の電圧が基準電圧以下になると第1コンデンサの第2信号線側への放電経路を遮断し、基準電圧を超えると第2コンデンサへの充電経路を形成する放電経路遮断回路と、第2コンデンサに蓄積された電荷の放電経路を形成する放電回路と、第2コンデンサの充電電圧に基づいて制御電極が印加され、第2信号線に接続された第1及び第2電極間の抵抗値が変化する第1トランジスタとを具備して構成する。
【選択図】 図1
【解決手段】第1及び第2信号線に並列接続された第1コンザンサ及び負荷回路を有するスイッチングレギュレータの突入電流防止回路において、直流電源の片方の電極と第2信号線間の接続をオン/オフするスイッチと、第1及び第2信号線間に設けられた第2コンデンサと、第1及び第2信号線間に設けられ、第1及び第2信号線間の電圧が基準電圧以下になると第1コンデンサの第2信号線側への放電経路を遮断し、基準電圧を超えると第2コンデンサへの充電経路を形成する放電経路遮断回路と、第2コンデンサに蓄積された電荷の放電経路を形成する放電回路と、第2コンデンサの充電電圧に基づいて制御電極が印加され、第2信号線に接続された第1及び第2電極間の抵抗値が変化する第1トランジスタとを具備して構成する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、スイッチングレギュレータの突入電流防止回路に関する。
【0002】
【従来の技術】
スイッチングレギュレータへの電源投入時に流れる入力電流が急激に増大して回路が破損させたり、突入電流による電圧低下で他装置を不安定にさせる原因を防止するべく突入電流防止回路が設けられている。図5は従来の突入電流防止回路の構成図である。図5に示すように、突入電流防止回路1は、抵抗R1,R2、コンデンサC2及びFET8を有する。信号線2#1,2#2間に並列にコンデンサC1及び負荷4が接続されている。コンデンサC1は平滑化のためのものである。抵抗R1は、一端が信号線2#1に接続され、他端がコンデンサC2及び抵抗R2の一端並びにnチャネル型FET8のゲートに接続されている。コンデンサC2は、一端が抵抗R1の他端、抵抗R2の一端、GET8のゲートに接続され、他端が信号線2#2に接続されている。
【0003】
抵抗R2は、FET8のゲート・ソース間の電圧を耐圧以下に保護するものであり、一端が抵抗R1の他端、コンデンサC2の一端及びFET8のゲートに接続され、他端が信号線2#2に接続されている。FET8は、ゲートが抵抗R1の他端、コンデンサC2の一端、抵抗R2の一端に接続され、ソースがSW10側の信号線2#2に接続され、ドレインが負荷4側の信号線2#2に接続されている。SW10が電源Eiのマイナスと信号線2#2間に設けられている。電源Eiのプラスが信号線2#1に接続される。
【0004】
図6はタイムチャートであり、FET8のゲート・ソース間の電圧Egs、コンデンサC2の電圧Ec2及び入力電流Iiのタイムチャートを表したものである。
【0005】
(1) SW10がオン時
スイッチングレギュレータ6を動作させるとき、時刻t1でSW10がオンされる。SW10がオンされると、電源EiよりコンデンサC1が充電されると共に抵抗R1とコンデンサC2の時定数R1×C2に従ってコンデンサC2が充電されて、コンデンサC2に充電電圧Ec2が発生する。充電電圧Ec2がFET8のゲートに印加されて、ゲート・ソース間の電圧Egsが徐々に上昇する。電圧Egsが上昇すると、FET8のソース・ドレイン間の抵抗は、高抵抗から低抵抗へと徐々に低下する。これにより、コンデンサC1に流れる入力電流Iiは徐々に増加させることで、突入時の大電流を制御する。
【0006】
(2) SW10がオフ時
時刻t2でSW10をオフすると、コンデンサC1に充電された電圧は負荷4の動作限界まで低下する。残りの電圧はR1+R2で徐々に放電される。その間のC2電圧はC1電圧に比例した電圧で徐々に放電される。
【0007】
【発明が解決しようとする課題】
しかしながら、従来の突入電流防止回路1は次のような問題点があった。図8に示すように、SW10をオフした時、電圧Egsは時定数R2×C2に従って低下してゆく。電圧Egsが十分低下してFET8がオフするまでの間に、時刻t3でSW10が再びオンされることがある。例えば、電源Eiの瞬断等である。この場合、SW10がオンされた時点ではFET8が既にオンしており、ソース・ドレイン間の抵抗が低抵抗となっているので、入力電流Eiが急速に増大するため、突入電流を効果的に防止することはできない。また、電源Eiの瞬断等が発生した時、SW10がオフした場合と同様に、コンデンサC1に蓄積された電荷が放電すると共にコンデンサC2に蓄積された電荷が放電されるため、FET8のゲート・ソース間の電圧Egsが十分低下してFET8がオフする前に、電源Eiが復旧した場合にも、入力電流Eiが急速に増大するという問題点があった。
【0008】
本発明は、上記を鑑みてなされたものであり、瞬断等の場合でも、突入電流を効果的に防止することのできる突入電流防止回路を提供することである。
【0009】
【課題を解決するための手段】
図1は本発明の原理図である。図1に示すように、スイッチングレギュレータ20は、第1コンデンサ22及び負荷回路24を有する。第1コンデンサ22及び負荷回路24は、第1信号線26#1及び第2信号線26#2に並列に接続されている。突入電流防止回路30は、スイッチ32、第2コンデンサ34、放電経路遮断回路36、放電回路38及びトランジスタ40を有する。
【0010】
スイッチ32がオンされると、第1コンデンサ22が直流電源42により印加されて充電されると共に、信号線26#1,26#2間の電圧が基準電圧を超えるようになり、放電経路遮断回路36が第2コンデンサ34への充電経路を構成することにより、第2コンデンサ34が充電されて、徐々に電圧が上昇する。第2コンデンサ34が充電されると、充電電圧に基づいて制御電極に印加されて、トランジスタ40の第1電極と第2電極間が高抵抗から低抵抗へと徐々に変化する。これにより突入電流が防止される。
【0011】
スイッチ32がオフされると、第1コンデンサ22に蓄積されていた電荷が負荷4を通して放電し、第1及び第2信号線26#1,26#2間の電圧が基準電圧以下になり、第1コンデンサ22の第2信号線26#2側への放電経路を遮断する。第2コンデンサ22に蓄積された電荷は放電回路36を通して第2信号線26#2側に放電されて、第2コンデンサ22の電圧が急速に低下する。トランジスタ40の制御電極が第2コンデンサ22の電圧に基づいて印加されることから、第1及び第2電極間の抵抗が低抵抗へと急速に変化する。よって、スイッチ32がオフされてから短期間にオンされた時でも、トランジスタ40がオフしていることから、突入電流を防止することができる。
【0012】
【発明の実施の形態】
第1実施形態
図2は本発明の第1実施形態による突入電流防止回路の構成図であり、図6中の構成要素と実質的に同一の構成要素には同一の符号を附している。図2に示すように、突入電流防止回路50は、遅延回路60、急速放電回路62及び放電経路遮断回路64を含む。
【0013】
遅延回路60は、抵抗R1、コンデンサC2、及びnチャネル型FET8を有する。遅延回路60は、SW10がオンされたとき、FET8のソース・ドレイン間が高抵抗から低抵抗に変化するまでの時間を遅延させ、FET8のドレイン電流を徐々に流すことにより突入電流を防止するためである。抵抗R1は、コンデンサC2を充電するときの時定数を定めるためのものであり、一方の端子が信号線2#1に接続され、他方の端子がフォトカプラPC1の入力端子に接続されている。FET8は、SW10がオンしたとき、ソース・ドレイン間の抵抗を高抵抗から低抵抗へと徐々に変化させるものであり、ドレインが負荷回路4側の信号線2#2に接続され、ソースがSW10側の信号線2#2に接続され、ゲートが抵抗R2の一端、フォトカプラPC1の受光素子の出力端子及びダイオードD1のアノードに接続されている。FET8は、ソース・ドレイン間に、ソースをアノード、ドレインをカソードとする内部ダイオードD2を形成する。
【0014】
急速放電回路62は、抵抗R2、ダイオードD1、pnpトランジスタTR1、抵抗R3、及びコンデンサC2を含む。急速放電回路62は、SW10がオフされたとき、コンデンサC2に充電された電荷を急速に放電して、ゲート・ソース間の電圧Egsを急速に低下させるためである。抵抗R2は、FET8のゲート・ソース間の電圧Egsを耐圧以下にしてFET8を保護するためのものであり、一端がダイオードD1のアノード、トランジスタTR1のベース及びFET8のゲートに接続され、他端がSW10とFET8のソース間の信号線2#2に接続されている。
【0015】
ダイオードD1は、アノードがトランジスタTR1のベース、FET8のゲート及び抵抗R2の一端に接続され、カソードがトランジスタTR1のエミッタ及びコンデンサC2のプラス側に接続されている。トランジスタTR1は、ベースがダイオードD1のカソード、及び抵抗R2の一端に接続され、エミッタがダイオードD1のカソード、コンデンサC2のプラスに接続され、コレクタが抵抗R3の一端に接続されている。抵抗R3は、一端がトランジスタTR1のコレクタ、他端がSW10とFET8のソース間の信号線2#2に接続されている。
【0016】
放電経路遮断回路64は、コンデンサC1の放電ルートを遮断するために信号線2#1,2#2間の電圧が一定以下となるとオフして、コンデンサC1の放電ルートを遮断するものであり、フォトカプラPC1及びツェナーダイオードZD1を含む。フォトカプラPC1は、発光ダイオード及び受光素子のアノードが抵抗R1の他端に接続され、発光ダイオードの出力側がツェナーダイオードZD1のカソードに接続され、受光素子の出力側がダイオードD1のアノード、抵抗R2の一端及びFET8のゲートに接続されている。
【0017】
ツェナーダイオードZD1は、ツェナーダイオード電圧でフォトカプラPC1をオン/オフさせることにより、FET8がツェナーダイオード電圧の高電圧で短時間でオン/オフして、入力電圧Eiの停止、復旧時に流れる電流を抑制するためのものであり、カソードが発光素子の出力側に接続され、アノードがSW10とFET8のソース間の信号線2#2に接続されている。
【0018】
SW10は、一端が電源Eiのマイナスに接続され、他端が信号線2#2に接続されている。直流電源Eiは、例えば、48V電源であり、プラス側が信号線2#1、マイナス側がSW10に接続されている。
【0019】
図3はタイムチャートであり、FET8のゲート・ソース間の電圧Egs、コンデンサC2の電圧Ec2及び入力電流Iiのタイムチャートを表したものである。
【0020】
(1) SW10がオンの時
時刻t1でSW10がオンされると、フォトカプラPC1は順バイアスされ、ツェナーダイオードZD1にツェナー電圧が印加されて、フォトカプラPC1及びツェナーダイオードZD1がオンする。フォトカプラPC1がオンすると、ダイオードD1が順バイアスされてオンする。これにより、コンデンサC2が時定数R1×C2に従って充電されて、ゲート・ソース電圧Egsが徐々に上昇して、FET8が高抵抗から低抵抗へと徐々に変化することにより、突入電流が防止される。
【0021】
(2) SW10がオフの時
時刻t2でSW10がオフすると、コンデンサC1に蓄積された電荷が、負荷回路4やフォトカプラPC1、抵抗R2及びFET8を通して、マイナス側に放電されてコンデンサC1の電圧が低下する。時刻t3でコンデンサC1の電圧がツェナー電圧以下になると、フォトカプラPC1がオフして、コンデンサC1の放電経路が遮断される。
【0022】
フォトカプラPC1がオフして、受光素子の出力側の電圧が低下すると、ダイオードD1がオフし、トランジスタTR1のエミッタ−ベース間が順バイアスされて、トランジスタTR1がオンする。トランジスタTR1がオンすると、コンデンサC2に蓄積されていた電荷がトランジスタTR1のエミッタ、コレクタ及び抵抗R3を通して、マイナス側に放電されて、コンデンサC2の電圧が急速にグラウンドにまで低下する。
【0023】
また、FET8のゲートに蓄積された電荷は抵抗R2を通して、放電されて、ゲート・ソース間の電圧Egsが低下する。このとき、コンデンサC1からは抵抗R2を通して、放電されることがないので、コンデンサC2に蓄積された電荷が急速に放電して、グラウンドに低下する。尚、ダイオードD1がオン/オフするので、FET8のゲート・ソース間の電圧gsとコンデンサC2の電圧Ec2が概ね等しくなる。
【0024】
(3) SW10再オンの時
時刻t4でSW10がオフされてから短期間に再オンされたとき、FET8のゲート・ソース間の電圧Egsがグラウンドに低下しているので、(1)と同様に動作して突入電流が防止される。
【0025】
(4) 電源電圧Eiが低下した時
電源電圧Eiが瞬断等により低下すると、コンデンサC1に蓄積された電荷がから負荷回路6や放電回路遮断回路64を通して放電が開始されるが、信号線2#1の電圧がツェナー電圧よりも低下して、フォトカプラPC1がオフすると、コンデンサC1からの放電回路遮断回路64を通した放電経路が遮断されて、(2)と同様に、コンデンサC2に蓄積された電荷が急速に放電されて、FET8のゲート・ソース間の電圧Egsが急速に低下して、FET8がオフして、高抵抗となる。
【0026】
(5) 電源電圧Eiが復旧した時
電源電圧Eiが瞬断等より復旧すると、(3)と同様に、復旧した時点では、FET8がオフして、高抵抗となっているので、FET8が高抵抗から低抵抗へと徐々に変化するので突入電流が防止される。
【0027】
第2実施形態
図4は本発明の第2実施形態による突入電流防止回路の構成図であり、図2中の構成要素と実質的に同一の構成要素には同一の符号を附している。図4に示すように、突入電流防止回路100は、ダイオードD4及びnチャネルFET102からなる保護回路101が追加されている。保護回路101は、極性を逆にして電源Eiが接続されたときに部品を保護するためである。ダイオードD4は、アノードがツェナーダイオードZD1のアノードに接続され、カソードがSW10側の信号線2#2に接続されている。FET102は、FET8と実質的に同一のものであり、ゲートがフォトカプラPC1の受光素子の出力側に接続され、ドレインがSW10側の信号線2#2に接続され、ソースがFET8のソースに接続されている。FET102は、アノードがFET8の内部ダイオードD2のアノードに接続され、カソードがSW10側の信号線2#2に接続された内部ダイオードD3を形成する。
【0028】
(1) SW10がオン時
SW10がオンされると、フォトカプラPC1は順バイアスされて、オンする。フォトカプラPC1がオンすると、ダイオードD4が順バイアスされて、オンすることにより、コンデンサC2が時定数R1×C2に従って充電されて、FET8のゲート・ソース電圧Egsが徐々に上昇して、FET8が高抵抗から低抵抗へと徐々に変化することにより、突入電流が防止される。FET102は、FET8と同様にゲート・ソース電圧Egsが上昇して、オンする。
【0029】
(2) SW10がオフ時
この時の動作は、第1実施形態の(2)の場合と同様である。
【0030】
(3) 電源電圧Eiが低下した時
この時の動作は、第1実施形態の(3)と同様である。
【0031】
(4) 電源電圧Eiが復旧した時
この時の動作は、第1実施形態の(4)と同様である。
【0032】
(5) 電源Eiの極性が逆にして接続された時
電源Eiの極性が逆にして接続された時、FET102のドレイン側に最大電圧が印加されるため、FET102のゲート・ソース間の電圧は閾値電圧を超えることがないためオフしたままである。また、内部ダイオードD4は逆バイアスされているので、オフしたままであり、負荷回路4側に逆バイアスされることがないので、負荷回路4の部品等を保護できる。尚、FET102が無い場合は、FET8の内部ダイオードD2が順バイアスされてオンするので、負荷回路4側に逆バイアスされて、部品等を損傷する恐れがある。更に、ダイオードD4は、逆バイアスされるので、オフしたままであり、フォトカプラPC1側に逆バイアスされることがない。
【0033】
【発明の効果】
以上説明した本発明によれば、スイッチがオフされると、第1コンデンサからの放電経路が遮断されて、急速に第2コンデンサの電荷が放電されので、再スイッチオン時や電源の瞬断時に入力電流の突入電流が小さくなることから他装置への影響を小さくすることができる。また、コンデンサやFET等の電気部品への電流ストレスの低減を図ることができる。
【図面の簡単な説明】
【図1】本発明の原理図である。
【図2】本発明の第1実施形態による突入電流防止回路の構成図である。
【図3】図2のタイムチャートである。
【図4】本発明の第2実施形態による突入電流防止回路の構成図である。
【図5】従来の突入電流防止回路の構成図である。
【図6】図5のタイムチャートである。
【符号の説明】
20 スイッチングレギュレータ
22 第1コンデンサ
24 負荷回路
26#1 第1信号線
26#2 第2信号線
28 放電回路
32 スイッチ
34 第2コンデンサ
36 放電経路遮断回路
38 放電回路
40 トランジスタ
42 電源
【発明の属する技術分野】
本発明は、スイッチングレギュレータの突入電流防止回路に関する。
【0002】
【従来の技術】
スイッチングレギュレータへの電源投入時に流れる入力電流が急激に増大して回路が破損させたり、突入電流による電圧低下で他装置を不安定にさせる原因を防止するべく突入電流防止回路が設けられている。図5は従来の突入電流防止回路の構成図である。図5に示すように、突入電流防止回路1は、抵抗R1,R2、コンデンサC2及びFET8を有する。信号線2#1,2#2間に並列にコンデンサC1及び負荷4が接続されている。コンデンサC1は平滑化のためのものである。抵抗R1は、一端が信号線2#1に接続され、他端がコンデンサC2及び抵抗R2の一端並びにnチャネル型FET8のゲートに接続されている。コンデンサC2は、一端が抵抗R1の他端、抵抗R2の一端、GET8のゲートに接続され、他端が信号線2#2に接続されている。
【0003】
抵抗R2は、FET8のゲート・ソース間の電圧を耐圧以下に保護するものであり、一端が抵抗R1の他端、コンデンサC2の一端及びFET8のゲートに接続され、他端が信号線2#2に接続されている。FET8は、ゲートが抵抗R1の他端、コンデンサC2の一端、抵抗R2の一端に接続され、ソースがSW10側の信号線2#2に接続され、ドレインが負荷4側の信号線2#2に接続されている。SW10が電源Eiのマイナスと信号線2#2間に設けられている。電源Eiのプラスが信号線2#1に接続される。
【0004】
図6はタイムチャートであり、FET8のゲート・ソース間の電圧Egs、コンデンサC2の電圧Ec2及び入力電流Iiのタイムチャートを表したものである。
【0005】
(1) SW10がオン時
スイッチングレギュレータ6を動作させるとき、時刻t1でSW10がオンされる。SW10がオンされると、電源EiよりコンデンサC1が充電されると共に抵抗R1とコンデンサC2の時定数R1×C2に従ってコンデンサC2が充電されて、コンデンサC2に充電電圧Ec2が発生する。充電電圧Ec2がFET8のゲートに印加されて、ゲート・ソース間の電圧Egsが徐々に上昇する。電圧Egsが上昇すると、FET8のソース・ドレイン間の抵抗は、高抵抗から低抵抗へと徐々に低下する。これにより、コンデンサC1に流れる入力電流Iiは徐々に増加させることで、突入時の大電流を制御する。
【0006】
(2) SW10がオフ時
時刻t2でSW10をオフすると、コンデンサC1に充電された電圧は負荷4の動作限界まで低下する。残りの電圧はR1+R2で徐々に放電される。その間のC2電圧はC1電圧に比例した電圧で徐々に放電される。
【0007】
【発明が解決しようとする課題】
しかしながら、従来の突入電流防止回路1は次のような問題点があった。図8に示すように、SW10をオフした時、電圧Egsは時定数R2×C2に従って低下してゆく。電圧Egsが十分低下してFET8がオフするまでの間に、時刻t3でSW10が再びオンされることがある。例えば、電源Eiの瞬断等である。この場合、SW10がオンされた時点ではFET8が既にオンしており、ソース・ドレイン間の抵抗が低抵抗となっているので、入力電流Eiが急速に増大するため、突入電流を効果的に防止することはできない。また、電源Eiの瞬断等が発生した時、SW10がオフした場合と同様に、コンデンサC1に蓄積された電荷が放電すると共にコンデンサC2に蓄積された電荷が放電されるため、FET8のゲート・ソース間の電圧Egsが十分低下してFET8がオフする前に、電源Eiが復旧した場合にも、入力電流Eiが急速に増大するという問題点があった。
【0008】
本発明は、上記を鑑みてなされたものであり、瞬断等の場合でも、突入電流を効果的に防止することのできる突入電流防止回路を提供することである。
【0009】
【課題を解決するための手段】
図1は本発明の原理図である。図1に示すように、スイッチングレギュレータ20は、第1コンデンサ22及び負荷回路24を有する。第1コンデンサ22及び負荷回路24は、第1信号線26#1及び第2信号線26#2に並列に接続されている。突入電流防止回路30は、スイッチ32、第2コンデンサ34、放電経路遮断回路36、放電回路38及びトランジスタ40を有する。
【0010】
スイッチ32がオンされると、第1コンデンサ22が直流電源42により印加されて充電されると共に、信号線26#1,26#2間の電圧が基準電圧を超えるようになり、放電経路遮断回路36が第2コンデンサ34への充電経路を構成することにより、第2コンデンサ34が充電されて、徐々に電圧が上昇する。第2コンデンサ34が充電されると、充電電圧に基づいて制御電極に印加されて、トランジスタ40の第1電極と第2電極間が高抵抗から低抵抗へと徐々に変化する。これにより突入電流が防止される。
【0011】
スイッチ32がオフされると、第1コンデンサ22に蓄積されていた電荷が負荷4を通して放電し、第1及び第2信号線26#1,26#2間の電圧が基準電圧以下になり、第1コンデンサ22の第2信号線26#2側への放電経路を遮断する。第2コンデンサ22に蓄積された電荷は放電回路36を通して第2信号線26#2側に放電されて、第2コンデンサ22の電圧が急速に低下する。トランジスタ40の制御電極が第2コンデンサ22の電圧に基づいて印加されることから、第1及び第2電極間の抵抗が低抵抗へと急速に変化する。よって、スイッチ32がオフされてから短期間にオンされた時でも、トランジスタ40がオフしていることから、突入電流を防止することができる。
【0012】
【発明の実施の形態】
第1実施形態
図2は本発明の第1実施形態による突入電流防止回路の構成図であり、図6中の構成要素と実質的に同一の構成要素には同一の符号を附している。図2に示すように、突入電流防止回路50は、遅延回路60、急速放電回路62及び放電経路遮断回路64を含む。
【0013】
遅延回路60は、抵抗R1、コンデンサC2、及びnチャネル型FET8を有する。遅延回路60は、SW10がオンされたとき、FET8のソース・ドレイン間が高抵抗から低抵抗に変化するまでの時間を遅延させ、FET8のドレイン電流を徐々に流すことにより突入電流を防止するためである。抵抗R1は、コンデンサC2を充電するときの時定数を定めるためのものであり、一方の端子が信号線2#1に接続され、他方の端子がフォトカプラPC1の入力端子に接続されている。FET8は、SW10がオンしたとき、ソース・ドレイン間の抵抗を高抵抗から低抵抗へと徐々に変化させるものであり、ドレインが負荷回路4側の信号線2#2に接続され、ソースがSW10側の信号線2#2に接続され、ゲートが抵抗R2の一端、フォトカプラPC1の受光素子の出力端子及びダイオードD1のアノードに接続されている。FET8は、ソース・ドレイン間に、ソースをアノード、ドレインをカソードとする内部ダイオードD2を形成する。
【0014】
急速放電回路62は、抵抗R2、ダイオードD1、pnpトランジスタTR1、抵抗R3、及びコンデンサC2を含む。急速放電回路62は、SW10がオフされたとき、コンデンサC2に充電された電荷を急速に放電して、ゲート・ソース間の電圧Egsを急速に低下させるためである。抵抗R2は、FET8のゲート・ソース間の電圧Egsを耐圧以下にしてFET8を保護するためのものであり、一端がダイオードD1のアノード、トランジスタTR1のベース及びFET8のゲートに接続され、他端がSW10とFET8のソース間の信号線2#2に接続されている。
【0015】
ダイオードD1は、アノードがトランジスタTR1のベース、FET8のゲート及び抵抗R2の一端に接続され、カソードがトランジスタTR1のエミッタ及びコンデンサC2のプラス側に接続されている。トランジスタTR1は、ベースがダイオードD1のカソード、及び抵抗R2の一端に接続され、エミッタがダイオードD1のカソード、コンデンサC2のプラスに接続され、コレクタが抵抗R3の一端に接続されている。抵抗R3は、一端がトランジスタTR1のコレクタ、他端がSW10とFET8のソース間の信号線2#2に接続されている。
【0016】
放電経路遮断回路64は、コンデンサC1の放電ルートを遮断するために信号線2#1,2#2間の電圧が一定以下となるとオフして、コンデンサC1の放電ルートを遮断するものであり、フォトカプラPC1及びツェナーダイオードZD1を含む。フォトカプラPC1は、発光ダイオード及び受光素子のアノードが抵抗R1の他端に接続され、発光ダイオードの出力側がツェナーダイオードZD1のカソードに接続され、受光素子の出力側がダイオードD1のアノード、抵抗R2の一端及びFET8のゲートに接続されている。
【0017】
ツェナーダイオードZD1は、ツェナーダイオード電圧でフォトカプラPC1をオン/オフさせることにより、FET8がツェナーダイオード電圧の高電圧で短時間でオン/オフして、入力電圧Eiの停止、復旧時に流れる電流を抑制するためのものであり、カソードが発光素子の出力側に接続され、アノードがSW10とFET8のソース間の信号線2#2に接続されている。
【0018】
SW10は、一端が電源Eiのマイナスに接続され、他端が信号線2#2に接続されている。直流電源Eiは、例えば、48V電源であり、プラス側が信号線2#1、マイナス側がSW10に接続されている。
【0019】
図3はタイムチャートであり、FET8のゲート・ソース間の電圧Egs、コンデンサC2の電圧Ec2及び入力電流Iiのタイムチャートを表したものである。
【0020】
(1) SW10がオンの時
時刻t1でSW10がオンされると、フォトカプラPC1は順バイアスされ、ツェナーダイオードZD1にツェナー電圧が印加されて、フォトカプラPC1及びツェナーダイオードZD1がオンする。フォトカプラPC1がオンすると、ダイオードD1が順バイアスされてオンする。これにより、コンデンサC2が時定数R1×C2に従って充電されて、ゲート・ソース電圧Egsが徐々に上昇して、FET8が高抵抗から低抵抗へと徐々に変化することにより、突入電流が防止される。
【0021】
(2) SW10がオフの時
時刻t2でSW10がオフすると、コンデンサC1に蓄積された電荷が、負荷回路4やフォトカプラPC1、抵抗R2及びFET8を通して、マイナス側に放電されてコンデンサC1の電圧が低下する。時刻t3でコンデンサC1の電圧がツェナー電圧以下になると、フォトカプラPC1がオフして、コンデンサC1の放電経路が遮断される。
【0022】
フォトカプラPC1がオフして、受光素子の出力側の電圧が低下すると、ダイオードD1がオフし、トランジスタTR1のエミッタ−ベース間が順バイアスされて、トランジスタTR1がオンする。トランジスタTR1がオンすると、コンデンサC2に蓄積されていた電荷がトランジスタTR1のエミッタ、コレクタ及び抵抗R3を通して、マイナス側に放電されて、コンデンサC2の電圧が急速にグラウンドにまで低下する。
【0023】
また、FET8のゲートに蓄積された電荷は抵抗R2を通して、放電されて、ゲート・ソース間の電圧Egsが低下する。このとき、コンデンサC1からは抵抗R2を通して、放電されることがないので、コンデンサC2に蓄積された電荷が急速に放電して、グラウンドに低下する。尚、ダイオードD1がオン/オフするので、FET8のゲート・ソース間の電圧gsとコンデンサC2の電圧Ec2が概ね等しくなる。
【0024】
(3) SW10再オンの時
時刻t4でSW10がオフされてから短期間に再オンされたとき、FET8のゲート・ソース間の電圧Egsがグラウンドに低下しているので、(1)と同様に動作して突入電流が防止される。
【0025】
(4) 電源電圧Eiが低下した時
電源電圧Eiが瞬断等により低下すると、コンデンサC1に蓄積された電荷がから負荷回路6や放電回路遮断回路64を通して放電が開始されるが、信号線2#1の電圧がツェナー電圧よりも低下して、フォトカプラPC1がオフすると、コンデンサC1からの放電回路遮断回路64を通した放電経路が遮断されて、(2)と同様に、コンデンサC2に蓄積された電荷が急速に放電されて、FET8のゲート・ソース間の電圧Egsが急速に低下して、FET8がオフして、高抵抗となる。
【0026】
(5) 電源電圧Eiが復旧した時
電源電圧Eiが瞬断等より復旧すると、(3)と同様に、復旧した時点では、FET8がオフして、高抵抗となっているので、FET8が高抵抗から低抵抗へと徐々に変化するので突入電流が防止される。
【0027】
第2実施形態
図4は本発明の第2実施形態による突入電流防止回路の構成図であり、図2中の構成要素と実質的に同一の構成要素には同一の符号を附している。図4に示すように、突入電流防止回路100は、ダイオードD4及びnチャネルFET102からなる保護回路101が追加されている。保護回路101は、極性を逆にして電源Eiが接続されたときに部品を保護するためである。ダイオードD4は、アノードがツェナーダイオードZD1のアノードに接続され、カソードがSW10側の信号線2#2に接続されている。FET102は、FET8と実質的に同一のものであり、ゲートがフォトカプラPC1の受光素子の出力側に接続され、ドレインがSW10側の信号線2#2に接続され、ソースがFET8のソースに接続されている。FET102は、アノードがFET8の内部ダイオードD2のアノードに接続され、カソードがSW10側の信号線2#2に接続された内部ダイオードD3を形成する。
【0028】
(1) SW10がオン時
SW10がオンされると、フォトカプラPC1は順バイアスされて、オンする。フォトカプラPC1がオンすると、ダイオードD4が順バイアスされて、オンすることにより、コンデンサC2が時定数R1×C2に従って充電されて、FET8のゲート・ソース電圧Egsが徐々に上昇して、FET8が高抵抗から低抵抗へと徐々に変化することにより、突入電流が防止される。FET102は、FET8と同様にゲート・ソース電圧Egsが上昇して、オンする。
【0029】
(2) SW10がオフ時
この時の動作は、第1実施形態の(2)の場合と同様である。
【0030】
(3) 電源電圧Eiが低下した時
この時の動作は、第1実施形態の(3)と同様である。
【0031】
(4) 電源電圧Eiが復旧した時
この時の動作は、第1実施形態の(4)と同様である。
【0032】
(5) 電源Eiの極性が逆にして接続された時
電源Eiの極性が逆にして接続された時、FET102のドレイン側に最大電圧が印加されるため、FET102のゲート・ソース間の電圧は閾値電圧を超えることがないためオフしたままである。また、内部ダイオードD4は逆バイアスされているので、オフしたままであり、負荷回路4側に逆バイアスされることがないので、負荷回路4の部品等を保護できる。尚、FET102が無い場合は、FET8の内部ダイオードD2が順バイアスされてオンするので、負荷回路4側に逆バイアスされて、部品等を損傷する恐れがある。更に、ダイオードD4は、逆バイアスされるので、オフしたままであり、フォトカプラPC1側に逆バイアスされることがない。
【0033】
【発明の効果】
以上説明した本発明によれば、スイッチがオフされると、第1コンデンサからの放電経路が遮断されて、急速に第2コンデンサの電荷が放電されので、再スイッチオン時や電源の瞬断時に入力電流の突入電流が小さくなることから他装置への影響を小さくすることができる。また、コンデンサやFET等の電気部品への電流ストレスの低減を図ることができる。
【図面の簡単な説明】
【図1】本発明の原理図である。
【図2】本発明の第1実施形態による突入電流防止回路の構成図である。
【図3】図2のタイムチャートである。
【図4】本発明の第2実施形態による突入電流防止回路の構成図である。
【図5】従来の突入電流防止回路の構成図である。
【図6】図5のタイムチャートである。
【符号の説明】
20 スイッチングレギュレータ
22 第1コンデンサ
24 負荷回路
26#1 第1信号線
26#2 第2信号線
28 放電回路
32 スイッチ
34 第2コンデンサ
36 放電経路遮断回路
38 放電回路
40 トランジスタ
42 電源
Claims (3)
- 第1及び第2信号線に並列接続された第1コンザンサ及び負荷回路を有する回路方式の突入電流防止回路において、
直流電源の片方の電極と前記第2信号線間の接続をオン/オフするスイッチと、
前記第1及び第2信号線間に設けられた第2コンデンサと、
前記第1及び第2信号線間に設けられ、前記第1及び第2信号線間の電圧が基準電圧以下になると前記第1コンデンサの前記第2信号線側への放電経路を遮断し、前記基準電圧を超えると前記第2コンデンサへの充電経路を形成する放電経路遮断回路と、
前記第2コンデンサに蓄積された電荷の放電経路を形成する放電回路と、
前記第2コンデンサの充電電圧に基づいて制御電極が印加され、前記第2信号線に接続された第1及び第2電極間の抵抗値が変化する第1トランジスタ、
を具備したことを特徴とする突入電防止回路。 - 前記放電経路遮断回路は、フォトカプラとツェナーダイオードで構成され、ツェナーダイオード電圧以上の電圧が印加されると、前記フォトカプラを動作させ前記第2コンデンサの充電により前記第1トランジスタを制御させることを特徴とする請求項1記載の突入電流防止回路。
- 前記第2信号線を遮断制御する前記第1トランジスタと同様に前記第2信号線を遮断する第2トランジスタを第1トランジスタと逆向きにして接続し、第1及び第2トランジスタのゲートは前記フォトカプラの出力に接続した構成であり、入力電源を誤って逆接続しても装置を保護することを特徴とする請求項2記載の突入電流防止回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002201893A JP2004048888A (ja) | 2002-07-10 | 2002-07-10 | 突入電流防止回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002201893A JP2004048888A (ja) | 2002-07-10 | 2002-07-10 | 突入電流防止回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004048888A true JP2004048888A (ja) | 2004-02-12 |
Family
ID=31708283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002201893A Pending JP2004048888A (ja) | 2002-07-10 | 2002-07-10 | 突入電流防止回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004048888A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006019986A (ja) * | 2004-06-30 | 2006-01-19 | Toshiba Corp | ネットワーク電話システムの電話端末及びこの電話端末で使用される給電方法 |
JP2006294883A (ja) * | 2005-04-12 | 2006-10-26 | Jeol Ltd | 駆動電圧発生回路 |
JP2009268244A (ja) * | 2008-04-24 | 2009-11-12 | Canon Inc | 突入電流低減回路及びこれを備えた電源装置 |
US10496907B2 (en) | 2016-07-20 | 2019-12-03 | Ricoh Company, Ltd. | Electronic apparatus and method for managing power supply |
KR20200096510A (ko) * | 2018-01-03 | 2020-08-12 | 삼성에스디아이 주식회사 | 프리차지 전류 제어 장치 |
-
2002
- 2002-07-10 JP JP2002201893A patent/JP2004048888A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006019986A (ja) * | 2004-06-30 | 2006-01-19 | Toshiba Corp | ネットワーク電話システムの電話端末及びこの電話端末で使用される給電方法 |
US7634079B2 (en) | 2004-06-30 | 2009-12-15 | Kabushiki Kaisha Toshiba | Telephone terminal and method for supplying power to the same |
JP2006294883A (ja) * | 2005-04-12 | 2006-10-26 | Jeol Ltd | 駆動電圧発生回路 |
JP2009268244A (ja) * | 2008-04-24 | 2009-11-12 | Canon Inc | 突入電流低減回路及びこれを備えた電源装置 |
US10496907B2 (en) | 2016-07-20 | 2019-12-03 | Ricoh Company, Ltd. | Electronic apparatus and method for managing power supply |
KR20200096510A (ko) * | 2018-01-03 | 2020-08-12 | 삼성에스디아이 주식회사 | 프리차지 전류 제어 장치 |
EP3719954A4 (en) * | 2018-01-03 | 2020-10-07 | Samsung SDI Co., Ltd. | PRE-CHARGED POWER CONTROL DEVICE |
KR102533158B1 (ko) | 2018-01-03 | 2023-05-17 | 삼성에스디아이 주식회사 | 프리차지 전류 제어 장치 |
US11824397B2 (en) | 2018-01-03 | 2023-11-21 | Samsung Sdi Co., Ltd. | Pre-charge current control device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102379554B1 (ko) | 보호 회로 | |
US5087871A (en) | Power supply with inrush current limiter | |
JP4783220B2 (ja) | 過電圧保護回路、電子装置 | |
JP4227124B2 (ja) | ファンモジュールのホットスワップ回路システム | |
JP6787989B2 (ja) | オープン出力保護を備えるドライバ | |
US20080192396A1 (en) | Over-voltage protection circuit and method thereof | |
JP5376641B2 (ja) | 電池装置 | |
WO2017094095A1 (ja) | 突入電流防止回路 | |
US9088157B2 (en) | Boost type power converting apparatus with protection circuit | |
JP2007318891A (ja) | スイッチング素子駆動用電源回路 | |
JP2003037933A (ja) | 電子機器の保護装置 | |
US6891425B1 (en) | Low voltage or'ing circuits and methods with zero recovery time | |
CN216056318U (zh) | 一种用于半导体泵浦固体激光器的多功能保护电路 | |
JP2011135665A (ja) | 保護装置 | |
JP2004048888A (ja) | 突入電流防止回路 | |
US5488533A (en) | Methods and apparatus for isolating a power network from a load during an overcurrent condition | |
JP2008022597A (ja) | 電子機器用直流電源 | |
JP2003133926A (ja) | 突入電流抑止回路 | |
GB2404504A (en) | Battery charger with automatic switch-off | |
JP7247903B2 (ja) | 電気回路及び電源装置 | |
JP2002093264A (ja) | 接点損傷防止回路 | |
JPH08205403A (ja) | 突入電流防止回路 | |
US6870721B2 (en) | Apparatus for power source protection with automatic latch-off | |
CN218549503U (zh) | 一种防反接电路、供电装置和电子设备 | |
JPH05244736A (ja) | 給電装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050708 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080410 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080819 |