JP2024015214A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置の信頼性を向上させる。
【解決手段】ショットキーバリアダイオード領域SBRでは、n型のドリフト層DFと金属層M1との間にショットキーバリアダイオードSBDが構成され、ボディダイオード領域BDRでは、ドリフト層DFに、主面SBa側から順にp型半導体領域PH、p型半導体領域PLおよびp型半導体領域PRが形成され、p型半導体領域PRとドリフト層DFとの間にボディダイオードBD2が構成される。そして、p型半導体領域PLの不純物濃度を、p型半導体領域PHおよびPRの不純物濃度よりも低くすることで、ショットキーバリアダイオードSBDを流れる還流電流を増加し、ボディダイオードBD2に還流電流が流れるのを防止している。
【選択図】図2
【解決手段】ショットキーバリアダイオード領域SBRでは、n型のドリフト層DFと金属層M1との間にショットキーバリアダイオードSBDが構成され、ボディダイオード領域BDRでは、ドリフト層DFに、主面SBa側から順にp型半導体領域PH、p型半導体領域PLおよびp型半導体領域PRが形成され、p型半導体領域PRとドリフト層DFとの間にボディダイオードBD2が構成される。そして、p型半導体領域PLの不純物濃度を、p型半導体領域PHおよびPRの不純物濃度よりも低くすることで、ショットキーバリアダイオードSBDを流れる還流電流を増加し、ボディダイオードBD2に還流電流が流れるのを防止している。
【選択図】図2
Description
本発明は、半導体装置の製造方法に関し、特に、SiCパワーデバイスを有する半導体装置の製造方法に関する。
Si半導体に代わるパワーデバイスとして、SiC(炭化ケイ素)半導体が研究されている。SiCパワーデバイスは、Siパワーデバイスに比べ、高耐圧化、大電流化、低オン抵抗化等を実現でき、例えば、モータ制御システム等のインバータ回路のスイッチ素子として利用される。そして、スイッチ素子には、それと並列にダイオードが接続されている。
インバータ回路では、SiCパワーデバイス(スイッチ素子)をオフにしてモータコイルに流れる電流を遮断したときに、モータコイルの電磁誘導によってモータコイルに逆起電力が発生する。この逆起電力に起因する電流を、還流電流としてダイオードを介してモータコイルに流すことで、高い逆起電力がスイッチ素子に印加されるのを防止している。
国際公開第2012-105609号(特許文献1)には、ショットキーバリアダイオード(SBD:Schottky Barrier Diode)を内蔵したSiCパワーデバイスが開示されている。SiCパワーデバイスは、SiC基板に、トレンチゲート型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)およびショットキーバリアダイオードが形成された半導体装置である。ショットキーバリアダイオードのオン開始電圧をボディダイオード(寄生ダイオード)のオン開始電圧よりも低くすることで、還流電流をショットキーバリアダイオードに流し、還流電流がボディダイオードに流れるのを防止している。そして、トレンチゲート型MOSFETのオン抵抗の上昇を防止している。
上記のショットキーバリアダイオードを内蔵したトレンチゲート型MOSFETを有する半導体装置では、逆起電力が小さい場合には、ショットキーバリアダイオードのみで還流電流を流すことができるが、逆起電力が大きくなると、ボディダイオードにも還流電流が流れてしまう。その結果、トレンチゲート型MOSFETのオン抵抗が上昇し、半導体装置の信頼性が低下することが判明した。つまり、半導体装置の信頼性向上が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置の製造方法は、(a)第1導電型を有し、第1主面と前記第1主面の反対側の第2主面とを含む第1半導体層と、前記第2主面上に配置され、前記第1導電型を有し、かつ、前記第1半導体層よりも高濃度の第2半導体層とを備える半導体基板を準備する工程、(b)MOSFETの形成領域である第1領域において、前記第1主面側に露出するように、前記第1半導体層に前記第1導電型の第1半導体領域を形成する工程、(c)前記第1領域において、前記第1半導体領域に対して前記第2主面側に位置するように、前記第1導電型と反対の第2導電型を有する第2半導体領域を形成する工程、(d)ボディダイオードの形成領域である第2領域において、前記第1主面側に露出するように前記第2導電型の第3半導体領域を形成する工程、(e)前記第2領域において、前記第3半導体領域に対して前記第2主面側に位置するように、前記第2導電型の第4半導体領域を形成する工程、(f)前記第2領域において、前記第4半導体領域に対して前記第2主面側に位置するように、前記第2導電型の第5半導体領域を形成する工程、(g)前記第1領域において、前記第1半導体領域および前記第2半導体領域を貫通し、前記第1半導体層に達する第1溝を形成する工程、(h)前記第1溝内にゲート絶縁膜を介してゲート電極を形成する工程、(i)前記第1領域、前記第2領域、および、ショットキーバリアダイオードの形成領域である第3領域において、前記第1主面上に金属層を形成する工程、を有する。前記第4半導体領域の不純物濃度は、前記第3半導体領域および前記第5半導体領域の不純物濃度よりも低く、前記第2領域において、前記第5半導体領域と前記第1半導体層との間で前記ボディダイオードが構成され、前記第3領域において、前記金属層と、前記第1半導体層との間で前記ショットキーバリアダイオードが構成される。
一実施の形態の半導体装置の製造方法は、(a)第1導電型を有し、第1主面と前記第1主面の反対側の第2主面とを含む第1半導体層と、前記第1導電型と反対の第2導電型を有し、前記第1主面に沿って、前記第1半導体層の内部に分散配置された第1半導体領域と、前記第2主面上に配置され、前記第1導電型を有し、かつ、前記第1半導体層よりも高濃度の第2半導体層とを備える半導体基板を準備する工程、(b)MOSFETの形成領域である第1領域において、前記第1主面側に露出するように、前記第1半導体層に前記第1導電型の第2半導体領域を形成する工程、(c)前記第1領域において、前記第2半導体領域に対して前記第2主面側に位置するように、前記第2導電型を有する第3半導体領域を形成する工程、(d)ボディダイオードの形成領域である第2領域において、前記第1主面側に露出するように前記第2導電型の第4半導体領域を形成する工程、(e)前記第1領域において、前記第2半導体領域および前記第3半導体領域を貫通し、前記第1半導体層に達する第1溝を形成する工程、(f)前記第1溝内にゲート絶縁膜を介してゲート電極を形成する工程、(g)前記第1領域、前記第2領域、および、ショットキーバリアダイオードの形成領域である第3領域において、前記第1主面上に金属層を形成する工程、を有する。前記第1半導体領域は、前記第4半導体領域から離間して配置され、前記第1半導体領域と前記第4半導体領域との間には、前記第1半導体層の一部が介在し、前記第1半導体領域の不純物濃度は、前記第4半導体領域の不純物濃度よりも低く、前記第2領域において、前記第1半導体領域と前記第1半導体層との間で前記ボディダイオードが構成され、前記第3領域において、前記金属層と、前記第1半導体層との間で前記ショットキーバリアダイオードが構成される。
一実施の形態によれば、半導体装置の信頼性向上を図ることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
<検討例の説明>
図16は、検討例の半導体装置の断面図、図17は、検討例の半導体装置の等価回路図、図18は、検討例の半導体装置(特に、ダイオード)の電圧・電流特性を示すグラフである。
図16は、検討例の半導体装置の断面図、図17は、検討例の半導体装置の等価回路図、図18は、検討例の半導体装置(特に、ダイオード)の電圧・電流特性を示すグラフである。
図17に示すように、トレンチゲート型MOSFETは、ドレインD、ソースSおよびゲートGを有し、ドレインDとソースSとの間には、ショットキーバリアダイオード(以下、SBDと称す)SBDおよびボディダイオードBD1が並列に接続されている。
図16に示すように、検討例の半導体装置SD0は、SBDを内蔵したトレンチゲート型MOSFETであり、炭化ケイ素(SiC)からなる半導体基板SBに形成されている。n型のドレイン領域DRがドレインDに、n型のソース領域SRがソースSに、ゲート電極GEがゲートGに対応している。ドリフト層DFとソース領域SRとの間にはp型のチャネル形成領域CHが形成され、ゲート電極GEは、ソース領域SRおよびチャネル形成領域CHを貫通してドリフト層DFに達する溝GR2内にゲート絶縁膜GIを介して形成されている。また、半導体基板SB上には、金属層M1およびM2の積層構造からなるソース電極SEが設けられており、ソース電極SEは、ソース領域SRに接続している。
隣接するゲート電極GE間には、溝GR1が設けられており、溝GR1の底面GR1bにSBDが形成されている。SBDは、n型のドリフト層DFと、ドリフト層DFに接触した金属層M1とで構成されており、ソース電極SEに接続されている。つまり、金属層M1は、n型のドリフト層DFと接触してショットキー接合を形成する金属であり、例えば、チタン(Ti)膜である。
また、溝GR1の両端には、p型半導体領域PRが形成されており、ソース電極SEに接続されている。p型半導体領域PRは、ドレイン領域DRに高電圧が印加された場合に、ドレイン領域DRとゲート電極GEと間の電界を緩和する為に設けられており、例えば、チャネル形成領域CHの不純物濃度よりも高濃度である。
検討例の半導体装置SD0において、前述のモータコイルに逆起電力が発生した場合を考える。つまり、図17に示す等価回路図において、MOSFETはオフで、ドレインDに対してソースSに高電圧が印加された場合である。図16に示すように、比較的低濃度のドリフト層DFは、SBDと比較的高濃度のドレイン領域DRとの間に、直列接続された抵抗(寄生抵抗)Rn0およびRn1を有する。図中のP点は、p型半導体領域PRのドレイン領域DR側の端部に対応している。図16~図18を用いて説明すると、ソース電極SEに高電圧が印加されると、SBDのオン開始電圧Vf(SBD)でSBDがオンし、SBDを介してソース電極SEからドレイン領域DRに電流が流れる。そして、電流が電流値i1まで増加し、抵抗Rn1側の分圧Vn1がボディダイオードBD1のオン開始電圧Vf(BD1)以上になると、ソース電極SEからボディダイオードBD1を経由してドレイン領域DRに電流が流れるため、図18に示すように、ソースS/ドレインD間の電流が増加する。ここで、ボディダイオードBD1を介してドリフト層DFに電流が流れると、p型半導体領域PRからドリフト層DFにホールが注入される。そして、注入されたホールは、ドリフト層DFの多数キャリアである電子と再結合し、再結合エネルギーによってドリフト層DF内に存在する結晶欠陥(転移)が拡張する。その為、トレンチゲート型MOSFETのリーク電流の増加、オン抵抗の上昇という問題が発生する。
<半導体装置の構造>
図1は、実施の形態の半導体装置SD1の平面図、図2は、図1のA-A線に沿う断面図、図3は、実施の形態の半導体装置の等価回路図、図4は、実施の形態の半導体装置(特に、ダイオード)の電圧・電流特性を示すグラフ、図5は、図1のB-B線に沿う断面図である。
図1は、実施の形態の半導体装置SD1の平面図、図2は、図1のA-A線に沿う断面図、図3は、実施の形態の半導体装置の等価回路図、図4は、実施の形態の半導体装置(特に、ダイオード)の電圧・電流特性を示すグラフ、図5は、図1のB-B線に沿う断面図である。
図1に示すように、半導体装置SD1は、半導体基板SBの主面SBaにおいて、その中央部に配置されたセル領域CRと、セル領域CRの周囲を囲むように配置された周辺領域PERとを有する。ソース電極SEは、セル領域CRを覆う第1部分と、周辺領域PERにおいて環状に配置された第2部分とを有し、第1部分と第2部分とは連結されている。ゲート配線GWは、略環状(C字状)であり、ソース電極SEの第1部分と第2部分との間に配置され、セル領域CRの周囲を囲んでいる。図1において、切断線A-AおよびB-Bに沿う方向をX方向、X方向に直交する方向をY方向とする。
図3に示すように、トレンチゲート型MOSFETは、ドレインD、ソースSおよびゲートGを有し、ドレインDとソースSとの間には、SBDと、直列接続されたボディダイオードBD2および抵抗Rpとが並列に接続されている。
図2に示すように、実施の形態の半導体装置SD1は、SBDを内蔵したトレンチゲート型MOSFETであり、炭化ケイ素からなる半導体基板SBに形成されている。半導体基板SBの主面SBaは、トレンチゲート型MOSFETの形成領域であるトランジスタ領域TR、ボディダイオードBD1の形成領域であるボディダイオード領域BDR、および、SBDの形成領域であるショットキーバリアダイオード領域SBRを含む。セル領域CRには、トランジスタ領域TR、ボディダイオード領域BDR、および、ショットキーバリアダイオード領域SBRが、複数含まれている。2つの隣接するトランジスタ領域TRの間にショットキーバリアダイオード領域SBRが配置され、トランジスタ領域TRとショットキーバリアダイオード領域SBRとの間にボディダイオード領域BDRが配置されている。トランジスタ領域TR、ボディダイオード領域BDR、および、ショットキーバリアダイオード領域SBRは、X方向において、繰り返し配置されている。X方向において、ゲート電極GEの中央から、隣り合うゲート電極GEの中央までの範囲を1セルと定義すると、X方向において複数のセルが繰り返し配置されている。また、半導体基板SBの厚さ方向をZ方向とする。
半導体基板SBは、n型不純物を含有する炭化ケイ素からなる基板(バルク基板、半導体層)BKと、n型不純物を含有する炭化ケイ素からなるエピタキシャル層(半導体層)EPとの積層構造からなる。基板BKは、主面(第1主面)BKaと、主面BKaと反対側の裏面(第2主面)BKbとを有し、エピタキシャル層EPは、主面(第1主面)EPaと、主面EPaと反対側の裏面(第2主面)EPbとを有する。基板BKは、エピタキシャル層EPの裏面EPb側に設けられている。エピタキシャル層EPの裏面EPbは、基板BKの主面BKaと接触しており、エピタキシャル層EPの主面EPaは、半導体基板SBの主面(第1主面)SBaと一致し、基板BKの裏面BKbは、半導体基板SBの裏面SBbと一致している。また、基板BKの不純物濃度は、例えば、1×1018cm-3~1×1021cm-3であり、エピタキシャル層EPの不純物濃度は、例えば、1×1015cm-3~1×1017cm-3、望ましくは、1×1016cm-3であり、エピタキシャル層EPのn型不純物濃度は、基板BKのn型不純物濃度よりも低い。エピタキシャル層EPの厚さは、半導体装置SD1が許容する耐圧に依存するが、例えば、12μm程度である。
n型のドレイン領域DRがドレインDに、n型のソース領域SRがソースSに、ゲート電極GEがゲートGに対応している(図3参照)。トランジスタ領域TRにおいて、ドレイン領域DR、ドリフト層DF、チャネル形成領域CH、ソース領域SR、ゲート電極GEおよびゲート絶縁膜GIで、トレンチゲート型MOSFETが構成されている。ソース領域SRは、半導体基板SB(または、エピタキシャル層EP)の主面SBa(または、主面EPa)側に露出するように、半導体基板SB(または、エピタキシャル層EP)に形成されている。ソース領域SRの不純物濃度は、例えば、主面SBaからの深さ0.3μmにおいて、ピーク濃度が2×1020cm-3程度である。また、p型のチャネル形成領域CHは、ソース領域SRに対して半導体基板SBの裏面SBb側に形成されており、ソース領域SRおよびドリフト層DFに接触している。チャネル領域CHは、ソース領域SRとドリフト層DFとの間に配置されている。チャネル形成領域CHの不純物濃度は、例えば、主面SBaからの深さ0.8μmにおいて、ピーク濃度が3×1017cm-3程度である。
半導体基板SBの主面SBaには、X方向において、複数の溝GR2が所定の間隔で配置されている。Z方向において、溝GR2は、ソース領域SRおよびチャネル形成領域CHを貫通してドリフト層DFに達している。正確には、溝GR2は、ドリフト層DFに食い込んでおり、ドリフト層DFの内部にも形成されている。溝GR2の深さは、例えば、主面SBaから1.2μmである。なお、深さの基準とする主面SBaは、ソース領域SRが形成されている領域における主面SBaである。溝GR2の側面および底面にはゲート絶縁膜GIが形成されており、ゲート絶縁膜GI上にゲート電極GEが形成されている。ゲート絶縁膜GIは、例えば、酸窒化シリコン膜であり、ゲート電極GEは、例えば、ポリシリコン膜からなる。また、ゲート電極GEは、層間絶縁膜IFで覆われており、層間絶縁膜IF上に形成されたソース電極SEから絶縁分離されている。一方、ソース電極SEは、ソース領域SRに電気的に接続されている。ソース電極SEは、シリサイド層SLを介してソース領域SRにオーミックコンタクトしている。また、ソース電極SEは、金属層M1と金属層M1上に形成された金属層M2との積層構造からなる。
ボディダイオード領域BDRには、p型半導体領域PH、PLおよびPRがドリフト層DF内に形成されている。p型半導体領域PHは、半導体基板SBの主面SBa側に露出するように形成され、p型半導体領域PRは、p型半導体領域PHに対してエピタキシャル層EP(言い換えると、ドリフト層DF)の裏面EPb側に形成され、p型半導体領域PLは、p型半導体領域PHおよびPRの間に形成されている。
p型半導体領域PHは、比較的高濃度の半導体領域であり、その不純物濃度は、例えば、2×1020cm-3程度である。ソース電極SEは、p型半導体領域PHに電気的に接続されており、シリサイド層SLを介してp型半導体領域PHにオーミックコンタクトしている。トランジスタ領域TRに形成されたチャネル形成領域CHが、ボディダイオード領域BDRにまで延在しており、p型半導体領域PHと重なっている。つまり、p型半導体領域PHは、チャネル形成領域CHをソース電極SEに接続する為に設けられている。
p型半導体領域PRは、ドレイン領域DRに高電圧が印加された場合に、ドレイン領域DRとゲート電極GEと間の電界を緩和する為に設けられており、例えば、チャネル形成領域CHの不純物濃度よりも高濃度である。p型半導体領域PRは、溝GR2よりも深い位置に設けられており、その深さはおよそ2.3μmであり、不純物のピーク濃度が、例えば、1×1018cm-3程度である。ボディダイオード領域BDRに形成されたp型半導体領域PRは、トランジスタ領域TRおよびショットキーバリアダイオード領域SBRには形成されておらず、X方向において互いに分離している。但し、図2に示すように、p型半導体領域PRの一部分は、トランジスタ領域TRに延びている。後述するボディダイオードBD2は、p型半導体領域PRとドリフト層DFとの間で形成される。
p型半導体領域PLは、深さ方向(Z方向)において、p型半導体領域PHおよびPRの間に設けられており、その不純物濃度は、p型半導体領域PHおよびPRよりも低濃度である。Z方向において、p型半導体領域PLは、比較的浅い部分でチャネル形成領域CHと重なっており、比較的深い部分ではチャネル形成領域CHと重なっていない。チャネル形成領域CHと重ならない部分(比較的深い部分)とは、Z方向において、チャネル形成領域CHとp型半導体領域PRとの間であって、ドリフト層DFと重なる部分である。チャネル形成領域CHと重ならない部分(比較的深い部分)において、p型半導体領域PLの不純物濃度は、例えば、1×1017cm-3以下とするのが好ましく、この部分では、チャネル形成領域CHの不純物濃度よりも低濃度である。チャネル形成領域CHと重なった部分(比較的浅い部分)の不純物濃度は、チャネル形成領域CHの不純物濃度とp型半導体領域PLの不純物濃度との和である、4×1017cm-3程度となっている。後述するが、p型半導体領域PLは、ボディダイオードBD2に電流が流れる際に、抵抗(寄生抵抗)Rpとして機能する。
ショットキーバリアダイオード領域SBRにおいては、ドリフト層DFは、半導体基板SBの主面SBaに露出しており、ソース電極SEはドリフト層DFに接触している。言い換えると、ソース電極SEを構成する金属層M1がドリフト層DFと接触し、ショットキー接合を形成している。つまり、ソース電極SEとドリフト層DFとの間にSBDが形成される。金属層M1は、ドリフト層DFを構成するn型半導体領域の仕事関数よりも大きな仕事関数を有する金属、例えば、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)、アルミニウム(Al)、金(Au)または白金(Pt)からなる。また、金属層M2は、主成分をアルミニウム(Al)とする金属膜からなり、微量のシリコン(Si)、銅(Cu)またはその両者を不純物として含有しても良い。また、金属層M1およびM2の間にバリア層となる金属層を介在させても良く、バリア層としては、例えば、窒化チタン(TiN)等を用いることができる。
また、本実施の形態では、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRにおいて、半導体基板SBの主面SBaにソース領域SRを除去する為に、溝GR1が形成されており、溝GR1の深さは、ソース領域SRの厚さよりも大きい。また、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRにおいては、溝GR1の底面(底部)GR1bが、半導体基板SBの主面SBaと一致している。つまり、半導体基板SBの主面SBaは、例えば、エピタキシャル層EPの裏面EPb基準として、異なる高さの2つの面を有している。
また、半導体基板SBの裏面SBbにはドレイン電極DEが形成されており、ドレイン電極DEは、例えば、基板BKに接触する側から順に、ニッケルシリサイド(NiSi)/チタン(Ti)/金(Au)の積層構造で構成する。
次に、検討例と同様に、半導体装置SD1において、前述のモータコイルに逆起電力が発生した場合を考える。つまり、図3に示す等価回路図において、ドレインDに対してソースSに高電圧が印加された場合である。検討例と異なり、本実施の形態では、図2および図3に示すように、ソースSとドレインD間に、ボディダイオードBD2と直列接続された抵抗(寄生抵抗)Rpが設けられている。抵抗Rpは、図2に示す半導体領域PLに対応している。図2~図4を用いて説明すると、比較的低濃度のドリフト層DFは、SBDと比較的高濃度のドレイン領域DRとの間に、直列接続された抵抗(寄生抵抗)Rn0およびRn1を有する。図中のP点は、ショットキーバリアダイオード領域SBRにおいて、p型半導体領域PRのドレイン領域DR側の端部に対応している。ソース電極SEに高電圧が印加されると、SBDのオン開始電圧Vf(SBD)でSBDがオンし、SBDを介してソース電極SEからドレイン領域DRに電流が流れる。そして、抵抗Rn1側の分圧Vn1が、抵抗Rpにかかる電圧Vp1とボディダイオードBD2のオン開始電圧Vf(BD2)との和以上になると、ソース電極SEからボディダイオードBD2を経由してドレイン領域DRに電流が流れるため、ソースS/ドレインD間の電流が増加する。
本実施の形態では、ボディダイオードBD2と直列接続された抵抗Rpが存在するため、ボディダイオードBD2のオン開始電圧Vf(BD2)を、検討例のボディダイオードBD1のオン開始電圧Vf(BD1)よりも抵抗Rpにかかる電圧Vp1分だけ上昇させることができる。つまり、検討例に比べ、ボディダイオードBD2をオンさせることなく、SBDを介する還流電流を電流値i2まで増加することができる。従って、ボディダイオードBD2がオンすることによって発生するトレンチゲート型MOSFETのリーク電流の増加、オン抵抗の上昇という問題を発生させることなく、トレンチゲート型MOSFETの還流電流を増加することができる。つまり、半導体装置の信頼性を向上することができる。
図5は、半導体装置SD1の周辺領域PERを示している。周辺領域PERは、ボディダイオード領域BDRと同様の構造を有する。つまり、p型半導体領域PHは、半導体基板SBの主面SBaに露出するように形成され、p型半導体領域PRは、p型半導体領域PHに対してエピタキシャル層EP(言い換えると、ドリフト層DF)の裏面EPb側に形成され、p型半導体領域PLは、p型半導体領域PHおよびPRの間に形成されている。さらに、p型半導体領域PH、PLおよびPRは、ソース電極SEに電気的に接続されている。さらに、p型半導体領域PHの外側(セル領域CRと反対側)には、チャネル形成領域CHおよびp型のターミネーション領域TMが設けられている。ターミネーション領域TMは、p型半導体領域PRおよびチャネル形成領域CHにかかる電界を緩和するために設けられており、ターミネーション領域TMの不純物濃度は、チャネル形成領域CHおよびP型半導体領域PRの不純物濃度よりも低濃度とすることが好ましい。
周辺領域PERでも、p型半導体領域PRとドリフト層DFとの間にボディダイオードBD2が形成されるため、p型半導体領域PHおよびPRの間にp型半導体領域PLを介在させることで、ボディダイオードBD2をオンさせることなく、SBDを介する還流電流を電流値i2まで増加することができる。
<半導体装置の製造方法>
次に、図2、図6~図15を用いて、本実施の形態における半導体装置の製造方法を説明する。図6~図15は、本実施の形態の半導体装置の製造方法を示す断面図であり、図2の断面図に対応している。
次に、図2、図6~図15を用いて、本実施の形態における半導体装置の製造方法を説明する。図6~図15は、本実施の形態の半導体装置の製造方法を示す断面図であり、図2の断面図に対応している。
図6は、半導体基板SBの準備工程を示しており、半導体基板SBの準備工程は、基板BKの準備工程と、エピタキシャル層EP形成工程を含む。まず、n型の炭化ケイ素からなる基板BKを準備する。基板BKにはn型の不純物が比較的高い濃度で導入されている。このn型不純物は、例えば、窒素(N)またはリン(P)であり、その不純物濃度は、例えば、1×1019cm-3程度である。
続いて、基板BKの主面BKa上に、エピタキシャル成長法により、炭化ケイ素からなるエピタキシャル層(半導体層)EPを形成する。エピタキシャル層EPは、基板BKよりも低い不純物濃度でn型不純物を含んでいる。エピタキシャル層EPの不純物濃度は、半導体装置SD1の許容する耐圧に依存するが、例えば、1×1016cm-3程度である。エピタキシャル層EPは、トレンチゲート型MOSFETにおいてZ方向に流れる電流の経路となる。つまり、基板BKは、半導体装置SD1のドレイン領域DRであり、エピタキシャル層EPは半導体装置SD1のドリフト層DFである。こうして、基板BKおよびエピタキシャル層EPとからなる半導体基板SBを準備する。
図7は、n型半導体領域NR1の形成工程およびチャネル形成領域CHの形成工程を示している。先ず、半導体基板SBの主面SBaにn型不純物(例えば、窒素(N)またはリン(P)等)をイオン注入することにより、n型半導体領域NR1を形成する。n型半導体領域NR1は、トランジスタ領域TR、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRに形成される。n型半導体領域NR1の不純物濃度は、例えば、主面SBaからの深さ0.3μmにおけるピーク濃度が2×1020cm-3程度である。
次に、図7に示すように、主面SBa上に、ショットキーバリアダイオード領域SBRを覆うマスク膜MSK1を設け、マスク膜MSK1から露出したトランジスタ領域TRおよびボディダイオード領域BDRに、p型不純物(例えば、ホウ素(B)または、アルミニウム(Al)等)をイオン注入し、チャネル形成領域CHを形成する。チャネル形成領域CHの不純物濃度は、主面SBaからの深さ0.8μmにおけるピーク濃度が3×1017cm-3程度である。イオン注入工程が終了した後にマスク膜MSK1を除去する。なお、マスク膜MSK1は、フォトレジスト層、酸化シリコン膜または窒化シリコン膜等とすることができる。以下のマスク膜MSK2~MSK8も同様である。また、n型半導体領域NR1に続いてチャネル形成領域CHを形成したが、両者の形成工程を逆にしても良い。
図8は、ソース領域SRの形成工程を示している。主面SBa上に、トランジスタ領域TRを覆い、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRを露出するマスク膜MSK2を設ける。半導体基板SBにドライエッチングを施し、マスク膜MSK2から露出した領域に溝GR1を形成することで、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRのn型半導体領域NR1を除去し、トランジスタ領域TRにソース領域SRを形成する。ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRにおいて、n型半導体領域NR1を完全に除去する為に、溝GR1の深さはn型半導体領域NR1の厚さよりも深いことが肝要である。ドライエッチング工程が終了した後にマスク膜MSK2を除去する。
図9は、p型半導体領域PHの形成工程およびp型半導体領域PLの形成工程を示している。主面SBa上に、トランジスタ領域TR、ショットキーバリアダイオード領域SBRおよびボディダイオード領域BDRの一部を覆い、ボディダイオード領域BDRの他部を露出するマスク膜MSK3を設け、マスク膜MSK3から露出した領域にp型不純物をイオン注入してp型半導体領域PHを形成する。p型半導体領域PHのピーク濃度は、2×1020cm-3程度とする。p型半導体領域PHは、主面SBa(言い換えると、溝GR1の底面GR1b)に露出するように形成する。次に、マスク膜MSK3から露出した領域にn型不純物をイオン注入して、p型半導体領域PHのテール部に、ピーク濃度が1×1017cm-3以下のp型半導体領域PLを形成する。p型半導体領域PLは、p型半導体領域PHに接触し、p型半導体領域PHに対してエピタキシャル層EP(言い換えると、ドリフト層DF)の裏面EPb側に形成される。イオン注入工程が終了した後にマスク膜MSK3を除去する。
なお、n型不純物をイオン注入してp型半導体領域PLを形成したが、p型半導体領域PHを薄く形成し、その下部にp型不純物をイオン注入してp型半導体領域PLを形成しても良い。
図10は、p型半導体領域PRの形成工程を示している。主面SBa上に、トランジスタ領域TRの一部およびショットキーバリアダイオード領域SBRを覆い、トランジスタ領域TRの他部およびボディダイオード領域BDRを露出するマスク膜MSK4を設け、マスク膜MSK4から露出した領域にp型不純物をイオン注入してp型半導体領域PRを形成する。p型半導体領域PRは、Z方向において、チャネル形成領域CHから離れて形成され、その不純物濃度は、深さ2.3μmにおけるピーク濃度が、例えば、1×1018cm-3程度である。p型半導体領域PRは、p型半導体領域PLに接触し、p型半導体領域PLに対してエピタキシャル層EP(言い換えると、ドリフト層DF)の裏面EPb側に形成される。
次に、マスク膜MK4を除去した後、半導体基板SBの主面SBa全体を保護膜(例えば、アモルファスカーボン膜)で覆い、半導体基板SBに高温(例えば、1700℃)のアニール処理を施し、イオン注入した不純物を活性化する。アニール処理が終了した後、保護膜を除去する。
図11は、溝GR2の形成工程を示している。主面SBa上に、トランジスタ領域TRの一部、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRを覆い、トランジスタ領域TRの他部を露出するマスク膜MSK5を設け、半導体基板SBにドライエッチングを施して溝GR2を形成する。溝GR2は、ソース領域SRおよびチャネル形成領域CHを貫通し、ドリフト層DFに達する。正確には、溝GR2は、ドリフト層DFにも食い込んでおり、ドリフト層DFの一部にも形成されている。溝GR2の深さは、主面SBaからおよそ1.2μm程度である。ドライエッチング工程が終了した後にマスク膜MSK5を除去する。
図12は、ゲート絶縁膜GI、ゲート電極GEおよび層間絶縁膜IFの形成工程を示している。溝GR2内に、順に、ゲート絶縁膜GIおよびゲート電極GEを形成する。ゲート絶縁膜GIは、例えば、酸窒化シリコン膜であり、溝GR2の底面および側面を酸窒化処理(例えば、一酸化窒素(NO)中、1300℃で熱処理)あるいは熱酸化(例えば、ドライO2中、1200℃で熱処理)の後に酸窒化処理をして形成する。次に、ゲート絶縁膜GI上に、例えば、ポリシリコン膜等の導体層を堆積した後、溝GR2内に選択的にポリシリコン膜を残してゲート電極GEを形成する。次に、ゲート電極GEおよびショットキーバリアダイオード領域SBRを覆い、ソース領域SRおよびp型半導体領域PHの一部を露出する開口OPを有する層間絶縁膜IFを形成する。層間絶縁膜IFは、例えば、酸化シリコン膜からなる。
図13は、シリサイド層SLの形成工程を示している。層間絶縁膜IFの開口OPから露出したソース領域SRおよびp型半導体領域PHの一部の領域にシリサイド層SLを形成する。シリサイド層SLは、例えば、ニッケルシリサイド(NiSi)または白金含有ニッケルシリサイド(PtNiSi)とすることができる。
図14は、層間絶縁膜IFの除去工程を示している。層間絶縁膜IF上に、トランジスタ領域TRおよびボディダイオード領域BDRの一部を覆い、ボディダイオード領域BDRの他部およびショットキーバリアダイオード領域SBRを露出するマスク膜MSK6を設け、例えば、ウェットエッチングにより、ショットキーバリアダイオード領域SBRを覆う層間絶縁膜IFを除去する。そして、ショットキーバリアダイオード領域SBRにおいて、半導体基板SBの主面SBa(言い換えると、エピタキシャル層EPの主面EPa、ドリフト層DFの主面、または、溝GR1の底面GR1b)を露出する。
次に、図15に示すように、主面SBa上にソース電極SEを形成し、その後に、図2に示すように、裏面SBb上にドレイン電極DEを形成する。図15に示すように、ソース電極SEは、金属層M1と金属層M1上に形成された金属層M2との積層構造からなる。ショットキーバリアダイオード領域SBRにおいて、金属層M1は、n型のドリフト層DFと接触し、ショットキー接合を形成する。つまり、ソース電極SEとドリフト層DFとの間にSBDが形成される。従って、金属層M1は、ドリフト層DFを構成するn型半導体領域の仕事関数よりも大きな仕事関数を有する金属からなり、例えば、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)、アルミニウム(Al)、金(Au)または白金(Pt)からなる。ドレイン電極DEは、例えば、ドレイン領域DR(言い換えると、基板BK)に接触する側から順に、ニッケルシリサイド(NiSi)/チタン(Ti)/金(Au)の積層構造で構成する。
<変形例1>
図19は、変形例1の半導体装置SD2の断面図、図20および図21は、変形例1の半導体装置SD2の製造工程中の断面図である。変形例1は、上記実施の形態に対する変形例であり、変形例1の半導体装置SD2では、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRに溝GR1が設けられていない。つまり、トランジスタ領域TRにおける半導体基板SBの主面SBaと、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRにおける半導体基板SBの主面SBaとは、半導体基板SBの裏面SBbを基準としてほぼ等しい高さを有する。仮に、両者間に高さの差が有ったとしても、その高低差は、ソース領域SRの厚さよりも小さい。その他の構成要素は、上記実施の形態の半導体装置SD1と同様であり、同様の符号を付している。
図19は、変形例1の半導体装置SD2の断面図、図20および図21は、変形例1の半導体装置SD2の製造工程中の断面図である。変形例1は、上記実施の形態に対する変形例であり、変形例1の半導体装置SD2では、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRに溝GR1が設けられていない。つまり、トランジスタ領域TRにおける半導体基板SBの主面SBaと、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRにおける半導体基板SBの主面SBaとは、半導体基板SBの裏面SBbを基準としてほぼ等しい高さを有する。仮に、両者間に高さの差が有ったとしても、その高低差は、ソース領域SRの厚さよりも小さい。その他の構成要素は、上記実施の形態の半導体装置SD1と同様であり、同様の符号を付している。
図19の半導体装置SD2においても、p型半導体領域PLを有するため、図3に示す等価回路図、図4に示す電圧・電流特性となり、ボディダイオードBD2をオンさせることなく、還流電流を増加することができる。
変形例1の半導体装置SD2の製造方法について、上記実施の形態の半導体装置SD1の製造工程と異なる工程を説明する。図20は、ソース領域SRの形成工程を示している。半導体基板SBを準備した後、主面SBa上に、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRを覆い、トランジスタ領域TRを露出するマスク膜MSK7を形成する。そして、マスク膜MSK7から露出したエピタキシャル層EP(言い換えると、ドリフト層DF)にn型不純物をイオン注入してソース領域SRを形成する。ソース領域SRは、主面SBaに露出するように、エピタキシャル層EP(言い換えると、ドリフト層DF)内に形成する。イオン注入工程が終了した後にマスク膜MSK7を除去する。
図21は、チャネル形成領域CHの形成工程を示している。ショットキーバリアダイオード領域SBRを覆い、トランジスタ領域TRおよびボディダイオード領域BDRを露出するマスク膜MSK8を主面SBa上に形成する。そして、マスク膜MSK8から露出したエピタキシャル層EP(言い換えると、ドリフト層DF)にp型不純物をイオン注入してチャネル形成領域CHを形成する。p型のチャネル形成領域CHは、ソース領域SRに対して半導体基板SBの裏面SBb側に形成されており、ドリフト層DFに接触している。イオン注入工程が終了した後にマスク膜MSK8を除去する。
次に、上記実施の形態の製造方法において、図9を用いて説明したp型半導体領域PHの形成工程以降の工程を実施して、変形例1の半導体装置SD2を製造する。
変形例1の半導体装置SD2によれば、ショットキーバリアダイオード領域SBRにおいて、溝GR1を形成するためのドライエッチングを省略することができる。その為、ドライエッチングによる半導体基板SBの主面SBaの荒れ(ダメージ)を低減でき、SBDのリーク電流を低減することができる。
<変形例2>
図22は、変形例2の半導体装置SD3の断面図、図23は、変形例2の半導体装置SD3の製造工程中の断面図である。変形例2は、変形例1に対する変形例であり、変形例2の半導体装置SD3では、チャネル形成領域CH1は、トランジスタ領域TRにのみ形成されている。その他の構成要素は、上記変形例1の半導体装置SD2と同様であり、同様の符号を付している。
図22は、変形例2の半導体装置SD3の断面図、図23は、変形例2の半導体装置SD3の製造工程中の断面図である。変形例2は、変形例1に対する変形例であり、変形例2の半導体装置SD3では、チャネル形成領域CH1は、トランジスタ領域TRにのみ形成されている。その他の構成要素は、上記変形例1の半導体装置SD2と同様であり、同様の符号を付している。
図22に示すように、トランジスタ領域TRのチャネル形成領域CH1とボディダイオード領域BDRのp型半導体領域PLとは互いに接している。上記実施の形態および変形例1とは異なり、チャネル形成領域CH1は、ボディダイオード領域BDRには延在していない。従って、p型半導体領域PLの比較的浅い部分においても、チャネル形成領域CH1に影響されることなく、その不純物濃度を、チャネル形成領域CH1の不純物濃度よりも低くすることができる。つまり、p型半導体領域PHとp型半導体領域PRとの間のZ方向の全域において、p型半導体領域PLの不純物濃度は、チャネル形成領域CH1の不純物濃度よりも低くできる。従って、上記実施の形態および変形例1よりも、p型半導体領域PLの抵抗(寄生抵抗)Rp1を大きくすることができため、ボディダイオードBD2をオンさせることなく、還流電流を増加することができる。
次に、変形例2の半導体装置SD3の製造方法について、上記変形例1と異なる部分を説明する。図23に示すように、ソース領域SRおよびチャネル形成領域CH1の形成工程では、半導体基板SBを準備した後、主面SBa上に、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRを覆い、トランジスタ領域TRを露出するマスク膜MSK9を形成する。そして、マスク膜MSK7から露出したエピタキシャル層EP(言い換えると、ドリフト層DF)にn型不純物をイオン注入してソース領域SRを形成し、p型不純物をイオン注入してチャネル形成領域CH1を形成する。イオン注入工程が終了した後にマスク膜MSK9を除去する。
次に、上記実施の形態の製造方法において、図9を用いて説明したp型半導体領域PHの形成工程以降の工程を実施して、変形例2の半導体装置SD3を製造する。
なお、変形例2のチャネル形成領域CH1の構成を上記実施の形態に適用することも出来る。
<変形例3>
図24は、変形例3の半導体装置SD4の断面図、図25および図26は、変形例3の半導体装置SD4の製造工程中の断面図である。変形例3は、上記実施の形態に対する変形例であり、半導体装置SD4では、p型半導体領域PLが設けられていない。
図24は、変形例3の半導体装置SD4の断面図、図25および図26は、変形例3の半導体装置SD4の製造工程中の断面図である。変形例3は、上記実施の形態に対する変形例であり、半導体装置SD4では、p型半導体領域PLが設けられていない。
図24に示すように、ドレイン領域DRとゲート電極GEと間の電界を緩和するp型半導体領域PR1は、トランジスタ領域TR、ボディダイオード領域BDRおよびショットキーバリアダイオード領域SBRに、所定の間隔でX方向に配置されている。Z方向において、p型半導体領域PR1は、p型半導体領域PHから離れて配置されており、p型半導体領域PHとp型半導体領域PR1との間には、抵抗(寄生抵抗)Rn2を有するn型のドリフト層DFが介在している。
半導体装置SD4においても、p型半導体領域PHとp型半導体領域PR1との間に抵抗(寄生抵抗)Rn2を有するn型のドリフト層DFが介在しているため、図3に示す等価回路図、図4に示す電圧・電流特性となり、ボディダイオードBD2をオンさせることなく、還流電流を増加することができる。
次に、変形例3の半導体装置SD4の製造方法について説明する。半導体装置SD4のエピタキシャル層EPは、エピタキシャル層EP1およびEP2の積層構造となっている。図25に示すように、基板BKの主面BKa上に、膜厚9μm程度のエピタキシャル層EP1を形成する。次に、エピタキシャル層EP1の主面EP1aにp型不純物をイオン注入して複数のp型半導体領域PR1を形成する。
次に、図26に示すように、エピタキシャル層EP1の主面EP1a上に膜厚3μm程度のエピタキシャル層EP2を形成し、複数のp型半導体領域PR1が埋め込まれた半導体基板SBを形成する。以下、上記実施の形態のソース領域SRの形成工程以降の工程を実施して変形例3の半導体装置SD4を製造する。ただし、ボディダイオード領域BDRにおけるp型半導体領域PLおよびPRの形成工程を除く。
なお、変形例3の構成を上記変形例1に適用することも出来る。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。上記実施の形態に記載された内容の一部を以下に記載する。
[付記1]
(a)第1導電型を有し、第1主面と前記第1主面の反対側の第2主面とを含む第1半導体層と、前記第2主面上に配置され、前記第1導電型を有し、かつ、前記第1半導体層よりも高濃度の第2半導体層とを備える半導体基板を準備する工程、
(b)MOSFETの形成領域である第1領域において、前記第1主面側に露出するように、前記第1半導体層に前記第1導電型の第1半導体領域を形成する工程、
(c)前記第1領域において、前記第1半導体領域に対して前記第2主面側に位置するように、前記第1導電型と反対の第2導電型を有する第2半導体領域を形成する工程、
(d)ボディダイオードの形成領域である第2領域において、前記第1主面側に露出するように前記第2導電型の第3半導体領域を形成する工程、
(e)前記第2領域において、前記第3半導体領域に対して前記第2主面側に位置するように、前記第2導電型の第4半導体領域を形成する工程、
(f)前記第2領域において、前記第4半導体領域に対して前記第2主面側に位置するように、前記第2導電型の第5半導体領域を形成する工程、
(g)前記第1領域において、前記第1半導体領域および前記第2半導体領域を貫通し、前記第1半導体層に達する第1溝を形成する工程、
(h)前記第1溝内にゲート絶縁膜を介してゲート電極を形成する工程、
(i)前記第1領域、前記第2領域、および、ショットキーバリアダイオードの形成領域である第3領域において、前記第1主面上に金属層を形成する工程、
を有し、
前記第4半導体領域の不純物濃度は、前記第3半導体領域および前記第5半導体領域の不純物濃度よりも低く、
前記第2領域において、前記第5半導体領域と前記第1半導体層との間で前記ボディダイオードが構成され、
前記第3領域において、前記金属層と、前記第1半導体層との間で前記ショットキーバリアダイオードが構成される、半導体装置の製造方法。
(a)第1導電型を有し、第1主面と前記第1主面の反対側の第2主面とを含む第1半導体層と、前記第2主面上に配置され、前記第1導電型を有し、かつ、前記第1半導体層よりも高濃度の第2半導体層とを備える半導体基板を準備する工程、
(b)MOSFETの形成領域である第1領域において、前記第1主面側に露出するように、前記第1半導体層に前記第1導電型の第1半導体領域を形成する工程、
(c)前記第1領域において、前記第1半導体領域に対して前記第2主面側に位置するように、前記第1導電型と反対の第2導電型を有する第2半導体領域を形成する工程、
(d)ボディダイオードの形成領域である第2領域において、前記第1主面側に露出するように前記第2導電型の第3半導体領域を形成する工程、
(e)前記第2領域において、前記第3半導体領域に対して前記第2主面側に位置するように、前記第2導電型の第4半導体領域を形成する工程、
(f)前記第2領域において、前記第4半導体領域に対して前記第2主面側に位置するように、前記第2導電型の第5半導体領域を形成する工程、
(g)前記第1領域において、前記第1半導体領域および前記第2半導体領域を貫通し、前記第1半導体層に達する第1溝を形成する工程、
(h)前記第1溝内にゲート絶縁膜を介してゲート電極を形成する工程、
(i)前記第1領域、前記第2領域、および、ショットキーバリアダイオードの形成領域である第3領域において、前記第1主面上に金属層を形成する工程、
を有し、
前記第4半導体領域の不純物濃度は、前記第3半導体領域および前記第5半導体領域の不純物濃度よりも低く、
前記第2領域において、前記第5半導体領域と前記第1半導体層との間で前記ボディダイオードが構成され、
前記第3領域において、前記金属層と、前記第1半導体層との間で前記ショットキーバリアダイオードが構成される、半導体装置の製造方法。
[付記2]
付記1記載の半導体装置の製造方法において、
前記(b)工程は、
(b-1)前記第1領域、前記第2領域および前記第3領域において、前記第1半導体領域を形成する工程、
(b-2)前記第2領域および前記第3領域において、前記第1半導体層の前記第1主面に第2溝を形成することで、前記第1半導体領域の一部を除去し、前記第1領域に前記第1半導体領域の他部を残す工程、
を含む、半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
前記(b)工程は、
(b-1)前記第1領域、前記第2領域および前記第3領域において、前記第1半導体領域を形成する工程、
(b-2)前記第2領域および前記第3領域において、前記第1半導体層の前記第1主面に第2溝を形成することで、前記第1半導体領域の一部を除去し、前記第1領域に前記第1半導体領域の他部を残す工程、
を含む、半導体装置の製造方法。
[付記3]
付記1記載の半導体装置の製造方法において、
前記(b)工程は、
(b-3)前記第2領域および前記第3領域を覆う第1マスク膜を形成する工程、
(b-4)前記第1マスク膜から露出した前記第1領域において、前記第1半導体層に前記第1導電型の不純物を注入して前記第1半導体領域を形成する工程、
を含む、半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
前記(b)工程は、
(b-3)前記第2領域および前記第3領域を覆う第1マスク膜を形成する工程、
(b-4)前記第1マスク膜から露出した前記第1領域において、前記第1半導体層に前記第1導電型の不純物を注入して前記第1半導体領域を形成する工程、
を含む、半導体装置の製造方法。
[付記4]
付記1記載の半導体装置の製造方法において、
前記(c)工程は、前記第2領域および前記第3領域を覆う第2マスク膜を用いて、前記第1領域に選択的に前記第2半導体領域を形成する、半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
前記(c)工程は、前記第2領域および前記第3領域を覆う第2マスク膜を用いて、前記第1領域に選択的に前記第2半導体領域を形成する、半導体装置の製造方法。
[付記5]
付記1記載の半導体装置の製造方法において、
前記第1半導体層および前記第2半導体層は、炭化ケイ素からなる、半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
前記第1半導体層および前記第2半導体層は、炭化ケイ素からなる、半導体装置の製造方法。
[付記6]
(a)第1導電型を有し、第1主面と前記第1主面の反対側の第2主面とを含む第1半導体層と、前記第1導電型と反対の第2導電型を有し、前記第1主面に沿って、前記第1半導体層の内部に分散配置された第1半導体領域と、前記第2主面上に配置され、前記第1導電型を有し、かつ、前記第1半導体層よりも高濃度の第2半導体層とを備える半導体基板を準備する工程、
(b)MOSFETの形成領域である第1領域において、前記第1主面側に露出するように、前記第1半導体層に前記第1導電型の第2半導体領域を形成する工程、
(c)前記第1領域において、前記第2半導体領域に対して前記第2主面側に位置するように、前記第2導電型を有する第3半導体領域を形成する工程、
(d)ボディダイオードの形成領域である第2領域において、前記第1主面側に露出するように前記第2導電型の第4半導体領域を形成する工程、
(e)前記第1領域において、前記第2半導体領域および前記第3半導体領域を貫通し、前記第1半導体層に達する第1溝を形成する工程、
(f)前記第1溝内にゲート絶縁膜を介してゲート電極を形成する工程、
(g)前記第1領域、前記第2領域、および、ショットキーバリアダイオードの形成領域である第3領域において、前記第1主面上に金属層を形成する工程、
を有し、
前記第1半導体領域は、前記第4半導体領域から離間して配置され、
前記第1半導体領域と前記第4半導体領域との間には、前記第1半導体層の一部が介在し、
前記第1半導体領域の不純物濃度は、前記第4半導体領域の不純物濃度よりも低く、
前記第2領域において、前記第1半導体領域と前記第1半導体層との間で前記ボディダイオードが構成され、
前記第3領域において、前記金属層と、前記第1半導体層との間で前記ショットキーバリアダイオードが構成される、半導体装置の製造方法。
(a)第1導電型を有し、第1主面と前記第1主面の反対側の第2主面とを含む第1半導体層と、前記第1導電型と反対の第2導電型を有し、前記第1主面に沿って、前記第1半導体層の内部に分散配置された第1半導体領域と、前記第2主面上に配置され、前記第1導電型を有し、かつ、前記第1半導体層よりも高濃度の第2半導体層とを備える半導体基板を準備する工程、
(b)MOSFETの形成領域である第1領域において、前記第1主面側に露出するように、前記第1半導体層に前記第1導電型の第2半導体領域を形成する工程、
(c)前記第1領域において、前記第2半導体領域に対して前記第2主面側に位置するように、前記第2導電型を有する第3半導体領域を形成する工程、
(d)ボディダイオードの形成領域である第2領域において、前記第1主面側に露出するように前記第2導電型の第4半導体領域を形成する工程、
(e)前記第1領域において、前記第2半導体領域および前記第3半導体領域を貫通し、前記第1半導体層に達する第1溝を形成する工程、
(f)前記第1溝内にゲート絶縁膜を介してゲート電極を形成する工程、
(g)前記第1領域、前記第2領域、および、ショットキーバリアダイオードの形成領域である第3領域において、前記第1主面上に金属層を形成する工程、
を有し、
前記第1半導体領域は、前記第4半導体領域から離間して配置され、
前記第1半導体領域と前記第4半導体領域との間には、前記第1半導体層の一部が介在し、
前記第1半導体領域の不純物濃度は、前記第4半導体領域の不純物濃度よりも低く、
前記第2領域において、前記第1半導体領域と前記第1半導体層との間で前記ボディダイオードが構成され、
前記第3領域において、前記金属層と、前記第1半導体層との間で前記ショットキーバリアダイオードが構成される、半導体装置の製造方法。
BD1、BD2 ボディダイオード
BDR ボディダイオード領域
BK 基板(バルク基板、半導体層)
BKa 主面(第1主面)
BKb 裏面(第2主面)
CH、CH1 チャネル形成領域(p型半導体領域)
CR セル領域
D ドレイン
DE ドレイン電極
DF ドリフト層(n型半導体領域、ドリフト領域)
DR ドレイン領域(n型半導体領域、半導体層)
EP、EP1、EP2 エピタキシャル層(半導体層)
EPa 主面(第1主面)
EPb 裏面(第2主面)
FET
G ゲート
GE ゲート電極
GI ゲート絶縁膜
GR1、GR2 溝
GR1b 底面(底部)
GW ゲート配線
IF 層間絶縁膜
M1、M2 金属層
MSK1~MSK8 マスク膜
NR1 n型半導体領域
OP 開口
PER 周辺領域
PH p型半導体領域
PL p型半導体領域
PR、PR1 p型半導体領域
Rn0、Rn1、Rn2、Rp、Rp1 抵抗(寄生抵抗)
S ソース
SB 半導体基板
SBa 主面(第1主面)
SBb 裏面(第2主面)
SBD ショットキーバリアダイオード
SBR ショットキーバリアダイオード領域
SD0、SD1、SD2、SD3、SD4 半導体装置
SE ソース電極
SL シリサイド層
SR ソース領域(n型半導体領域)
TM ターミネーション領域
TR トランジスタ領域
BDR ボディダイオード領域
BK 基板(バルク基板、半導体層)
BKa 主面(第1主面)
BKb 裏面(第2主面)
CH、CH1 チャネル形成領域(p型半導体領域)
CR セル領域
D ドレイン
DE ドレイン電極
DF ドリフト層(n型半導体領域、ドリフト領域)
DR ドレイン領域(n型半導体領域、半導体層)
EP、EP1、EP2 エピタキシャル層(半導体層)
EPa 主面(第1主面)
EPb 裏面(第2主面)
FET
G ゲート
GE ゲート電極
GI ゲート絶縁膜
GR1、GR2 溝
GR1b 底面(底部)
GW ゲート配線
IF 層間絶縁膜
M1、M2 金属層
MSK1~MSK8 マスク膜
NR1 n型半導体領域
OP 開口
PER 周辺領域
PH p型半導体領域
PL p型半導体領域
PR、PR1 p型半導体領域
Rn0、Rn1、Rn2、Rp、Rp1 抵抗(寄生抵抗)
S ソース
SB 半導体基板
SBa 主面(第1主面)
SBb 裏面(第2主面)
SBD ショットキーバリアダイオード
SBR ショットキーバリアダイオード領域
SD0、SD1、SD2、SD3、SD4 半導体装置
SE ソース電極
SL シリサイド層
SR ソース領域(n型半導体領域)
TM ターミネーション領域
TR トランジスタ領域
Claims (6)
- (a)第1導電型を有し、第1主面と前記第1主面の反対側の第2主面とを含む第1半導体層と、前記第2主面上に配置され、前記第1導電型を有し、かつ、前記第1半導体層よりも高濃度の第2半導体層とを備える半導体基板を準備する工程、
(b)MOSFETの形成領域である第1領域において、前記第1主面側に露出するように、前記第1半導体層に前記第1導電型の第1半導体領域を形成する工程、
(c)前記第1領域において、前記第1半導体領域に対して前記第2主面側に位置するように、前記第1導電型と反対の第2導電型を有する第2半導体領域を形成する工程、
(d)ボディダイオードの形成領域である第2領域において、前記第1主面側に露出するように前記第2導電型の第3半導体領域を形成する工程、
(e)前記第2領域において、前記第3半導体領域に対して前記第2主面側に位置するように、前記第2導電型の第4半導体領域を形成する工程、
(f)前記第2領域において、前記第4半導体領域に対して前記第2主面側に位置するように、前記第2導電型の第5半導体領域を形成する工程、
(g)前記第1領域において、前記第1半導体領域および前記第2半導体領域を貫通し、前記第1半導体層に達する第1溝を形成する工程、
(h)前記第1溝内にゲート絶縁膜を介してゲート電極を形成する工程、
(i)前記第1領域、前記第2領域、および、ショットキーバリアダイオードの形成領域である第3領域において、前記第1主面上に金属層を形成する工程、
を有し、
前記第4半導体領域の不純物濃度は、前記第3半導体領域および前記第5半導体領域の不純物濃度よりも低く、
前記第2領域において、前記第5半導体領域と前記第1半導体層との間で前記ボディダイオードが構成され、
前記第3領域において、前記金属層と、前記第1半導体層との間で前記ショットキーバリアダイオードが構成される、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(b)工程は、
(b-1)前記第1領域、前記第2領域および前記第3領域において、前記第1半導体領域を形成する工程、
(b-2)前記第2領域および前記第3領域において、前記第1半導体層の前記第1主面に第2溝を形成することで、前記第1半導体領域の一部を除去し、前記第1領域に前記第1半導体領域の他部を残す工程、
を含む、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(b)工程は、
(b-3)前記第2領域および前記第3領域を覆う第1マスク膜を形成する工程、
(b-4)前記第1マスク膜から露出した前記第1領域において、前記第1半導体層に前記第1導電型の不純物を注入して前記第1半導体領域を形成する工程、
を含む、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(c)工程は、前記第2領域および前記第3領域を覆う第2マスク膜を用いて、前記第1領域に選択的に前記第2半導体領域を形成する、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1半導体層および前記第2半導体層は、炭化ケイ素からなる、半導体装置の製造方法。 - (a)第1導電型を有し、第1主面と前記第1主面の反対側の第2主面とを含む第1半導体層と、前記第1導電型と反対の第2導電型を有し、前記第1主面に沿って、前記第1半導体層の内部に分散配置された第1半導体領域と、前記第2主面上に配置され、前記第1導電型を有し、かつ、前記第1半導体層よりも高濃度の第2半導体層とを備える半導体基板を準備する工程、
(b)MOSFETの形成領域である第1領域において、前記第1主面側に露出するように、前記第1半導体層に前記第1導電型の第2半導体領域を形成する工程、
(c)前記第1領域において、前記第2半導体領域に対して前記第2主面側に位置するように、前記第2導電型を有する第3半導体領域を形成する工程、
(d)ボディダイオードの形成領域である第2領域において、前記第1主面側に露出するように前記第2導電型の第4半導体領域を形成する工程、
(e)前記第1領域において、前記第2半導体領域および前記第3半導体領域を貫通し、前記第1半導体層に達する第1溝を形成する工程、
(f)前記第1溝内にゲート絶縁膜を介してゲート電極を形成する工程、
(g)前記第1領域、前記第2領域、および、ショットキーバリアダイオードの形成領域である第3領域において、前記第1主面上に金属層を形成する工程、
を有し、
前記第1半導体領域は、前記第4半導体領域から離間して配置され、
前記第1半導体領域と前記第4半導体領域との間には、前記第1半導体層の一部が介在し、
前記第1半導体領域の不純物濃度は、前記第4半導体領域の不純物濃度よりも低く、
前記第2領域において、前記第1半導体領域と前記第1半導体層との間で前記ボディダイオードが構成され、
前記第3領域において、前記金属層と、前記第1半導体層との間で前記ショットキーバリアダイオードが構成される、半導体装置の製造方法。
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