JP2023543023A - サブストレート、パッケージング化構造及び電子装置 - Google Patents

サブストレート、パッケージング化構造及び電子装置 Download PDF

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Abstract

サブストレート、パッケージング化構造及び電子装置が提供される。サブストレートはチップに電気的に接続されるように構成される。チップはパワー端子と信号端子とを含む。サブストレートは第１のサブストレートと、第１のサブストレートに取り付けられる第２のサブストレートとを含む。第１のサブストレートは第１のレイアウトを含み、第１のレイアウトはパワー端子に電気的に接続されるように構成される。第２のサブストレートは第２のレイアウトを含み、第２のレイアウトは信号端子に電気的に接続されるように構成される。第２のレイアウトのライン間の間隔は第１のレイアウトのライン間の間隔未満である。本出願に示されているサブストレートは小さいサイズと高い実装性とを有する。

Description

本出願は電子技術の分野に関し、特に、サブストレート、パッケージング化構造及び電子装置に関する。
ハイパワーモジュールをパッケージングするのに、両側銅被覆直接接合セラミック（Ｄｉｒｅｃｔ Ｂｏｎｄ Ｃｅｒａｍｉｃ，ＤＢＣ）基板、活性金属接合（Ａｃｔｉｖｅ Ｍｅｔａｌ Ｂｒａｚｉｎｇ，ＡＭＢ）セラミック基板や両側直接接合アルミニウム（Ｄｉｒｅｃｔ Ｂｏｎｄ Ａｌｕｍｉｎｕｍ，ＤＢＡ）セラミック基板などの金属サブストレートが広く用いられている。金属サブストレートには良好な放熱パフォーマンスと高い電流通過能力とがある。パッケージボディでは、金属サブストレートによって内部の回路と外部の回路が接続され、機械的サポートが提供され、電気絶縁機能が提供される。しかし、既存の金属サブストレートのサイズは大きい。
本出願の実施形態では、小さいサイズ及び高い実装性を持つサブストレート及びパッケージング化構造並びに小さいサイズを持つ電子装置を得つつ、高い電気的パフォーマンスを実現する、サブストレート、サブストレートを含むパッケージング化構造、及びパッケージング化構造を含む電子装置が提供される。
第１の態様に係れば、本出願の実施形態では、チップに電気的に接続されるように構成されるサブストレートが提供される。チップはパワー端子と信号端子とを含む。サブストレートは第１のサブストレートと、第１のサブストレートに取り付けられる第２のサブストレートとを含む。第１のサブストレートは第１のレイアウトを含み、第１のレイアウトはパワー端子に電気的に接続されるように構成される。第２のサブストレートは第２のレイアウトを含み、第２のレイアウトは信号端子に電気的に接続されるように構成される。第２のレイアウトのライン間の間隔は第１のレイアウトのライン間の間隔未満である。
本出願のサブストレートは第１のサブストレートと第２のサブストレートとを含む。チップのパワー端子に接続されるように構成されている第１のレイアウト（パワーライン）が第１のサブストレートに形成され、チップの信号端子に接続されるように構成されている第２のレイアウト（信号ライン）が第２のサブストレートに形成され、すなわち、本出願のパワーラインと信号ラインとが異なる２つの基板にそれぞれ配置される。パワーラインと信号ラインとが１つの基板に実装される解決手段と比較して、第２のレイアウトのライン間の間隔が第１のレイアウトのライン間の間隔未満になることができ、これにより、サブストレートの小型化が容易になり、パッケージング化構造の実装がさらに改善され、製造コストが減少し、電子装置の内部の省スペース化がなされる。
いくつかの実施形態では、第１のサブストレートは第１の金属層を含み、第１のレイアウトが第１の金属層に形成され、第２のサブストレートは第２の金属層を含み、第２のレイアウトが第２の金属層に形成され、第２の金属層に形成される第２のレイアウトのライン間の間隔が第１のレイアウトのライン間の間隔未満であることが可能であることを確保するように、第２の金属層の厚さが第１の金属層の厚さ未満である。したがって、第２のレイアウトのラインの密度は高く、これにより、第２のサブストレートのサイズを減少させることが促進され、サブストレートの小型化が実施され、パッケージング化構造の実装が改善される。当然、別の実施形態では、第２の金属層に形成される第２のレイアウトのライン間の間隔が第１の金属層に形成される第１のレイアウトのライン間の間隔未満であるのであれば、第２の金属層の厚さが第１の金属層の厚さ以上であってもよい。
いくつかの実施形態では、第２の金属層の厚さが０．０３５ｍｍ～２ｍｍである。第２の金属層の厚さが０．０３５ｍｍ～２ｍｍに制限されることにより、第２の金属層が十分に薄いことが確保される。したがって、すなわち、第２のレイアウトが第２の金属層に形成される場合、第２のレイアウトのライン間の間隔が十分に小さいことが可能であり、すなわち、第２の金属層が高密度にエッチングされることが可能であることが確保されることで、第２のレイアウトのラインの密度が高くなることが可能であり、これにより、第２のサブストレートのサイズを減少させることが促進され、サブストレートの小型化が実施され、パッケージング化構造の実装が改善される。
いくつかの実施形態では、第２のレイアウトのラインのうちの隣接する２つのライン間の間隔が０．１ｍｍ～０．５ｍｍである。第２のレイアウトのラインのうちの隣接する２つのライン間の間隔は０．１ｍｍ～０．５ｍｍに制限され、これにより、第２のレイアウトのライン間の間隔が十分に小さいことが確保される。したがって、第２のレイアウトのラインの密度が十分に高いことが可能であることが確保され、これにより、第２のサブストレートのサイズがさらに減少し、サブストレートの小型化が実施され、パッケージング化構造の実装が改善される。
いくつかの実施形態では、第１の金属層は避け溝を含み、第２のサブストレートが避け溝に少なくとも部分的に埋め込まれる。すなわち、本実施形態では、第２のサブストレートが第１のサブストレートに少なくとも部分的に埋め込まれ、これにより、サブストレートの平面方向のサイズを減少させつつ、厚さ方向のサブストレートのサイズがさらに減少させられ、サブストレートの実装が改善される。
いくつかの実施形態では、第１のサブストレートは支持プレートを含み、第１の金属層が支持プレートに配置され、支持プレートの逆側にある（ｂａｃｋ）第２のレイアウトの表面が、支持プレートの逆側にある第１の金属層の表面と同じ高さにある。すなわち、第２のレイアウトの表面は第１のレイアウトの表面と同じ高さにある。したがって、チップがサブストレートに配置される場合に、チップがサブストレートにフリップチップボンディングを通じて接合されることができる。パワー端子を有するチップの部分が第１のサブストレートに配置されて、第１のレイアウトに電気的に接続されており、信号端子を有するチップの部分が第２のサブストレートに配置されて、第２のレイアウトに電気的に接続され、これにより、信号端子がワイヤを通じて第２のレイアウトに接続されることが阻止される。これにより、パッケージング化構造の製造ステップが単純化され、パッケージング化構造の製造効率が改善される。
いくつかの実施形態では、第２のサブストレートは絶縁プレートをさらに含み、第２のレイアウトが絶縁プレートに配置され、第２のレイアウトの逆側にある絶縁プレートの側が第１のレイアウトの表面に接続される。第２のサブストレートが第１のサブストレートに取り付けられ、これにより、サブストレート全体の平面方向のエリアを減少させることが促進され、サブストレート及びパッケージング化構造の実装が改善される。
いくつかの実施形態では、第２のサブストレートは絶縁プレートを含み、第２のレイアウトが絶縁プレートに配置され、第１のサブストレートは支持プレートを含み、第１のレイアウトが支持プレートに配置され、絶縁プレートの側縁が支持プレートの側縁に接続され、第１のレイアウトは第２のレイアウトから離間させられる。第２のサブストレートを第１の金属層の表面に溶接するのと比較して、絶縁プレートの側縁が支持プレートの側縁に接続されるはんだ側のエリアが小さくなり、対応するプロセスコストが減少させられる。これに加えて、絶縁プレートは支持プレートのいずれの側縁にも溶接されることが可能であり、これにより、設計がより柔軟である。
いくつかの実施形態では、第１のサブストレートは第３の金属層をさらに含み、第３の金属層は、第１のレイアウトの逆側にある支持プレートの表面に配置される。第３の金属層は銅材料製である。当然、これの代わりに、第３の金属層はアルミニウムやニッケルなどの別の金属材料製であっても、非金属材料製であってもよい。第３の金属層は、チップによって第１のレイアウトに移動させられた熱を外に移動させるように構成され、これにより、チップの放熱は急激になり、これにより、チップの電気的パフォーマンスが確保される。これに加えて、第３の金属層によってサブストレート全体の強度をさらに高めることができる。
いくつかの実施形態では、第２のサブストレートは第４の金属層をさらに含み、第４の金属層は、第２のレイアウトの逆側にある絶縁プレートの表面に配置される。第４の金属層は、チップによって第１のレイアウトに移動させられた熱を外に移動させるように構成され、これにより、チップの放熱は急激になり、これにより、チップの電気的パフォーマンスが確保される。これに加えて、第４の金属層によって第２のサブストレートの強度をさらに高めることができる。
いくつかの実施形態では、複数の第２のサブストレートが存在し、複数の第２のサブストレートは第１のサブストレートに間隔を置いて取り付けられ、複数の第２のサブストレートに電気的に接続されるチップの近くにそれぞれ配置される。このことは、片側の基板に第２のレイアウトが配置されるという２つの基板への個別配置に相当し、これにより、第２のサブストレートが小さくされることが可能である。これに加えて、２つの第２のサブストレートに電気的に接続されるチップに基づいて２つの第２のサブストレートが異なる位置に個別に配置されてもよく、これにより、レイアウトがより柔軟になり、パッケージング化構造の応力をコントロールするのがより容易である。
第２の態様に係れば、本出願の実施形態ではパッケージング化構造がさらに提供される。パッケージング化構造はチップと上記のサブストレートとを含む。チップはパワー端子と信号端子とを含む。チップは第１のレイアウトに配置され、パワー端子は第１のレイアウトに電気的に接続され、信号端子は第２のレイアウトに電気的に接続される。本出願で提供されているサブストレートを有するパッケージング化構造の実装、放熱パフォーマンス及び電気的パフォーマンスが効果的に改善される。
いくつかの実施形態では、信号端子はワイヤを通じて第２のレイアウトに電気的に接続されるか、信号端子ははんだパッドを通じて第２のレイアウトに電気的に接続される。第２のサブストレートが第１のサブストレートの第１のレイアウトに取り付けられる場合、信号端子はワイヤを通じて第２のレイアウトに電気的に接続される。第２のサブストレートが第１のサブストレートに埋め込まれるか、第２のサブストレートが第１のサブストレートの側縁に接続される場合、第１のサブストレートと第２のサブストレートとにチップがフリップチップボンディングを通じて接合されてもよく、信号端子ははんだパッドを通じて第２のレイアウトに電気的に接続され、これにより、信号端子がワイヤを通じて第２のレイアウトに接続されることが阻止される。これにより、パッケージング化構造の製造ステップが単純化され、パッケージング化構造の製造効率が改善される。
いくつかの実施形態では、パッケージング化構造は第３のサブストレートを含み、第３のサブストレートは第３のレイアウトを含み、第３のレイアウトのライン間の間隔が第１のレイアウトのライン間の間隔未満であり、第３のレイアウトは信号端子と第２のレイアウトとの間に接続される。すなわち、第３のサブストレートはチップと第２のレイアウトとの間の変換基板として解されることができ、これにより、複数のチップと第２のレイアウトとの電気的接続関係がより単純になる。当然、別の実施形態では、これの代わりに、チップが第２のレイアウトに直接電気的に接続されてもよい。
いくつかの実施形態では、パッケージング化構造は電子要素を含み、電子要素は第３のサブストレートに配置され、第３のレイアウトに電気的に接続され、電子要素は、チップと第２のレイアウトとの間での回路の変更について第３のレイアウトを補助するように構成される。
第３の態様に係れば、本出願の実施形態では電子装置がさらに提供される。電子装置は回路基板と上記パッケージング化構造とを含み、パッケージング化構造は回路基板に電気的に接続される。本出願で提供されているパッケージング化構造を有する電子装置の実装、放熱パフォーマンス及び電気的パフォーマンスが効果的に改善される。
本出願のサブストレートは第１のサブストレートと第２のサブストレートとを含む。チップのパワー端子に接続されるように構成されている第１のレイアウト（パワーライン）が第１のサブストレートに形成され、チップの信号端子に接続されるように構成されている第２のレイアウト（信号ライン）が第２のサブストレートに形成され、すなわち、本出願のパワーラインと信号ラインとが異なる２つの基板にそれぞれ配置される。パワーラインと信号ラインとが１つの基板に実装される解決手段と比較して、第２のレイアウトのライン間の間隔が第１のレイアウトのライン間の間隔未満になることができ、これにより、サブストレートの小型化が容易になり、パッケージング化構造の実装がさらに改善され、製造コストが減少し、電子装置の内部の省スペース化がなされる。
本出願の実施形態に係る電子装置の構造の概略図である。 図１に示されているパワー装置をパッケージングすることによって得られるパッケージング化構造の部分的構造の概略図である。 図２に示されているパッケージング化構造のサブストレートの第１の実施形態の構造の概略図である。 関連技術のサブストレートの構造の概略図である。 図３に示されているサブストレートのＡ－Ａ方向の断面構造の概略図である。 図２に示されているサブストレートとリードフレームとの組合せの構造の概略図である。 図３に示されているサブストレートの第２の実施形態の構造の図である。 図３に示されているサブストレートの第３の実施形態の構造の図である。 図８に示されているサブストレートの断面構造の概略図である。 図８に示されているサブストレートとチップとの組合せの構造の概略図である。 図１０に示されているサブストレートの断面構造の概略図である。 図３に示されているサブストレートの第４の実施形態の構造の図である。 図１２に示されているサブストレートの断面構造の概略図である。
以下、本出願の実施形態の添付の図面を参照して本出願の実施形態を説明する。
図１は本出願の実施形態に係る電子装置１００の構造の概略図である。
電子装置１００はパッケージング化構造１、回路基板２及びハウジング３を含む。パッケージング化構造１は回路基板２に取り付けられて回路基板２に電気的に接続され、回路基板２を用いてパッケージング化構造１の動作がコントロールされる。パッケージング化構造１と回路基板２との両方がハウジング３に収容されている。パッケージング化構造１は電子装置１００のパワーモジュールであり、電子装置１００の電気信号を変換するように構成されている。本実施形態の電子装置１００は風力タービン、太陽光発電器、電気自動車や主要な家庭用電化機器など、パッケージング化構造１を有する電子装置１００を含むが、これらに限定されない。本出願で提供されているパッケージング化構造１を有する電子装置１００の実装、放熱パフォーマンス及び電気的パフォーマンスが効果的に改善される。
図２は図１に示されている電子装置１００のパッケージング化構造１の部分的構造の概略図であり、パッケージング化構造の装置はパワースイッチ装置、たとえば、整流器、インバータや力率改善ユニットであってもよい。
パッケージング化構造１はサブストレート１０とチップ２０とを含む。チップ２０はサブストレート１０に配置されている。チップ２０はパワー端子と信号端子とを含む。パワー端子はハイパワー高電圧の信号を受け持つ電極であり、たとえば、チップ２０のコレクタ（ソース）やエミッタ（ドレイン）である。信号端子はローパワー低電圧の信号を受け持つ電極であり、たとえば、チップ２０のコントロールゲート（ｇａｔｅ）スイッチである。チップ２０のパワー端子はサブストレート１０の所定の部分に電気的に接続され、チップ２０の信号端子はサブストレート１０の別の部分に電気的に接続され、これにより、チップ２０がサブストレート１０を通じて別の装置に電気的に接続される。本実施形態では、パッケージング化構造１は直流直流コンバータ及び直流交流コンバータなどの様々なパワーコンバータを含むが、これらに限定されない。本出願で提供されているサブストレート１０を有するパッケージング化構造１の実装、放熱パフォーマンス及び電気的パフォーマンスが効果的に改善される。
パッケージング化構造１はパッケージボディ（図には示されていない）とヒートシンク（図には示されていない）とをさらに含むことができる。パッケージボディは、サブストレート１０上のチップ２０などの装置をパッケージングするように、チップ２０が配置されているサブストレート１０の側でパッケージングされる。ヒートシンクは、パッケージボディ中でパッケージングされるチップ２０などの電子装置の放熱がなされるように、チップ２０の逆側にあるサブストレート１０の側に接続され、ヒートシンクによってチップ２０などの装置の電気的パフォーマンスが確保される。
いくつかの実施形態では、コントロール機能を持ついくつかの構造、たとえば、コントロールラインが付されたコントロール装置がパッケージボディにさらに実装される。コントロール装置はチップ２０に電気的に接続され、チップ２０の動作をコントロールすることができる。安全性及び信頼性を確保するために、パッケージング化構造１の温度状態がリアルタイムに監視される。たとえば、パッケージング化構造１に温度センサが実装されてもよい。温度が過剰に高かったり、温度が過剰に急激に上昇したりする場合、このことは回路が危険にさらされていることを示し、予防処置が予めとられてもよく、たとえば、パワーサプライがオフにされる。
図３は図２に示されているパッケージング化構造１のサブストレート１０の第１の実施形態の構造の概略図である。
サブストレート１０は第１のサブストレート１１と第２のサブストレート１２とを含む。第２のサブストレート１２は第１のサブストレート１１上に取り付けられている。第１のサブストレート１１は第１のレイアウト１１１を含む。第２のサブストレート１２は第２のレイアウト１２１を含む。第２のレイアウト１２１のライン間の間隔は第１のレイアウト１１１のライン間の間隔未満である。すなわち、第２のレイアウト１２１のラインは第１のレイアウト１１１のラインよりも高密度にアレンジされている。チップ２０が第１のレイアウト１１１に配置され、パワー端子が第１のレイアウト１１１に電気的に接続され、信号端子が第２のレイアウト１２１に電気的に接続される。
サブストレート上のラインは通常はエッチングを通じて形成されることが知られている。図４に示されているように、関連技術のサブストレート１０ａに形成されているラインはチップのパワー端子に接続されるように構成されているパワーライン１１１ａを含み、チップの信号端子に接続されるように構成されている信号ライン１２１ａも含む。パワーライン１１１ａのライン幅は高電圧かつ大電流という要件を満たす必要があるので、ラインが形成されるサブストレート１０ａ上の金属層は厚い必要がある。しかし、厚い金属層はエッチングプロセスによって大きな影響を受ける。したがって、厚い金属層のエッチングの際には、エッチングを通じて形成されるラインの上部と下部との幅の差が検討される必要がある。特に、エッチングプロセスでは、ラインを分離させるための溝を形成するために金属層が腐食させられる。腐食の際、酸によって金属層の表面から腐食が開始される。ラインの側壁も腐食液によって腐食させられるので、ラインの上部の広い領域が腐食させられてから、ラインの下部の狭い領域が腐食させられる。形成されたラインの上部と下部との差は特定の比率（腐食係数）で金属層の厚さに比例する。金属層が厚いことは、ラインの上部と下部との幅の絶対差が大きいことを示す。
ラインの下部で最小間隔を確保しかつラインの上部で有効幅を確保するために、金属層の腐食の際に、ラインの上部で有効エリアと有効幅とを確保するように金属層のサイズが比較的増加させられる必要がある。すなわち、サブストレート１０ａのサイズがラインの上部で有効エリアと有効幅とを確保するように比較的増加させられる必要がある。しかし、信号ライン１２１ａは高電圧かつ大電流という要件にはしたがわない。信号ライン１２１ａも厚い金属層に形成されるので、信号ライン１２１ａのライン間の間隔Ｌ１が減少させられることが可能ではない。この結果、信号ライン１２１ａのライン密度が制限される。このことはサブストレート１０ａの小型化に資するものでも、サブストレート１０ａの放熱効率の改善に資するものでもない。
本出願のサブストレート１０は第１のサブストレート１１と第２のサブストレート１２とを含む。チップ２０のパワー端子に接続されるように構成されている第１のレイアウト１１１（パワーライン）が第１のサブストレート１１に形成され、チップ２０の信号端子に接続されるように構成されている第２のレイアウト１２１（信号ライン）が第２のサブストレート１２に形成され、すなわち、本出願のパワーラインと信号ラインとが異なる２つの基板にそれぞれ配置される。パワーラインと信号ラインとが１つの基板に実装される解決手段と比較して、第２のレイアウト１２１のライン間の間隔Ｌ２が第１のレイアウト１１１のライン間の間隔未満になることができ、これにより、サブストレート１０の小型化が容易になり、パッケージング化構造１の実装がさらに改善され、製造コストが減少し、電子装置１００の内部の省スペース化がなされる。
上記に加えて、第１のサブストレート１１はチップ２０のパワー端子に電気的に接続されるように構成され、さらに、第１のサブストレート１１によってチップ２０の放熱がなされ、チップ２０などの装置のサポートが提供される。第２のサブストレート１２は、チップ２０と外部リードフレームやピンとの電気的接続を実施するようにチップ２０の信号端子に電気的に接続されるように構成されている。第１のレイアウト１１１及び第２のレイアウト１２１は第１のサブストレート１１及び第２のサブストレート１２にそれぞれ形成され、これにより、第１のサブストレート１１と第２のサブストレート１２とが機能上でも区別され、これにより、サブストレート１０の機能的レイアウトを最適化することが促進される。これに加えて、第２のレイアウト１２１が第１のサブストレート１１に形成されず、これにより、第１のサブストレート１１における第１のレイアウト１１１の分布を最適化することが促進される。第１のサブストレート１１に第１のレイアウト１１１と第２のレイアウト１２１との両方を形成することと比較して、第１のサブストレート１１に第１のレイアウト１１１のみを形成することで、第１のサブストレート１１における溝の個数がある程度まで減少し、これに対応して、第１のサブストレート１１の金属エリアが増加し、パッケージング化構造１の静的放熱効率及び動的放熱効率が最適化される。
図２に示されているように、本実施形態では、８つのチップ２０が存在し、これらの８つのチップ２０はチップが２つずつ横並びにアレンジされた状態で間隔を置いて第１のレイアウト１１１に配置されている。たとえば、チップ２０は絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ，ＩＧＢＴ）、シリコン金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＭＯＳＦＥＴ）及び／又はダイオードなどのパワーチップであってもよいし、パワーチップではない別のチップであってもよい。シリコン金属酸化膜半導体電界効果トランジスタはシリコン材料製のシリコン金属酸化膜半導体電界効果トランジスタであってもよいし、炭化ケイ素材料や窒化ガリウム材料製のシリコン金属酸化膜半導体電界効果トランジスタであってもよい。チップ２０は溶接、接合などを通じて第１のレイアウト１１１に固定されてもよい。別の実施形態では、チップ２０を配置する仕方は上記の説明に限定されない。上記の代わりに、１つ以上で８つ以外の個数のチップ２０が存在してもよい。
図３及び図５を参照する。図５は図３に示されているサブストレート１０のＡ－Ａ方向の断面構造の概略図である。
本実施形態では、第１のサブストレート１１は第１の金属層１１２、支持プレート１１３及び第３の金属層１１４を含む。第１の金属層１１２は絶縁熱伝導性支持プレート１１３上に配置されている。第３の金属層１１４は、第１の金属層１１２の逆側にある支持プレート１１３の表面に配置されている。第１の金属層１１２及び第３の金属層１１４が支持プレート１１３の両側の２つの表面にそれぞれ配置されていることが分かる。サブストレート１０は、支持プレート１１３の両側の２つの表面に第１の金属層１１２及び第３の金属層１１４の電解めっき、クリンピング（ｃｒｉｍｐｉｎｇ）や溶接をそれぞれ行なうことによって形成されてもよい。第１のレイアウト１１１が第１の金属層１１２に形成され、すなわち、第１のレイアウト１１１の逆側にある支持プレート１１３の表面に第３の金属層１１４が配置され、チップ２０（図２）が第１の金属層１１２に配置される。第１のレイアウト１１１はエッチングプロセスを通じて第１の金属層１１２に形成される。当然、別の実施形態では、上記の代わりに、第１のサブストレートが第１の金属層と支持プレートのみを含んでもよい。
第１の金属層１１２は銅材料製である。当然、これの代わりに、第１の金属層１１２はアルミニウムやニッケルなどの別の金属材料製であってもよい。チップ２０に電気的に接続される第１の金属層１１２には第１のレイアウト１１１が形成される。これに加えて、第１のレイアウト１１１によってチップ２０の放熱をさらに行なうことができ、これにより、チップ２０の熱が第１のレイアウト１１１を通じて移動させられ（外）、これにより、チップ２０の電気的パフォーマンスが確保される。第３の金属層１１４は銅材料製である。当然、これの代わりに、第３の金属層１１４はアルミニウムやニッケルなどの別の金属材料製であっても、非金属材料製であってもよい。第３の金属層１１４は、チップ２０によって第１のレイアウト１１１に移動させられた熱を外に移動させるように構成され、これにより、チップ２０の放熱は急激になり、これにより、チップ２０の電気的パフォーマンスが確保される。これに加えて、第３の金属層１１４によってサブストレート１０全体の強度をさらに高めることができる。支持プレート１１３はセラミック材料製である。セラミックはたとえば、酸化アルミニウム、窒化ケイ素、窒化アルミニウムや強化窒化アルミニウム（ｒｅｉｎｆｏｒｃｅｄ ａｌｕｍｉｎｕｍ ｎｉｔｒｉｄｅ）などのセラミック材料であってもよい。支持プレート１１３は、第１の金属層１１２と第３の金属層１１４との間の電気的絶縁と電磁遮蔽とを実施し、外部の電磁放射がチップ２０の正常な動作を妨害するのを阻止するように外部の電磁妨害を反射し、パッケージング化構造１の電子要素に対する周囲の環境中の電磁放射の妨害のインパクトを減少させるように構成されている。
第２のサブストレート１２は第２の金属層１２２、絶縁プレート１２３及び第４の金属層１２４を含む。第２の金属層１２２は絶縁プレート１２３上に配置され、第４の金属層１２４は、第２の金属層１２２の逆側にある絶縁プレート１２３の表面に配置されている。第２の金属層１２２及び第４の金属層１２４が絶縁プレート１２３の両側の２つの表面にそれぞれ配置されることが分かる。サブストレート１０は、絶縁プレート１２３の両側の２つの表面に第２の金属層１２２及び第４の金属層１２４の電解めっき、クリンピングや溶接をそれぞれ行なうことによって形成されてもよい。第２のレイアウト１２１が第２の金属層１２２に形成され、すなわち、第４の金属層１２４は、第２のレイアウト１２１の逆側にある絶縁プレート１２３の表面に配置される。第２のレイアウト１２１はエッチングプロセスを通じて第２の金属層１２２に形成される。本実施形態では、第２のレイアウト１２１のラインははんだパッドである。当然、別の実施形態では、第２のレイアウト１２１のラインは配線などの別の構造であってもよい。上記とは異なり、第２のサブストレート１２が絶縁プレートと第２の金属層のみを含んでもよい。
本実施形態では、第２の金属層１２２に形成される第２のレイアウト１２１のライン間の間隔が第１のレイアウト１１１のライン間の間隔未満であることが可能であることを確保するように、第２の金属層１２２の厚さは第１の金属層１１２の厚さ未満である。したがって、第２のレイアウト１２１のラインの密度は高く、これにより、第２のサブストレート１２のサイズを減少させることが促進され、サブストレート１０の小型化が実施され、パッケージング化構造１の実装が改善される。当然、別の実施形態では、第２の金属層１２２に形成される第２のレイアウト１２１のライン間の間隔が第１の金属層１１２に形成される第１のレイアウト１１１のライン間の間隔未満であるのであれば、第２の金属層１２２の厚さが第１の金属層１１２の厚さ以上であってもよい。
特に、第２の金属層１２２の厚さは０．０３５ｍｍ～２ｍｍである。第２の金属層１２２の厚さが０．０３５ｍｍ～２ｍｍに制限されることにより、第２の金属層１２２が十分に薄いことが確保される。したがって、すなわち、第２のレイアウト１２１が第２の金属層１２２に形成される場合、第２のレイアウト１２１のライン間の間隔が十分に小さいことが可能であり、すなわち、第２の金属層１２２が高密度にエッチングされることが可能であることが確保されることで、第２のレイアウト１２１のラインの密度が高くなることが可能であり、これにより、第２のサブストレート１２のサイズを減少させることが促進され、サブストレート１０の小型化が実施され、パッケージング化構造１の実装が改善される。当然、上記の代わりに、第２の金属層１２２の厚さは０．０３５ｍｍ～２ｍｍを超える別の値であってもよい。
第２のレイアウト１２１のラインのうちの隣接する２つのライン間の間隔は０．１ｍｍ～０．５ｍｍである。第２のレイアウト１２１のラインのうちの隣接する２つのライン間の間隔は０．１ｍｍ～０．５ｍｍに制限され、これにより、第２のレイアウト１２１のライン間の間隔が十分に小さいことが確保される。したがって、第２のレイアウト１２１のラインの密度が十分に高いことが可能であることが確保され、これにより、第２のサブストレート１２のサイズがさらに減少し、サブストレート１０の小型化が実施され、パッケージング化構造１の実装が改善される。当然、別の実施形態では、上記の代わりに、第２のレイアウト１２１のラインの密度が十分に高く、第２のサブストレート１２のサイズがさらに減少させられることが可能であることが確保されることが可能であるのであれば、第２のレイアウト１２１のラインのうちの隣接する２つのライン間の間隔は別の値であってもよい。
第２のサブストレート１２はダイレクト・プレーティング・セラミック（Ｄｉｒｅｃｔ Ｐｌａｔｉｎｇ ｃｅｒａｍｉｃ，ＤＰＣ）サブストレートであってもよく、すなわち、絶縁プレート１２３はセラミック材料製である。セラミックの材料は酸化アルミニウム、ジルコニア強化アルミナセラミック、窒化アルミニウムや窒化ケイ素などのセラミック材料であってもよい。第２の金属層１２２及び第４の金属層１２４は絶縁プレート１２３の両側の２つの表面に銅めっきを通じてそれぞれ形成される。第２の金属層１２２及び第４の金属層１２４の各々の厚さは３５μｍ～２００μｍである。第２の金属層１２２の厚さが第４の金属層１２４の厚さと同じであっても異なってもよい。当然、上記の代わりに、第２の金属層１２２及び第４の金属層１２４は無電解ニッケル置換金めっき（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ，ＥＮＩＧ）、無電解ニッケルパラジウム置換金めっき、被覆なし銅（ｂａｒｅ ｃｏｐｐｅｒ）、ニッケルめっきや金めっきなどのプロセスを通じて形成されてもよい。
上記の代わりに、第２のサブストレート１２は直接銅接合（Ｄｉｒｅｃｔ ｃｏｐｐｅｒ ｂｏｎｄｉｎｇ，ＤＣＢ）プレートであってもよく、すなわち、絶縁プレート１２３がセラミック材料製である。セラミックの材料は酸化アルミニウム、ジルコニア強化アルミナセラミックや窒化アルミニウムなどのセラミック材料であってもよい。第２の金属層１２２及び第４の金属層１２４は銅接合を通じて絶縁プレート１２３の両側の２つの表面にそれぞれ形成される。第２の金属層１２２及び第４の金属層１２４の各々の厚さは５０μｍ～４００μｍである。第２の金属層１２２の厚さが第４の金属層１２４の厚さと同じであっても異なってもよい。当然、上記の代わりに、第２の金属層１２２及び第４の金属層１２４は無電解ニッケル置換金めっき（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ，ＥＮＩＧ）、無電解ニッケルパラジウム置換金めっき、被覆なし銅、ニッケルめっき、金めっきや銅めっきなどのプロセスを通じて形成されてもよい。
上記の代わりに、第２のサブストレート１２は厚膜めっきセラミック（Ｔｈｉｃｋ ｆｉｌｍ Ｐｌａｔｉｎｇ ｃｅｒａｍｉｃ，ＴＰＣ）プレートであってもよく、すなわち、絶縁プレート１２３がセラミック材料製である。セラミックの材料は酸化アルミニウム、ジルコニア強化アルミナセラミックや窒化アルミニウムなどのセラミック材料であってもよい。第２の第１の金属層１２２及び第４の金属層１２４は両側同時焼成ガラス含有金属銀ペースト又は金属銅ペーストを用いて絶縁プレート１２３の両側の２つの表面にそれぞれ形成される。第２の金属層１２２及び第４の金属層１２４の各々の厚さは３５μｍ～２００μｍである。第２の金属層１２２の厚さが第４の金属層１２４の厚さと同じであっても異なってもよい。当然、上記の代わりに、第２の金属層１２２及び第４の金属層１２４は無電解ニッケル置換金めっき（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ，ＥＮＩＧ）、無電解ニッケルパラジウム置換金めっき、被覆なし銅や金めっきなどのプロセスを通じて形成されてもよい。
上記の代わりに、第２のサブストレート１２はプリント回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ，ＰＣＢ）であってもよく、すなわち、絶縁プレート１２３が難燃性樹脂材料製である。第２の金属層１２２及び第４の金属層１２４は絶縁プレート１２３の両側の２つの表面に銅めっきを通じてそれぞれ形成される。第２の金属層１２２及び第４の金属層１２４の各々の厚さは３５μｍ～２００μｍである。第２の金属層１２２の厚さが第４の金属層１２４の厚さと同じであっても異なってもよい。当然、上記の代わりに、第２の金属層１２２及び第４の金属層１２４は無電解ニッケル置換金めっき（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ，ＥＮＩＧ）、無電解ニッケルパラジウム置換金めっき、被覆なし銅（ｂａｒｅ ｃｏｐｐｅｒ）、ニッケルめっきや金めっきなどのプロセスを通じて形成されてもよい。
チップ２０と外部装置との電気的接続が実施されるように、チップ２０に電気的に接続される第２の金属層１２２に第２のレイアウト１２１が形成される。第４の金属層１２４は、チップ２０によって第１のレイアウト１１１に移動させられた熱を外に移動させるように構成されることで、チップ２０の放熱は急激になり、これにより、チップ２０の電気的パフォーマンスが確保される。これに加えて、第４の金属層１２４によって第１の金属層１１２とのメタライズド溶接（ｍｅｔａｌｉｚｅｄ ｗｅｌｄｉｎｇ）をさらに実施することができる。絶縁プレート１２３は、第２の金属層１２２と第４の金属層１２４との間に電気的絶縁を実施するように構成されている。これに加えて、絶縁プレート１２３によって第２のサブストレートの両側での金属の付着及びサポートがさらに確保される。
本実施形態では、第２のサブストレート１２が第１のサブストレート１１の第１のレイアウト１１１に取り付けられ、第２のレイアウト１２１の逆側にある絶縁プレート１２３の側が第１のレイアウト１１１の表面に接続される。特に、第２のレイアウト１２１の逆側にある絶縁プレート１２３の側にある第４の金属層１２４が第１のレイアウト１１１の表面に配置され、すなわち、第４の金属層１２４が第１の金属層１１２の表面に配置される。第４の金属層１２４はリフローはんだ、レーザ溶接や超音波溶接を通じて第１の金属層１１２に固定され、チップ２０から離間させられている。第２のサブストレート１２が第１のサブストレート１１に取り付けられ、これにより、サブストレート１０全体の平面方向のエリアを減少させることが促進され、サブストレート１０及びパッケージング化構造１の実装が改善される。当然、別の実施形態では、上記の代わりに、第４の金属層が接合やクランプ固定などの別の接続の仕方で第１の金属層１１２に固定されてもよい。これの代わりに、絶縁プレート１２３が第１の金属層１１２に直接固定されてもよい。
図２及び図６を参照する。図６は図２に示されているサブストレート１０とリードフレームとの間の構造の概略図である。
チップ２０の信号端子が第２のレイアウト１２１にワイヤを通じて電気的に接続され、ワイヤは第２のレイアウト１２１に超音波接合や溶接を通じて固定され、第２のサブストレート１２が第１の金属層１１２の縁に取り付けられ、これにより、第２のサブストレート１２の第２のレイアウト１２１を通じて信号端子が外部装置に電気的に接続される。第２のレイアウト１２１にはリードフレームａの一端が電気的に接続され、他端が外部装置に電気的に接続されて、チップ２０と外部装置との電気的接続が実施される。リードフレームａは第２のレイアウト１２１にリフローはんだ、レーザ溶接、超音波溶接などを通じて溶接されてもよい。パッケージング化構造１の過熱保護を提供するように、リードフレームａのいくつかのピンには熱感応抵抗体がさらに付されてもよい。第２のサブストレート１２の幅は第１のサブストレート１１の幅を超えても、第１のサブストレート１１の幅未満であっても、第１のサブストレート１１の幅に等しくてもよい。当然、別の実施形態では、上記の代わりに、ワイヤボンディング（ｗｉｒｅｌｅｓｓ ｂｏｎｄ）プロセスが用いられてもよい。たとえば、電流を送るのに、信号端子と第２のレイアウト１２１とを接続するワイヤに代えて銅板が用いられる。これにより、パッケージング化構造１の内部抵抗が大きく減少し、コストは高くはない。
図２に示されているように、パッケージング化構造１は第３のサブストレート１３をさらに含み、第３のサブストレート１３は第３のレイアウト１３１を含み、第３のレイアウト１３１は信号端子と第２のレイアウト１２１との間に接続される。すなわち、第３のサブストレート１３はチップ２０と第２のレイアウト１２１との間の変換基板として解されることができ、これにより、複数のチップ２０と第２のレイアウト１２１との電気的接続関係がより単純になる。当然、別の実施形態では、これの代わりに、チップ２０が第２のレイアウト１２１に直接電気的に接続されてもよい。
本実施形態では、２つの第３のサブストレート１３が存在する。２つの第３のサブストレート１３は隙間を空けて第１のレイアウト１１１に配置され、各々はチップ２０の隣接する２つの列の間に位置させられる。各々のチップ２０の信号端子が信号端子の近くにある第３のサブストレート１３の第３のレイアウト１３１に電気的に接続され、第３のレイアウト１３１が第２のレイアウト１２１に電気的に接続されて、チップ２０と第２のレイアウト１２１との間の変換が実施される。特に、チップ２０の信号端子がワイヤを通じて信号端子の近くにある第３のレイアウト１３１に電気的に接続され、第２のサブストレート１２の近くにある第３のレイアウト１３１の一端が、ワイヤを通じて第２のレイアウト１２１に電気的に接続される。第３のサブストレート１３はこの第３のサブストレート１３の近くにあるチップ２０と第２のレイアウト１２１との間の変換を実施するのに用いられる。各チップ２０が第２のレイアウト１２１にワイヤを通じて個別に接続される仕方と比較して、すべてのチップ２０が第３のサブストレート１３を用いて集合化されてから第２のレイアウト１２１に電気的に接続される仕方は単純かつ整然としており、ワイヤの長さも短縮される。当然、別の実施形態では、１つ以上の第３のサブストレート１３が存在してもよく、第３のサブストレート１３のアレンジの仕方が実際の要件にしたがってさらに設定されてもよい。
第３のレイアウト１３１のライン間の間隔は第１のレイアウト１１１のライン間の間隔未満であり、すなわち、第１のレイアウト１１１のライン間の間隔未満であるように第３のレイアウト１３１のライン間の間隔がアレンジされることが可能である。これにより、第３のサブストレート１３の小型化が容易になり、パッケージング化構造１の実装がさらに改善される。当然、別の実施形態では、上記の代わりに、第３のレイアウト１３１のライン間の間隔が第１のレイアウト１１１のライン間の間隔以上であってもよい。
パッケージング化構造１は電子要素を含み、電子要素は第３のサブストレート１３に配置されて第３のレイアウト１３１に電気的に接続される。特に、たとえば、電子要素はレジスタやコンデンサなどの受動的要素である。電子要素は、チップ２０と第２のレイアウト１２１との間での回路の変更について第３のレイアウト１３１を補助するように構成される。
図７は図３に示されているサブストレート１０の第２の実施形態の構造の図である。
本実施形態は第１の実施形態とほぼ同じである。本実施形態では２つの第２のサブストレート１２が存在する点で差があり、２つの第２のサブストレート１２は隙間を空けて第１のサブストレート１１に取り付けられている。これに対応して、１つの第２のサブストレート１２が１つの第３のサブストレートに接続される。２つの第２のサブストレート１２は２つの第２のサブストレート１２に電気的に接続されるチップ２０の近くにそれぞれ配置される。本適用例では、２つの第２のサブストレート１２が配置される。このことは、片側の基板に第２のレイアウト１２１が配置されるという２つの基板への個別配置に相当し、これにより、第２のサブストレート１２が小さくされることが可能である。これに加えて、２つの第２のサブストレート１２に電気的に接続されるチップ２０に基づいて２つの第２のサブストレート１２が異なる位置に個別に配置されてもよく、これにより、レイアウトがより柔軟になり、パッケージング化構造１の応力をコントロールするのがより容易である。当然、別の実施形態では、上記の代わりに、複数の第２のサブストレート１２が存在してもよく、複数の第２のサブストレート１２が間隔を置いて第１のサブストレート１１に取り付けられる。
図８は図３に示されているサブストレート１０の第３の実施形態の構造の図であり、図９は図８に示されているサブストレート１０の断面構造の概略図である。
本実施形態は第１の実施形態とほぼ同じである。本実施形態の第１の金属層１１２が避け溝１１２１を含む点で差があり、避け溝１１２１に第２のサブストレート１２が完全に埋め込まれる。特に、第２のサブストレート１２の第４の金属層１２４が避け溝１１２１の下部壁に溶接され、第２のサブストレート１２の第２のレイアウト１２１が第１の金属層１１２から絶縁されている。すなわち、本実施形態では、第２のサブストレート１２が第１のサブストレート１１に埋め込まれ、これにより、厚さ方向のサブストレート１０のサイズを増加させず、サブストレート１０の平面方向のサイズを減少させつつ、サブストレート１０の実装がさらに改善される。当然、別の実施形態では、上記の代わりに、第２のサブストレート１２が避け溝１１２１に少なくとも部分的に埋め込まれてもよく、第２のサブストレート１２の第４の金属層１２４が避け溝１１２１に接合やクランプ固定を通じてさらに固定されてもよい。上記の代わりに、第３のサブストレートは第１の金属層に埋め込まれてもよい。
本実施形態では、２つの第２のサブストレート１２が存在する。これ対応して、避け溝１１２１も２つ存在し、各サブストレート１２が、対応する避け溝１１２１に埋め込まれる。第２のレイアウト１２１のラインは配線であり、避け溝１１２１の開口に面する第２のレイアウト１２１の表面はこの開口と同じ高さにある。さらにいえば、第２のレイアウト１２１は、支持プレート１１３の逆側にある第１のレイアウト１１１の表面と同じ高さにあり、これにより、チップ２０がフリップチップボンディングを通じてサブストレート１０に接合されることが可能である。図１０及び図１１に示されているように、パワー端子を有するチップ２０の部分が第１のサブストレート１１に配置されて、第１のレイアウト１１１に電気的に接続されており、信号端子を有するチップ２０の部分が第２のサブストレート１２に配置されて、第２のレイアウト１２１に電気的に接続されている。特に、パワー端子が第１のレイアウト１１１にはんだパッドを通じて溶接され、信号端子もはんだパッドを通じて第２のレイアウト１２１に溶接され、これにより、信号端子がワイヤを通じて第２のレイアウト１２１に接続されることが阻止される。これにより、パッケージング化構造１（図２）の製造ステップが単純化され、パッケージング化構造１の製造効率が改善される。当然、別の実施形態では、上記の代わりに、第２のレイアウト１２１のラインがはんだパッドなどの別の構造であってもよい。上記の代わりに、１つ以上の第２のサブストレート１２と１つ以上の避け溝１１２１とが存在し、第２のサブストレートが間隔を置いて対応する避け溝にそれぞれ埋め込まれる。上記の代わりに、すべてのチップが第１のレイアウトに配置され、チップがワイヤを通じて第２のサブストレートに電気的に接続される。
図１２は図３に示されているサブストレート１０の第４の実施形態の構造の図であり、図１３は図１２に示されているサブストレート１０の断面構造の概略図である。
本実施形態は第１の実施形態とほぼ同じである。本実施形態では絶縁プレート１２３の側縁が支持プレート１１３の側縁に接続され、第１のレイアウト１１１が第２のレイアウト１２１から離間させられる点で差がある。特に、絶縁プレート１２３と支持プレート１１３とは高エネルギーレーザを通じてつなぎ合されたり、別の仕方でつなぎ合されたりする。第２のサブストレート１２が第１の金属層１１２の表面に溶接される第１の実施形態と比較して、絶縁プレート１２３の側縁が支持プレート１１３の側縁に接続されるはんだ側のエリアが小さくなり、対応するプロセスコストが減少させられる。これに加えて、絶縁プレート１２３は支持プレート１１３のいずれの側縁にも溶接されることが可能であり、これにより、設計がより柔軟である。当然、別の実施形態では、上記の代わりに、第２のサブストレート１２が別の接続の仕方で第１のサブストレート１１に取り付けられてもよい。
本実施形態の場面では、第２のレイアウト１２１のラインは配線であり、第１のサブストレート１１の第１のレイアウト１１１と第２のサブストレート１２の第２のレイアウト１２１とが同じ方向に向き、チップ２０がフリップチップボンディングを通じてサブストレート１０に直接接合されることができる。パワー端子を有するチップ２０の部分が第１のサブストレート１１に配置されて、第１のレイアウト１１１に電気的に接続されており、信号端子を有するチップ２０の部分が第２のサブストレート１２に配置されて、第２のレイアウト１２１に電気的に接続されている。特に、パワー端子が第１のレイアウト１１１に溶接され、信号端子も第２のレイアウト１２１に溶接され、これにより、信号端子がワイヤを通じて第２のレイアウト１２１に接続されることが阻止される。これにより、パッケージング化構造１（図２）の製造ステップが単純化され、パッケージング化構造１の製造効率が改善される。当然、別の実施形態では、上記の代わりに、第２のレイアウト１２１のラインがはんだパッドなどの別の構造であってもよい。上記の代わりに、複数の第２のサブストレートが存在し、複数の第２のサブストレートが間隔を置いて第１のサブストレートのいずれかの側縁に接続されたり、複数の第２のサブストレートが第１のサブストレートの異なる側縁に個別に配置されたりする。上記の代わりに、すべてのチップが第１のレイアウトに配置され、チップがワイヤを通じて第２のサブストレートに電気的に接続される。
本出願の保護範囲は第１の実施形態から第４の実施形態に限定されず、第１の実施形態から第４の実施形態のあらゆる組合せも本出願の保護範囲に含まれる。すなわち、上記とは異なり、上記の複数の実施形態が実際の要件にしたがって組み合わされてもよい。
上記の説明は本出願の特定の実現例にすぎず、その一方で、本出願の保護範囲を限定することを意図していない。本出願で開示されている技術的範囲の当業者によって容易に想到されるあらゆる変形や置換が本出願の保護範囲に含まれる。したがって、本出願の保護範囲は請求項の保護範囲にしたがうことになる。
１ パッケージング化構造
２ 回路基板
３ ハウジング
１０ サブストレート
１０ａ サブストレート
１１ 第１のサブストレート
１２ 第２のサブストレート
１３ 第３のサブストレート
２０ チップ
１００ 電子装置
１１１ 第１のレイアウト
１１１ａ パワーライン
１１２ 第１の金属層
１１３ 支持プレート
１１４ 第３の金属層
１２１ 第２のレイアウト
１２１ａ 信号ライン
１２２ 第２の金属層
１２３ 絶縁プレート
１２４ 第４の金属層
１３１ 第３のレイアウト
１１２１ 避け溝
ハイパワーモジュールをパッケージングするのに、両側銅被覆直接接合セラミック（ＤＢＣ）基板、活性金属接合（ＡＭＢ）セラミック基板や両側直接接合アルミニウム（ＤＢＡ）セラミック基板などの金属サブストレートが広く用いられている。金属サブストレートには良好な放熱パフォーマンスと高い電流通過能力とがある。パッケージボディでは、金属サブストレートによって内部の回路と外部の回路が接続され、機械的サポートが提供され、電気絶縁機能が提供される。しかし、既存の金属サブストレートのサイズは大きい。
図２に示されているように、本実施形態では、８つのチップ２０が存在し、これらの８つのチップ２０はチップが２つずつ横並びにアレンジされた状態で間隔を置いて第１のレイアウト物１１１に配置されている。たとえば、チップ２０は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、シリコン金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）及び／又はダイオードなどのパワーチップであってもよいし、パワーチップではない別のチップであってもよい。シリコン金属酸化膜半導体電界効果トランジスタはシリコン材料製のシリコン金属酸化膜半導体電界効果トランジスタであってもよいし、炭化ケイ素材料や窒化ガリウム材料製のシリコン金属酸化膜半導体電界効果トランジスタであってもよい。チップ２０は溶接、接合などを通じて第１のレイアウト物１１１に固定されてもよい。別の実施形態では、チップ２０を配置する仕方は上記の説明に限定されない。上記の代わりに、１つ以上で８つ以外の個数のチップ２０が存在してもよい。
第２のサブストレート１２はダイレクト・プレーティング・セラミック（ＤＰＣ）サブストレートであってもよく、すなわち、絶縁プレート１２３はセラミック材料製である。セラミックの材料は酸化アルミニウム、ジルコニア強化アルミナセラミック、窒化アルミニウムや窒化ケイ素などのセラミック材料であってもよい。第２の金属層１２２及び第４の金属層１２４は絶縁プレート１２３の両側の２つの表面に銅めっきを通じてそれぞれ形成される。第２の金属層１２２及び第４の金属層１２４の各々の厚さは３５μｍ～２００μｍである。第２の金属層１２２の厚さが第４の金属層１２４の厚さと同じであっても異なってもよい。当然、上記の代わりに、第２の金属層１２２及び第４の金属層１２４は無電解ニッケル置換金めっき（ＥＮＩＧ）、無電解ニッケルパラジウム置換金めっき、被覆なし銅（ｂａｒｅ ｃｏｐｐｅｒ）、ニッケルめっきや金めっきなどのプロセスを通じて形成されてもよい。
上記の代わりに、第２のサブストレート１２は直接銅接合（ＤＣＢ）プレートであってもよく、すなわち、絶縁プレート１２３がセラミック材料製である。セラミックの材料は酸化アルミニウム、ジルコニア強化アルミナセラミックや窒化アルミニウムなどのセラミック材料であってもよい。第２の金属層１２２及び第４の金属層１２４は銅接合を通じて絶縁プレート１２３の両側の２つの表面にそれぞれ形成される。第２の金属層１２２及び第４の金属層１２４の各々の厚さは５０μｍ～４００μｍである。第２の金属層１２２の厚さが第４の金属層１２４の厚さと同じであっても異なってもよい。当然、上記の代わりに、第２の金属層１２２及び第４の金属層１２４は無電解ニッケル置換金めっき（ＥＮＩＧ）、無電解ニッケルパラジウム置換金めっき、被覆なし銅、ニッケルめっき、金めっきや銅めっきなどのプロセスを通じて形成されてもよい。
上記の代わりに、第２のサブストレート１２は厚膜めっきセラミック（ＴＰＣ）プレートであってもよく、すなわち、絶縁プレート１２３がセラミック材料製である。セラミックの材料は酸化アルミニウム、ジルコニア強化アルミナセラミックや窒化アルミニウムなどのセラミック材料であってもよい。第２の金属層１２２及び第４の金属層１２４は両側同時焼成ガラス含有金属銀ペースト又は金属銅ペーストを用いて絶縁プレート１２３の両側の２つの表面にそれぞれ形成される。第２の金属層１２２及び第４の金属層１２４の各々の厚さは３５μｍ～２００μｍである。第２の金属層１２２の厚さが第４の金属層１２４の厚さと同じであっても異なってもよい。当然、上記の代わりに、第２の金属層１２２及び第４の金属層１２４は無電解ニッケル置換金めっき（ＥＮＩＧ）、無電解ニッケルパラジウム置換金めっき、被覆なし銅や金めっきなどのプロセスを通じて形成されてもよい。
上記の代わりに、第２のサブストレート１２はプリント回路基板（ＰＣＢ）であってもよく、すなわち、絶縁プレート１２３が難燃性樹脂材料製である。第２の金属層１２２及び第４の金属層１２４は絶縁プレート１２３の両側の２つの表面に銅めっきを通じてそれぞれ形成される。第２の金属層１２２及び第４の金属層１２４の各々の厚さは３５μｍ～２００μｍである。第２の金属層１２２の厚さが第４の金属層１２４の厚さと同じであっても異なってもよい。当然、上記の代わりに、第２の金属層１２２及び第４の金属層１２４は無電解ニッケル置換金めっき（ＥＮＩＧ）、無電解ニッケルパラジウム置換金めっき、被覆なし銅（ｂａｒｅ ｃｏｐｐｅｒ）、ニッケルめっきや金めっきなどのプロセスを通じて形成されてもよい。
チップ２０の信号端子が第２のレイアウト物１２１にワイヤを通じて電気的に接続され、ワイヤは第２のレイアウト物１２１に超音波接合や溶接を通じて固定され、第２のサブストレート１２が第１の金属層１１２の縁に取り付けられ、これにより、第２のサブストレート１２の第２のレイアウト物１２１を通じて信号端子が外部装置に電気的に接続される。第２のレイアウト物１２１にはリードフレームａの一端が電気的に接続され、他端が外部装置に電気的に接続されて、チップ２０と外部装置との電気的接続が実施される。リードフレームａは第２のレイアウト物１２１にリフローはんだ、レーザ溶接、超音波溶接などを通じて溶接されてもよい。パッケージング化構造１の過熱保護を提供するように、リードフレームａのいくつかのピンには熱感応抵抗体がさらに付されてもよい。第２のサブストレート１２の幅は第１のサブストレート１１の幅を超えても、第１のサブストレート１１の幅未満であっても、第１のサブストレート１１の幅に等しくてもよい。当然、別の実施形態では、上記の代わりに、ワイヤボンディングプロセスが用いられてもよい。たとえば、電流を送るのに、信号端子と第２のレイアウト物１２１とを接続するワイヤに代えて銅板が用いられる。これにより、パッケージング化構造１の内部抵抗が大きく減少し、コストは高くはない。

Claims (16)

  1. チップに電気的に接続されるように構成されるサブストレートであって、前記チップはパワー端子と信号端子とを備え、前記サブストレートは第１のサブストレートと、前記第１のサブストレートに取り付けられる第２のサブストレートとを備え、前記第１のサブストレートは第１のレイアウトを備え、前記第１のレイアウトは前記パワー端子に電気的に接続されるように構成され、前記第２のサブストレートは第２のレイアウトを備え、前記第２のレイアウトは前記信号端子に電気的に接続されるように構成され、前記第２のレイアウトのライン間の間隔は前記第１のレイアウトのライン間の間隔未満である、サブストレート。
  2. 前記第１のサブストレートは第１の金属層を備え、前記第１のレイアウトは前記第１の金属層に形成され、前記第２のサブストレートは第２の金属層を備え、前記第２のレイアウトは前記第２の金属層に形成され、前記第２の金属層の厚さが前記第１の金属層の厚さ未満である、請求項１に記載のサブストレート。
  3. 前記第２の金属層の前記厚さが０．０３５ｍｍ～２ｍｍである、請求項２に記載のサブストレート。
  4. 前記第２のレイアウトの前記ラインのうちの隣接する２つのライン間の間隔が０．１ｍｍ～０．５ｍｍである、請求項１から３のいずれか一項に記載のサブストレート。
  5. 前記第１の金属層は避け溝を備え、前記第２のサブストレートは前記避け溝に少なくとも部分的に埋め込まれる、請求項２に記載のサブストレート。
  6. 前記第１のサブストレートは支持プレートを備え、前記第１の金属層は前記支持プレートに配置され、前記支持プレートの逆側にある前記第２のレイアウトの表面が、前記支持プレートの逆側にある前記第１の金属層の表面と同じ高さにある、請求項５に記載のサブストレート。
  7. 前記第２のサブストレートは絶縁プレートをさらに備え、前記第２のレイアウトは前記絶縁プレートに配置され、前記第２のレイアウトの逆側にある前記絶縁プレートの側が前記第１のレイアウトの表面に接続される、請求項１から４のいずれか一項に記載のサブストレート。
  8. 前記第２のサブストレートは絶縁プレートを備え、前記第２のレイアウトは前記絶縁プレートに配置され、前記第１のサブストレートは支持プレートを備え、前記第１のレイアウトは前記支持プレートに配置され、前記絶縁プレートの側縁が前記支持プレートの側縁に接続され、前記第１のレイアウトは前記第２のレイアウトから離間させられる、請求項１から４のいずれか一項に記載のサブストレート。
  9. 前記第１のサブストレートは第３の金属層をさらに備え、前記第３の金属層は、前記第１のレイアウトの逆側にある前記支持プレートの表面に配置される、請求項８に記載のサブストレート。
  10. 前記第２のサブストレートは第４の金属層をさらに備え、前記第４の金属層は、前記第２のレイアウトの逆側にある前記絶縁プレートの表面に配置される、請求項７に記載のサブストレート。
  11. 複数の第２のサブストレートが存在し、前記複数の第２のサブストレートは前記第１のサブストレートに間隔を置いて取り付けられ、前記複数の第２のサブストレートに電気的に接続される前記チップの近くにそれぞれ配置される、請求項１から１０のいずれか一項に記載のサブストレート。
  12. パッケージング化構造であって、前記パッケージング化構造は、チップと請求項１から１１のいずれか一項に記載のサブストレートとを備え、前記チップはパワー端子と信号端子とを備え、前記チップは前記第１のレイアウトに配置され、前記パワー端子は前記第１のレイアウトに電気的に接続され、前記信号端子は前記第２のレイアウトに電気的に接続される、パッケージング化構造。
  13. 前記信号端子はワイヤを通じて前記第２のレイアウトに電気的に接続されるか、前記信号端子ははんだパッドを通じて前記第２のレイアウトに電気的に接続される、請求項１２に記載のパッケージング化構造。
  14. 前記パッケージング化構造は第３のサブストレートを備え、前記第３のサブストレートは第３のレイアウトを備え、前記第３のレイアウトのライン間の間隔が前記第１のレイアウトのライン間の間隔未満であり、前記第３のレイアウトは前記信号端子と前記第２のレイアウトとの間に接続される、請求項１３に記載のパッケージング化構造。
  15. 前記パッケージング化構造は電子要素を備え、前記電子要素は前記第３のサブストレートに配置され、前記第３のレイアウトに電気的に接続される、請求項１４に記載のパッケージング化構造。
  16. 電子装置であって、前記電子装置は、回路基板と請求項１２から１５のいずれか一項に記載のパッケージング化構造とを備え、前記パッケージング化構造は前記回路基板に電気的に接続される、電子装置。
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