JP2023531203A - 希ガスによる極低温原子層エッチング - Google Patents

希ガスによる極低温原子層エッチング Download PDF

Info

Publication number
JP2023531203A
JP2023531203A JP2022577599A JP2022577599A JP2023531203A JP 2023531203 A JP2023531203 A JP 2023531203A JP 2022577599 A JP2022577599 A JP 2022577599A JP 2022577599 A JP2022577599 A JP 2022577599A JP 2023531203 A JP2023531203 A JP 2023531203A
Authority
JP
Japan
Prior art keywords
substrate
layer
fluorine
chamber
xenon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022577599A
Other languages
English (en)
Other versions
JP7449419B2 (ja
Inventor
デ ゴロルド， アルヴァロ ガルシア
チョンホア ヤオ，
スニル スリニバサン，
サンウク パク，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2023531203A publication Critical patent/JP2023531203A/ja
Application granted granted Critical
Publication of JP7449419B2 publication Critical patent/JP7449419B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B81C2201/0135—Controlling etch progression
    • B81C2201/0138—Monitoring physical parameters in the etching chamber, e.g. pressure, temperature or gas composition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Inorganic Compounds Of Heavy Metals (AREA)

Abstract

極低温でシリコンをエッチングするための方法が提供される。該方法は、エッチングプロセスの前に側壁をパッシベーションするために、フィーチャの側壁などの露出面上に、極低温での希ガスの凝縮から不活性層を形成することを含む。該方法は、不活性層上にフッ素含有層を形成するために、フッ素含有前駆体ガスをチャンバの中に流すことを更に含む。該方法は、基板の露出部分上にパッシベーション層を形成するために、フッ素含有層及び不活性層をエネルギー源に曝露し、基板をエッチングするために、基板をイオンに曝露することを更に含む。【選択図】図２

Description

[0001] 本開示は、広くは、低温で希ガスを用いてエッチングする方法に関する。
[0002] ナノメートル以下のフィーチャを高い信頼度で製造することは、半導体デバイスの次世代の大規模集積（VLSI）及び超大規模集積（ULSI）における技術課題の１つとなっている。しかし、回路技術の限界が更新されるたびに、VLSI及びULSIの配線技術の微細化には、処理能力の更なる向上が求められてきた。基板上にゲート構造を確実に形成することは、VLSI及びULSIの実装、並びに個々の基板及びダイの回路密度及び品質を高めるための継続した努力にとって重要である。
[0003] 製造コストを引き下げるために、集積チップ（IC）の製造は、処理される全てのシリコン基板に、より高いスループットとより優れたデバイス歩留まり及び性能とを要求する。現在開発中の次世代デバイス向けに探索されている幾つかの製造技法は、極低温での処理を含む。極低温で均一に維持された基板をドライ反応性イオンエッチングすることによって、基板上に配置された材料の上向き表面にイオンを衝突させることができるようになり、自然発生的なエッチング（spontaneous etching）が減少し、それによって、平滑な垂直側壁のトレンチが形成される。更に、１つの材料と別の１つの材料とのエッチング選択性は、極低温で改善することができる。例えば、シリコン（Si）と二酸化ケイ素（SiO2）との間の選択性は、温度を下げると指数関数的に増加する。
[0004] 従来の極低温フッ素ベースのエッチングプロセスは、等方的にエッチングする傾向があり、これは、高アスペクト比においてフィーチャの側壁を過剰にエッチングすることにつながり、その結果、フィーチャの限界寸法が失われる可能性がある。側壁を過剰なエッチングから保護するための１つの解決法は、側壁がパッシベーション層によって保護されたままで、フィーチャの下部にイオンが衝突するように、側壁上にパッシベーション層を形成することを含む。しかし、パッシベーションの速度及びエッチングの速度を適切に制御するために、エッチングガスとパッシベーション層形成ガスとの比率をバランスさせることはしばしば困難である。更に、アスペクト比が変化すると、パッシベーションの速度及びエッチングの速度が変化するので、チップ上の異なる寸法の複数の構造に対して一貫した均一なエッチングを実現するために、更なる課題が追加される。
[0005] したがって、極低温でのエッチングの改善された方法が必要とされている。
[0006] 本開示は、広くは、低温で希ガスを用いてエッチングする方法に関する。
[0007] 一態様では、基板内のフィーチャをエッチングする方法が提供される。該方法は、チャンバ内に配置された基板を、第１の希ガスの三重点温度未満の温度に冷却することを含む。該方法は、基板の露出部分上に不活性層を形成するために、第１の希ガスをチャンバの中に流すことを更に含む。該方法は、不活性層上にフッ素含有層を形成するために、フッ素含有前駆体ガスをチャンバの中に流すことを更に含む。該方法は、基板の露出部分上にパッシベーション層を形成するために、フッ素含有層及び不活性層をエネルギー源に曝露し、基板をエッチングするために、基板をイオンに曝露することを更に含む。
[0008] 複数の実施態様は、以下のうちの１以上を含んでよい。温度は、摂氏約－１０５度から摂氏約－１２０度であってよい。第１の希ガスは、キセノン及びクリプトンから選択されてよい。フッ素含有前駆体ガスは、SF6、NF3、及びF2から選択されてよい。基板をイオンに曝露することは、基板にRFバイアス電圧を印加し、第２の希ガスからイオンを生成することを更に含んでよい。第２の希ガスは、ヘリウム、ネオン、アルゴン、及びキセノンから選択されてよい。基板は、シリコン層上に配置された酸化ケイ素層を含んでよい。
[0009] 別の一態様では、基板内のフィーチャをエッチングする方法が提供される。該方法は、シリコンを含む基板をチャンバ内の基板支持体上に受け取ることを含む。基板支持体は、冷却機を有し、基板を冷却するように動作可能である。該方法は、冷却機を冷却することによって、基板を摂氏約－１００度以下の温度に冷却することを更に含む。該方法は、シリコンの表面の部分をキセノン層でコーティングするために、キセノン前駆体ガスをチャンバの中に流すことを更に含む。該方法は、キセノン層をフッ素含有層でコーティングするために、フッ素含有前駆体ガスをチャンバの中に流すことを更に含む。該方法は、フッ化キセノンパッシベーション層を形成するために、キセノン層を及びフッ素含有層をエネルギー源に曝露し、シリコンの表面からシリコンをエッチングするために、基板をイオンに曝露することを更に含む。
[0010] 複数の実施態様は、以下のうちの１以上を含んでよい。温度は、摂氏約－１０５度から摂氏約－１２０度であってよい。フッ素含有前駆体ガスは、SF6、NF3、及びF2から選択されてよい。基板をイオンに曝露することは、基板支持体内の電極にRFバイアス電圧を印加し、チャンバの中に希ガスを流すことを更に含んでよい。希ガスは、ヘリウムであってよい。フッ化キセノンパッシベーション層は、基板内に形成されたフィーチャの側壁上に形成されてよく、フィーチャが基板内で垂直方向にエッチングされるときに、フィーチャの横方向のエッチングを防止し又は遅くする。酸化ケイ素の層が、シリコンの少なくとも一部分上に形成されてよい。基板は、そこに少なくとも１つのフィーチャを有してよく、少なくとも１つのフィーチャは、基板の上面から下面へフィーチャ深さだけ延在し、第１の側面及び第２の側面によって画定される幅を有し、パッシベーション層は、基板の上面、少なくとも１つのフィーチャの第１の側壁、第２の側壁、及び下面上に形成される。
[0011] 更に別の一態様では、基板内のフィーチャをエッチングする方法が提供される。該方法は、シリコンを含む基板をチャンバ内の基板支持体上に受け取ることを含む。基板は、基板表面及びそこに形成された少なくとも１つのフィーチャを有する。少なくとも１つのフィーチャは、基板表面から延在し、側壁及び下面を有し、基板支持体は、基板を冷却するように動作可能な冷却機を有する。該方法は、冷却機を冷却することによって、基板を摂氏約－１００度以下の温度に冷却することを更に含む。該方法は、基板表面、少なくとも１つのフィーチャの側壁、及び下面の上にパッシベーション層を形成することを更に含む。パッシベーション層を形成することは、基板表面の部分をキセノン層でコーティングするために、キセノン前駆体ガスをチャンバの中に流し、キセノン層をフッ素含有層でコーティングするために、フッ素含有前駆体ガスをチャンバの中に流し、パッシベーション層を形成するために、キセノン層及びフッ素含有層をプラズマに曝露することを含む。該方法は、下面からシリコンをエッチングするために、基板をイオンに曝露することを更に含む。
[0012] 実施態様は、以下のうちの１以上を含んでよい。温度は、摂氏約－１０５度から摂氏約－１２０度であってよい。フッ素含有前駆体ガスは、SF6、NF3、及びF2から選択されてよい。基板をイオンに曝露することは、基板支持体内の電極にRFバイアス電圧を印加し、チャンバの中に希ガスを流すことを更に含む。希ガスは、ヘリウムであってよい。
[0013] 別の一態様では、非一時的なコンピュータ可読媒体が、それに記憶された指示命令を有する。指示命令は、プロセッサによって実行されると、プロセッサに、上述の方法の動作を実行させる。
[0014] 本開示の上述の特徴を詳細に理解することができるように、上記で簡単に要約された本開示のより具体的な説明は、実施態様を参照することによって、得ることができる。そのうちの幾つかの実施態様は、添付の図面で例示されている。しかしながら、本開示は、他の同等に効果的な実施態様も許容し得るため、添付の図面は、本開示の典型的な実施態様のみを示しており、したがって、本開示の範囲を限定すると見なすべきではないことに留意されたい。
[0015] 本明細書で開示される複数の態様によるプラズマ処理チャンバの一実施例の断面図を示す。 [0016] 本明細書で開示される複数の態様による基板内のフィーチャをエッチングする方法のフローチャートを示す。 [0017] 本明細書で開示される複数の態様によるエッチングプロセスの様々な段階を示す。 本明細書で開示される複数の態様によるエッチングプロセスの様々な段階を示す。 本明細書で開示される複数の態様によるエッチングプロセスの様々な段階を示す。 本明細書で開示される複数の態様によるエッチングプロセスの様々な段階を示す。 本明細書で開示される複数の態様によるエッチングプロセスの様々な段階を示す。
[0018] 理解を容易にするために、可能な場合には、複数の図に共通する同一の要素を指し示すのに、同一の参照番号を使用した。ある実施態様の要素及び特徴は、特に記載がなくとも、他の実施態様に有利に組み込み可能なことが意図されている。
[0019] 以下の開示は、フィーチャの極低温エッチングを説明する。本開示の様々な実施態様の完全な理解をもたらすために、特定の詳細例が、以下の説明及び図１から図３Ｅで提示されている。様々な実施態様の説明を不必要に不明確化するのを避けるため、極低温エッチングにしばしば関連付けられる周知の構造及びシステムを説明する他の詳細は、以下の開示では明記しない。加えて、本明細書で説明される装置の説明は例示的なものであり、本明細書で説明される複数の実施態様の範囲を制限するものとして理解又は解釈するべきではない。
[0020] 図面に示す詳細、動作、寸法、角度、及びその他の特徴の多くは、特定の実施態様の単なる例示に過ぎない。したがって、他の実施態様は、本開示の主旨及び範囲から逸脱することなく、他の詳細、構成要素、寸法、角度、及びフィーチャを有することが可能である。加えて、本開示の更なる実施態様は、以下で説明される詳細のうちの幾つかがなくても、実施することが可能である。
[0021] フィーチャは、基板の表面内の凹部である。フィーチャは、円筒形、卵型、矩形、正方形、他の多角形の凹部、及びトレンチを含むが、これらに限定されない多くの異なる形状を有し得る。
[0022] アスペクト比は、フィーチャの深さとフィーチャの限界寸法（例えば幅／直径）との比較である。開示される方法によって形成されるフィーチャは、高アスペクト比のフィーチャであってよい。幾つかの実施態様では、高アスペクト比のフィーチャが、少なくとも約５、少なくとも約１０、少なくとも約２０、少なくとも約３０、少なくとも約４０、少なくとも約５０、少なくとも約６０、少なくとも約８０、又は少なくとも約１００のアスペクト比を有するものである。開示される方法によって形成されるフィーチャの限界寸法は、約２００nm以下、例えば、約１００nm以下、約５０nm以下、又は約２０nm以下であってよい。
[0023] 幾つかのエッチングプロセスでは、極低温エッチングなどの低温エッチングを用いて、低温で、高アスペクト比（HAR）フィーチャを有するデバイス内の材料を除去する。極低温エッチングは、フィーチャのエッチングプロファイルに影響を及ぼし得る望ましくない副反応を防止するために、エッチングプロセス中にデバイスを冷却する。従来の極低温フッ素ベースのエッチングプロセスは、等方的にエッチングする傾向があり、これは、フィーチャの側壁を過剰にエッチングし、その結果、フィーチャの限界寸法が失われる可能性がある。側壁を過剰なエッチングから保護するための１つの解決法は、フィーチャのシリコン側壁をパッシベーションするために酸素を使用する。酸素は、酸化ケイ素パッシベーション層を形成するために、シリコン側壁と反応する。それによって、側壁が酸化ケイ素パッシベーション層によって保護されている間に、フィーチャの下部にイオンが衝突する。しかし、パッシベーション速度とエッチング速度とを制御するために、フッ素と酸素との比をバランスさせることは困難である。加えて、アスペクト比が変化するとパッシベーション速度及びエッチング速度が変化するので、同じチップ上に異なるアスペクト比を有する複数の構造に対して一貫した均一なエッチングを実現することは困難になり得る。更に、酸化ケイ素パッシベーション層の形成は、フィーチャの側壁からシリコンを消費し、これは、フィーチャの限界寸法に影響を及ぼし得る。
[0024] 本開示の一態様では、極低温でエッチングするための方法が提供される。該方法は、エッチングプロセスの前に側壁をパッシベーションするために、フィーチャの側壁などの露出面上に希ガスからの不活性層を形成する。不活性層は、自然発生的なエッチングを抑制し、したがって、HARフィーチャをエッチングするためのフッ素などの攻撃的な化学物質の使用を可能にする。
[0025] 一実施態様では、フィーチャを含む基板が、希ガスの三重点付近の温度まで冷却される。理論に束縛されるものではないが、希ガスの三重点付近の温度まで基板を冷却することにより、凝縮した希ガスが表面分散力によって流動し、フィーチャの露出面をパッシベーションすることが可能になると考えられる。酸素によるパッシベーションとは異なり、不活性層は、知られている酸素ベースのプロセスのようにシリコンを消費しない。次いで、不活性層上にフッ素含有層を形成するために、基板をフッ素含有ガスに曝露する。不活性層の存在は、フッ素含有ガスがフィーチャをエッチングすることを防止する。次いで、不活性層及びフッ素含有層からパッシベーション層を形成するために、不活性層及びフッ素含有層を、プラズマ又は紫外線光子活性化などのエネルギー源に曝露する。次いで、基板は、基板の上向き表面から材料を異方性エッチングするために、イオンに曝露される。
[0026] 図１は、基板支持アセンブリ１０１を有する、エッチングチャンバとして構成されるように示されているプラズマ処理チャンバ１００の一実施例の断面概略図である。プラズマ処理チャンバ１００は、本明細書で説明される極低温エッチングプロセスを実行するために使用され得る。基板支持アセンブリ１０１は、基板３００などの表面又はワークピースを、極低温処理温度に均一に維持するように動作可能である。極低温処理温度で維持された基板３００を乾式反応性イオンエッチングすることにより、自然発生的なエッチングが低減された状態で、イオンが基板３００上に配置された材料の上向き表面に衝突することが可能になる。それによって、平滑で垂直な側壁を有するトレンチが形成される。例えば、極低温処理温度で均一に維持された基板３００上に配置された低誘電率の誘電材料の多孔性におけるイオンの拡散が低減される一方で、平滑で垂直な側壁を有するトレンチを形成するために、イオンは、低誘電率の誘電材料の上向き表面に衝突し続ける。更に、１つの材料と別の１つの材料とのエッチング選択性が、極低温処理温度で改善され得る。例えば、シリコン（Si）と二酸化ケイ素（SiO2）との間の選択性は、温度を下げると指数関数的に増加する。
[0027] プラズマ処理チャンバ１００は、処理領域１１０を囲む側壁１０４、底部１０６、及び蓋１０８を有する、チャンバ本体１０２を含む。注入装置１１２が、チャンバ本体１０２の側壁１０４及び／又は蓋１０８に結合される。ガスパネル１１４が、注入装置１１２に結合されて、プロセスガスが処理領域１１０の中に提供されることを可能にする。注入装置１１２は、１以上のノズル又は注入口ポートであってもよく、或いは代替的にシャワーヘッドであってもよい。プロセスガスは、任意の処理副生成物と共に、チャンバ本体１０２の側壁１０４又は底部１０６内に形成された排気口１１６を通して、処理領域１１０から除去される。排気口１１６は、ポンピングシステム１２７に結合される。ポンピングシステム１２７は、処理領域１１０内の減圧レベルを制御するために利用されるスロットルバルブ及びポンプを含む。
[0028] プロセスガスは、処理領域１１０内にプラズマを生成するために励起されてもよい。プロセスガスは、RF電力をプロセスガスに容量的又は誘導的に結合することによって励起され得る。複数のコイル１１８が、プラズマ処理チャンバ１００の蓋１０８の上方に配置され、整合回路１２０を介してRF電源１２２に結合される。RF電源１２２は、低周波、高周波、又は非常に高周波であり得る。
[0029] 基板支持アセンブリ１０１は、注入装置１１２の下方の処理領域１１０内に配置される。基板支持アセンブリ１０１は、ESC１０３及びESCベースアセンブリ１０５を含む。ESCベースアセンブリ１０５は、ESC１０３と設備プレート１０７とに結合される。設備プレート１０７は、接地プレート１１１によって支持され、基板支持アセンブリ１０１との電気、冷却、加熱、及びガス接続を容易にするように構成される。接地プレート１１１は、処理チャンバの底部１０６によって支持される。絶縁体プレート１０９が、設備プレート１０７を接地プレート１１１から絶縁する。
[0030] ESCベースアセンブリ１０５は、極低温冷却機１１７に結合されたベースチャネル１１５を含む。極低温冷却機１１７は、ベースチャネル１１５に冷媒などのベース流体を提供する。それによって、ESCベースアセンブリ１０５及び結果的に基板３００が、所定の極低温に維持されてよい。同様に、設備プレート１０７は、冷却機１１９に結合された設備チャンネル１１３を含む。冷却機１１９は、設備チャネル１１３に設備流体を提供する。それによって、設備プレート１０７は、所定の温度に維持される。一実施例では、ベース流体が、ESCベースアセンブリ１０５を、設備プレート１０７の温度よりも高い温度に維持する。本明細書で説明される他の複数の態様と組み合わされ得る一態様では、ベース流体の流量を制御するために、極低温冷却機１１７がインターフェースボックスに結合される。ベース流体は、動作圧力において、摂氏約－５０度未満の極低温で液体のままである組成物を含む。ベース流体は、概して絶縁性であり、それによって、基板支持アセンブリ１０１を通って循環するときに、ベース流体を通る電気経路が形成されない。適切な設備流体の非限定的な一例は、フッ素化された熱伝達流体である。
[0031] ESC１０３は、支持面１３０、及び支持面１３０とは反対側の底面１３２を有する。ESC１０３は、アルミナ（Al2O3）や窒化アルミニウム（AlN）などのようなセラミック材料若しくは他の適切な材料、又は、ポリイミド、ポリエーテルエーテルケトン、ポリアリールエーテルケトンなどのポリマーから製造することができる。
[0032] ESC１０３は、その内部に配置されたチャック電極１２６を含む。チャック電極１２６は、単極若しくは双極電極、又は他の適切な配置として構成されてよい。チャック電極１２６は、RFフィルタ及び設備プレート１０７を介してチャック電源１３４に結合される。チャック電源１３４は、基板３００をESC１０３の支持面１３０と静電的に固定するためにDC電力を提供する。RFフィルタは、プラズマ処理チャンバ１００内でプラズマ（図示せず）を生成するために利用されるRF電力が、電気装備に損傷を与えること又はチャンバの外側の電気障害をもたらすことを防止する。
[0033] ESC１０３は、その内部に埋め込まれた１以上の抵抗加熱器１２８を含む。抵抗加熱器１２８は、ESC１０３の温度を制御するために利用される。ESC１０３は、ESCベースアセンブリ１０５によって冷却される。それによって、基板支持アセンブリ１０１の支持面１３０上に配置された基板３００を処理するのに適した極低温処理温度が維持されてよい。抵抗加熱器１２８は、設備プレート１０７及びRFフィルタを介して加熱器電源１３６に結合される。RFフィルタは、プラズマ処理チャンバ１００内でプラズマ（図示せず）を生成するために利用されるRF電力が、電気装備に損傷を与えること又はチャンバの外側の電気障害をもたらすことを防止する。加熱器電源１３６は、５００ワット以上の電力を抵抗加熱器１２８に提供することができる。加熱器電源１３６は、加熱器電源１３６の動作を制御するために利用されるコントローラ（図示せず）を含む。該コントローラは、概して、基板３００を所定の極低温まで加熱するように設定される。本明細書で説明される他の複数の態様と組み合わされ得る一態様では、抵抗加熱器１２８が、複数の側方に分離された加熱区域を含む。該コントローラは、抵抗加熱器１２８の少なくとも１つの区域が、１以上の他の区域内に位置付けられた抵抗加熱器１２８に対して優先的に加熱されることを可能にする。例えば、抵抗加熱器１２８は、複数の分離された加熱区域内に同心に配置されてよい。抵抗加熱器１２８は、基板３００を処理に適した極低温処理温度に維持する。本明細書で説明される他の複数の態様と組み合わされ得る一態様では、極低温処理温度が、摂氏約－１０度未満である。例えば、極低温処理温度は、摂氏約－１０度から摂氏約－１５０度の間である。
[0034] プラズマ処理チャンバ１００は、プラズマ処理チャンバ１００の様々な態様を制御するように動作可能なシステムコントローラ１６０を更に含む。システムコントローラ１６０は、プラズマ処理チャンバ１００全体の制御及び自動化を容易にし、中央処理装置（CPU）、メモリ、及びサポート回路（又はI／O）を含んでよい。CPUに指示命令するためのソフトウェア指示命令及びデータが、コード化されてメモリ内に記憶され得る。システムコントローラ１６０は、例えば、システムバスを介して、プラズマ処理チャンバ１００の構成要素のうちの１以上と通信することができる。システムコントローラ１６０によって読み取り可能なプログラム（又はコンピュータ指示命令）は、どのタスクが基板上で実行可能であるかを特定する。幾つかの態様では、プログラムが、マルチセグメントリングの取り外し及び交換を制御するためのコードを含むことができる、システムコントローラ１６０によって読み取り可能なソフトウェアである。単一のシステムコントローラ１６０として図示されているが、本明細書で説明される複数の態様では、複数のシステムコントローラが使用されてよいことを理解されたい。
[0035] 図２は、本明細書で開示される複数の態様による基板内のフィーチャをエッチングする方法２００のフローチャートを示している。図３Ａ～図３Ｅは、本明細書で開示される複数の態様によるエッチングプロセスの様々な段階を示している。方法２００及び図３Ａ～図３Ｅは、シリコン基板内の高アスペクト比のフィーチャをエッチングする文脈で説明されるが、方法２００は、他の種類の基板内の他のフィーチャをエッチングするために使用されてもよいことを理解されたい。
[0036] 方法２００は、図１で描かれているプラズマ処理チャンバ１００などのチャンバの中に基板を装填することによって動作２１０で開始する。一実施例では、基板３００が、基板を冷却するように動作可能な冷却機１１９などの冷却機を有する基板支持アセンブリ１０１などのような基板支持アセンブリ上に配置される。基板は、基板３００であり得る。基板３００は、その上に配置されるマスク層３１２（例えば酸化ケイ素層などの誘電体層）を有するバルクシリコン層３１０を含む。マスク層３１２を有さない基板３００（すなわち、シリコン層３１０のみ）も、方法２００に従って処理することができる。基板３００は、そこに形成された少なくとも１つのフィーチャ３２０を有する。少なくとも１つのフィーチャ３２０は、基板３００の上面３２２から下面３２４へフィーチャ深さだけ延在する。少なくとも１つのフィーチャ３２０は、第１の側壁３２６ａ及び第２の側壁３２６ｂによって画定された幅を有する。
[0037] 方法２００は、動作２２０で継続し、動作２２０では、基板３００が極低温まで冷却される。本明細書で使用されるときに、極低温は、摂氏約－１００度以下の温度を指す。幾つかの実施例では、極低温が、特定の範囲、例えば、摂氏約－１６０度から摂氏約－１５０度、若しくは摂氏約－１４０度から摂氏約－１２０度、又は摂氏約－１２０度と摂氏約－１００度との間であってよい。幾つかの実施例では、基板３００が、摂氏約－１００度以下、若しくは摂氏約－１２０度以下、若しくは摂氏約－１４０度以下、又は摂氏約－１５０度以下の温度に冷却される。これら又は他の複数の実施例では、基板３００が、摂氏約－１５０度以上、若しくは摂氏約－１４０度以上、若しくは摂氏約－１２０度以上、又は摂氏約－１００度以上に冷却されてよい。理想的な範囲は、使用される化学物質（例えば、使用される希ガスの三重点温度）、エッチングされるフィーチャの幾何学的形状、及びエッチングされる材料の種類を含むが、これらに限定されない様々な要因に依存することになる。本明細書の他の箇所で述べられたように、基板の温度は、冷却機を介して制御されてよい。冷却機の温度は、基板自体の温度よりも低くてよい。
[0038] 本明細書で使用されるときに、基板の温度は、特に断らない限り、基板支持アセンブリの温度を指すものとする。この温度は、冷却機温度と呼ばれてもよい。基板支持アセンブリは、様々な加熱及び冷却機構を使用して、基板の温度を制御することができる。
[0039] 一態様では、極低温への基板の冷却は、基板支持体内の又はそれに隣接する配管を通して冷却流体を流すことを含み得る。別の一態様では、極低温への基板の冷却が、基板支持体内での極低温にある単一冷媒又は混合冷媒の循環を含み得る。一実施例では、基板３００が、極低温冷却機１１７を使用して冷却され、基板３００を極低温に冷却する。
[0040] 方法２００は、動作２３０で継続し、動作２３０では、図３Ｂで示されているように、基板の部分を不活性層３３０でコーティングするために、希ガス混合物がチャンバの中に流される。希ガス混合物は、第１の希ガスを含むか、それから構成されるか、又はそれから本質的に構成される。本明細書で使用されるときに、用語「第１の希ガスから本質的に構成される」は、希ガス混合物の希ガス成分が、希ガス混合物の約９５％、９８％、又は９９％以上であることを意味する。第１の希ガスは、アルゴン（Ar）、ヘリウム（He）、ネオン（Ne）、キセノン（Xe）、クリプトン（Kr）、又はそれらの組み合わせから選択される。一実施例では、第１の希ガスが、キセノン又はキセノン前駆体ガスである。別の一実施例では、第１の希ガスがクリプトンである。希ガス混合物は、典型的には、エッチャントフリーであり、これは、希ガス混合物がエッチャントガスを全く含まないことを意味する。一実施例では、処理領域１１０が、動作２３０中に、第１の希ガスから構成されるか、又は第１の希ガスから本質的に構成される。一実施例では、動作２３０がプラズマフリーであり、これは、プラズマが処理領域１１０内に存在しないことを意味する。酸素によるパッシベーションとは異なり、不活性層３３０は、知られている酸素ベースのプロセスのようにシリコンを消費しない。
[0041] 不活性層３３０は、第１の希ガスが、基板３００の露出面上で凝縮するときに形成される。図３Ｂで描かれている一実施例では、不活性層３３０が、上面３２２、下面３２４、第１の側壁３２６ａ、及び第２の側壁３２６ｂ上に形成される。不活性層３３０は、共形層又は非共形層であり得る。動作２３０中、希ガス混合物は、基板３００が極低温に維持されている間に、処理領域１１０の中に流される。極低温は、希ガス混合物が表面分散力によって流動し、基板３００の露出面をパッシベーションすることができるように選択される。一実施例では、極低温が、希ガスの三重点温度を包含するように選択される。
[0042] 希ガスが摂氏約－１１２度の三重点温度を有するキセノンである一実施例では、極低温が、摂氏約－１４０度から摂氏約－１００度の範囲、例えば、摂氏約－１２０度から摂氏約－１０５度又は摂氏約－１１２度から摂氏約－１０５度の範囲に維持される。基板を三重点温度を含む極低温に維持することにより、キセノンをガスとして処理領域１１０の中に流し、冷却された基板３００上で凝縮させて、キセノン層を形成し、フィーチャの露出面をパッシベーションすることができる。
[0043] 希ガスが摂氏約－１５８度の三重点温度を有するクリプトンである別の一実施例では、極低温が、摂氏約－１５０度から摂氏約－１７０度、例えば、摂氏約－１５８度から摂氏約－１５０度の範囲に維持される。基板を－１５８度のわずかに上の温度付近に冷却することにより、凝縮したクリプトンがクリプトン層を形成して、フィーチャの露出面をパッシベーションすることが可能になる。
[0044] 一実施例では、動作２３０中、適切なサイズのチャンバ内の３００mmの基板に対して、希ガスの流量が、約５０sccmから約５００sccm（例えば、約５０sccmから約３００sccm）であり得る。希ガスは、約１０mTorrから約１００mTorr（例えば、約２５mTorrと約８０mTorrとの間、約３０mTorrと約７０mTorrとの間、約２５mTorrと約４０mTorrとの間、又は約６０mTorrと約８０mTorrとの間）の全チャンバ圧力を維持するように、チャンバの中に流され得る。
[0045] 方法２００は、動作２４０で継続し、動作２４０では、図３Ｃで示されているように、不活性層３３０をフッ素含有層３４０でコーティングするために、フッ素含有ガス混合物がチャンバの中に流される。フッ素含有ガス混合物は、フッ素含有ガスを含むか、それから構成されるか、又はそれから本質的に構成される。本明細書で使用されるときに、用語「フッ素含有ガスから本質的に構成される」は、フッ素含有ガス混合物のフッ素ガス成分がフッ素含有ガス混合物の約９５％、９８％、又は９９％以上であることを意味する。フッ素含有ガスは、SF6、NF3、F2、C4H8、CHF3、又はこれらの組み合わせから選択される。一実施例では、フッ素含有前駆体ガスがNF3である。別の一実施例では、フッ素含有前駆体ガスがSF6である。一実施例では、処理領域１１０が、フッ素含有ガスから構成されるか、又はフッ素含有ガスから本質的に構成される。一実施例では、動作２４０が、プラズマフリー動作である。それは、動作２４０中に、処理領域１１０内にプラズマが存在しないことを意味する。
[0046] 一態様では、フッ素含有ガス混合物は、希ガスを更に含む。希ガスは、アルゴン（Ar）、ヘリウム（He）、ネオン（Ne）、キセノン（Xe）、クリプトン（Kr）、又はこれらの組み合わせから選択され得る。
[0047] フッ素含有層３４０は、不活性層３３０の露出面上でフッ素含有ガスが凝縮するときに形成される。図３Ｃで描かれている一実施例では、フッ素含有層３４０が、不活性層３３０の上面３３２、不活性層３３０の下面３３４、希ガス層の第１の側壁３３６ａ、及び不活性層３３０の第２の側壁３３６ｂ上に形成される。フッ素含有層３４０は、共形層又は非共形層であり得る。動作２４０中、基板が極低温に維持されている間に、フッ素含有ガスがチャンバの中に流される。極低温は、フッ素含有ガスが表面分散力によって流動し、基板の表面をパッシベーションすることができるように選択される。フッ素含有ガスがSF6である一実施例では、極低温が、摂氏約－１２０度から摂氏約－１０５度に維持される。基板をこの極低温に維持することにより、フッ素含有ガスをガスとしてチャンバの中に流し、堆積した不活性層３３０上で凝縮させることができる。
[0048] 一実施例では、動作２４０中、適切なサイズのチャンバ内の３００mmの基板に対して、フッ素含有ガスの流量が、約５０sccmから約５００sccm（例えば、約５０sccmから約３００sccm）であり得る。フッ素含有ガスの流量は、約３０mTorrから約１１０mTorr（例えば、約３０mTorrと約１００mTorrとの間、約４０mTorrと約８０mTorrとの間、約４０mTorrと約５０mTorrとの間、又は約７０mTorrと約８０mTorrとの間）の全チャンバ圧力を維持するように、チャンバの中に流され得る。一実施例では、動作２４０中の全チャンバ圧力が、動作２３０中の全チャンバ圧力よりもわずかに高い。例えば、動作２３０中の全チャンバ圧力は、約２５mTorrから約８０mTorrであり得、動作２４０中の全チャンバ圧力は、約４０mTorrから約８５mTorrであり得る。
[0049] 一実施例では、動作２３０及び２４０が重複せず、これは、動作２４０の処理領域１１０の中へのフッ素含有ガスの流れが開始する前に、動作２３０の希ガスの流れが停止されることを意味する。別の一実施例では、動作２３０及び２４０が重なり合っており、これは、動作２４０のフッ素含有ガスが開始するときに、動作２３０の希ガスが依然として処理領域の中に流されていることを意味する。
[0050] 動作２５０では、図３Ｄで示されているように、パッシベーション層３５０を形成するために、不活性層３３０及びフッ素含有層３４０をエネルギーに曝露する。フィーチャ３２０の側壁３２６ａ、３２６ｂ上にパッシベーション層３５０を形成するために、エネルギーが、不活性層３３０及びフッ素含有層３４０を活性化する。理論によって束縛されるものではないが、パッシベーション層は、フィーチャ３２０が垂直方向にエッチングされるときに、フィーチャ３２０の横方向のエッチングを防止し又は遅らせる。不活性層３３０がキセノンから形成され、フッ素含有層３４０がSF6から形成される一実施例では、フッ化キセノンパッシベーション層を形成するために、不活性層３３０とフッ素含有層３４０とが反応する。キセノンは、フッ素と共に安定な分子を形成する。フッ化キセノンは、二フッ化キセノン（XeF2）、四フッ化キセノン（XeF4）、及び六フッ化キセノン（XeF6）のうちの少なくとも１つを含み得る。
[0051] パッシベーション層３５０を形成するために、堆積した不活性層３３０及びフッ素含有層３４０を活性化するように、エネルギー源は、紫外線又はRF周波数を有するエネルギーなどの、励起エネルギーを提供する。一態様では、エネルギーが、紫外線（UV）源から生成され、UV光子が、堆積した不活性層３３０及びフッ素含有層３４０を活性化して、パッシベーション層３５０を形成する。一実施例では、UV出力が、約２０パーセントから約１００パーセント（例えば、約２０パーセントから約８０パーセント、約３０パーセントから約５０パーセント）であり得る。UV出力は、約２００ワットと約３，０００ワットとの間（例えば、約１，１００ワットと約２，５００ワットとの間、約１，５００ワットと約２，０００ワットとの間）であり得る。別の一実施例では、UV出力が、約２０パーセントから約１００パーセント（例えば、約２０パーセントから約８０パーセント、約３０パーセントから約５０パーセント）であり得る。UV出力は、約２００ワットから約１，０００ワット（例えば、約２００ワットと約５００ワットとの間、約２５０ワットと約３５０ワットとの間）であり得る。
[0052] 別の一態様では、エネルギーが、プラズマ前駆体ガス混合物の存在下で高周波（RF）電源から生成されるプラズマである。RF電力への曝露によって、プラズマ前駆体ガス混合物の少なくとも一部分がイオン化され、プラズマが生成される。約１０kHzと約１４MHzとの間の周波数のRF電力が、約１，０００Wと約５，０００Wとの間（例えば、約２，０００Wと約３，０００Wとの間、又は約２，５００W）の電力レベルで印加されて、プラズマが生成される。一実施例では、１３．５６MHzの周波数が使用される。別の一実施例では、４００kHzまでのより低い周波数、例えば３５０kHzが使用される。二次的電力が、約１０ワットから約５００ワット（例えば、約２００ワットから約４００ワット、約２５０ワット）の電力レベルで印加され得る。プラズマ前駆体ガス混合物は、不活性ガスを含む。一実施例では、不活性ガスがヘリウムであり、プラズマ活性化は、処理領域１１０内でヘリウムイオンを生成し、これは、堆積した不活性層３３０及びフッ素含有層３４０を活性化して、パッシベーション層３５０を形成する。別の一実施例では、不活性ガスが、アルゴンとヘリウムとの組み合わせを含み、プラズマ活性化が、処理領域１１０内でイオンを生成し、これは、堆積した不活性層３３０及びフッ素含有層３４０を活性化して、パッシベーション層３５０を形成する。一実施例では、動作２５０が、バイアスフリーのプロセスである。それは、バイアスが基板に印加されないことを意味する。
[0053] 一態様では、動作２５０中、不活性層３３０及びフッ素含有層３４０が、イオンフラックスに曝露されて、パッシベーション層３５０を形成する。イオンフラックスは、低イオンエネルギーを有する１種類以上の原子種又は分子種であってよい。したがって、一態様では、種が、不活性層３３０及びフッ素含有層３４０と化学的に反応するのではなく、不活性層３３０とフッ素含有層３４０との反応を促進し、したがって、イオンフラックスは、ターゲット構成要素との化学反応性が比較的低いソースガスに由来する。例示的なイオン種としては、ヘリウムイオン、ネオンイオン、キセノンイオン、窒素イオン、又はヘリウムイオンを有するアルゴンイオンが挙げられる。
[0054] 一実施例では、動作２５０中、適切なサイズのチャンバ内の３００mmの基板に対して、ヘリウムガスの流量が、約１００sccmから約５００sccm（例えば、約１００sccmから約３００sccm）であり得る。ヘリウムガスは、約１０mTorrから約３０mTorr（例えば、約１０mTorrと約２０mTorrとの間、又は約２０mTorrと約３０mTorrとの間）の全チャンバ圧力を維持するように、チャンバの中に流され得る。一実施例では、極低温が、動作２５０中に維持される。幾つかの実施態様では、基板の温度が、摂氏約８００度など、摂氏約５００度と約１１００度との間まで上昇し得る。
[0055] 動作２６０では、基板をエッチングするために、基板／フィーチャにイオンフラックスが衝突する。一実施例では、イオンフラックスが異方性である。それによって、フィーチャのパッシベーションされた側壁の曝露が低減される。イオンフラックスは、図３Ｅで示されているように、基板フィーチャの上面３２２及び下面３２４などの水平面に重なるパッシベーション層３５０の部分に衝突する。上面３２２をカバーするパッシベーション層３５０の除去により、マスク層３１２が露出され、下面３２４をカバーするパッシベーション層の除去により、フィーチャ３２０の下部のシリコン材料が露出される。パッシベーション層３５０の部分３６０ａ、３６０ｂは、側壁３２６ａ、３２６ｂ上に残ったままである。
[0056] イオンフラックスは、動作２５０からの同じガス及び低周波RF電力を使用して生成され得る。イオンフラックスは、低周波RFソース電力を使用して、不活性ガスから生成され得る。イオンフラックスは、低イオンエネルギーを有する１種類以上の原子種又は分子種であってよい。例示的なイオン種としては、低いイオン化ポテンシャルを有するヘリウムイオン、ネオンイオン、キセノンイオン、窒素イオン、アルゴンイオン、又はそれらの組み合わせが挙げられる。それによって、非常に低いプラズマDCバイアスが、イオンフラックスのエネルギーレベルを低減させるために提供され得る。プロセス圧力は、より指向的であるために、好適には１０mTorr未満であり、より好適には５mTorr未満である。供給ガスのイオン化ポテンシャルに依存する約５０Wから１００Wの低いRF電力は、酸化ケイ素マトリックスから炭素種をノックアウトすることにより低誘電率の誘電体膜を改質するのに有利であることが分かった。
[0057] 一実施例では、不活性ガスがヘリウムであり、プラズマ活性化は、処理領域１１０内でヘリウムイオンを生成する。このヘリウムイオンは、パッシベーション層３５０に衝突して活性化する。別の一実施例では、不活性ガスがヘリウムとアルゴンとの混合物であり、プラズマ活性化は、処理領域１１０内でヘリウムイオンを生成する。このヘリウムイオンは、パッシベーション層３５０に衝突して活性化する。活性化されたパッシベーション層３５０からのフッ素は、基板３００の下面３２４からシリコンをエッチングする。
[0058] 動作２６０中、イオンを基板３００の水平面に向けて導くために、バイアスがまた、基板３００に印加される。バイアスは、約５０ワットから約１５００ワット、例えば、約５０ワットから約２５０ワット、又は約５０ワットから約１００ワットの電力を使用して生成されてよい。一態様では、RFバイアス電力が、基板支持アセンブリ１０１内の電極、例えばチャック電極１２６に印加される。一実施例では、約２MHzと約１３．５６MHzとの間の周波数を有するRFバイアス電力が、５００ワット未満、例えば約５０ワットから約２５０ワットの間、例えば約５０ワットから約１００ワットで印加され得る。
[0059] 理論に束縛されるものではないが、パッシベーション層３５０にイオンフラックスを衝突させることにより、希ガスからフッ素が分離されて、フッ素がシリコン層３１０のシリコンと結合し、シリコン層３１０からシリコンを除去又は「エッチングすることが可能になる。動作２６０のエッチングは、原子層エッチング又は分子レベルエッチング（MLE）とみなすことができるが、それは、除去される部分が、シリコン膜内の分子成分の寸法の程度であるからである。
[0060] 動作２３０から２６０は、パッシベーション層修復のサイクルにおいて、繰り返し行われ又はサイクルされてもよく、その後、ゲート材料のエッチングによって、シリコン材料のターゲットエッチング深さが実現されてよいことに留意されたい。
[0061] 複数の実施態様は、以下の潜在的な利点のうちの１以上を含み得る。本明細書で説明されるパッシベーション及びエッチング技法を利用することによって、高アスペクト比を有するフィーチャが、急勾配及び正確な寸法を有する実質的にきっちり直角及び直立の（例えば、直線的、垂直な）側壁をターゲットプロファイルに提供し得る制御されたやり方で、エッチングされ形作られ得る。エッチングに対する前駆体として希ガスの不活性層を用いることにより、低温での原子層エッチングを可能にするスキームが提供される。低温での原子層エッチングは、側壁エッチングを低減させ又は排除し、より垂直なフィーチャを提供することができ、それは、デバイス性能及び歩留まりを改善する。加えて、前駆体の第１の層は不活性なので、任意の自然発生的なエッチングを抑制しながら、フッ素のような攻撃的な化学物質をエッチングプロセスに使用することができる。
[0062] したがって、ターゲット縁部／角部プロファイル及びアスペクト比を有するフィーチャを形成するために、シリコン材料をエッチングする実施態様が提供される。エッチングプロセスに従ってパッシベーションモード及びエッチングモードを利用することによって、制御されたイオン軌跡／指向性、ならびに側壁／角部パッシベーション保護が得られてよい。それによって、精度の高い直角の角部及び垂直な側壁プロファイルならびにフィーチャのアスペクト比を有するシリコン層内のフィーチャをもたらすやり方で、シリコン層をエッチングすることができる。加えて、パッシベーション及びエッチングプロセスは、減圧を破壊することなく、単一チャンバ内で実行されてよく、これにより、システムの複雑性が低減される。
[0063] 本明細書で説明される実施態様及び全ての機能的動作は、デジタル電子回路において、コンピュータソフトウェア、ファームウェア、若しくはハードウェア（この明細書で開示されている構造的手段及びその構造的等価物を含む）において、又はこれらの組合せにおいて実装され得る。本明細書で説明される実施態様は、データ処理装置（例えばプログラマブルプロセッサ、コンピュータ、又は複数のプロセッサ若しくはコンピュータ）によって実行されるため、又はかかるデータ処理装置の動作を制御するための１以上の非一時的なコンピュータプログラム製品（すなわち、機械可読記憶デバイスにおいて有形に具現化される１以上のコンピュータプログラム）として実装され得る。
[0064] 本明細書で説明される処理及び論理フローは、入力データで動作し出力を生成することによって機能を実施するために１以上のコンピュータプログラムを実行する、１以上のプログラム可能プロセッサによって実施され得る。プロセス及び論理フローは、FPGA（フィールドプログラマブルゲートアレイ）又はASIC（application specific integrated circuit：特定用途向け集積回路）といった特殊用途の論理回路によって実施されてもよく、且つ、装置が、かかる特殊用途の論理回路として実装されることも可能である。
[0065] 「データ処理装置」という用語は、１つのプログラム可能プロセッサ、コンピュータ、又は複数のプロセッサ若しくはコンピュータを例として含む、データを処理するための全ての装置、デバイス、及び機械を包含する。装置は、ハードウェアに加えて、問題になっているコンピュータプログラムの実行環境を作り出すコード（例えば、プロセッサファームウェア、プロトコルスタック、データベース管理システム、オペレーティングシステム、又はこれらの１以上の組み合わせを構成するコード）を含むことができる。コンピュータプログラムを実行するのに適しているプロセッサには、例として、汎用と専用の両方のマイクロプロセッサ、及び任意の種類のデジタルコンピュータの任意の１以上のプロセッサが含まれる。
[0066] コンピュータプログラム指示命令及びデータを記憶するのに適したコンピュータ可読媒体は、全ての形態の不揮発性のメモリ、媒体、及びメモリデバイスを含む。かかるメモリ、媒体、及びメモリデバイスは、例としては、半導体メモリデバイス（EPROM、EEPROM、及びフラッシュメモリデバイスなど）、磁気ディスク（内蔵ハードディスク又は着脱可能ディスクなど）、光磁気ディスク、並びにCD ROMディスク及びDVD-ROMディスクを含む。プロセッサ及びメモリは、特殊用途論理回路によって補足すること、又は特殊用途論理回路に組み込むことができる。
[0067] 本開示の要素、又は、それらの例示的な態様若しくは（１以上の）実施態様を紹介する場合、冠詞「a」、「an」、「the」、及び「said」は、要素が１以上存在することを意味することが意図されている。
[0068] 備える（comprising）」、「含む（including）」、及び「有する（having）」という表現は、包括的であるように意図されており、列挙された要素以外に追加の要素があり得ることを意味する。
[0069] 以上の説明は本開示の態様を対象としているが、本開示の基本的な範囲を逸脱しなければ、本開示の他の態様及び更なる態様が考案されてよく、本開示の範囲は以下の特許請求の範囲によって決まる。

Claims (20)

  1. 基板内のフィーチャをエッチングする方法であって、
    チャンバ内に配置された基板を第１の希ガスの三重点温度未満の温度に冷却すること、
    前記基板の露出部分上に不活性層を形成するために、前記第１の希ガスを前記チャンバの中に流すこと、
    前記不活性層上にフッ素含有層を形成ために、フッ素含有前駆体ガスを前記チャンバの中に流すこと、
    前記基板の前記露出部分上にパッシベーション層を形成するために、前記フッ素含有層及び前記不活性層をエネルギー源に曝露すること、並びに
    前記基板をエッチングするために、前記基板をイオンに曝露することを含む、方法。
  2. 前記温度は、摂氏－１０５度から摂氏－１２０度である、請求項１に記載の方法。
  3. 前記第１の希ガスは、キセノンとクリプトンとから選択される、請求項１に記載の方法。
  4. 前記フッ素含有前駆体ガスは、SF6、NF3、及びF2から選択される、請求項３に記載の方法。
  5. 前記基板をイオンに曝露することは、
    前記基板にRFバイアス電圧を印加すること、及び
    第２の希ガスから前記イオンを生成することを更に含む、請求項１に記載の方法。
  6. 前記第２の希ガスは、ヘリウム、ネオン、アルゴン、及びキセノンから選択される、請求項５に記載の方法。
  7. 前記基板は、シリコン層上に配置された酸化ケイ素層を含む、請求項６に記載の方法。
  8. 基板内のフィーチャをエッチングする方法であって、
    シリコンを含む基板をチャンバ内の基板支持体上に受け取ることであって、前記基板支持体は、冷却機を有し、前記基板を冷却するために動作可能である、シリコンを含む基板をチャンバ内の基板支持体上に受け取ること、
    前記冷却機を冷却することによって、前記基板を摂氏－１００度以下の温度に冷却すること、
    前記シリコンの表面の部分をキセノン層でコーティングするために、キセノン前駆体ガスを前記チャンバの中に流すこと、
    前記キセノン層をフッ素含有層でコーティングするために、フッ素含有前駆体ガスを前記チャンバの中に流すこと、
    フッ化キセノンパッシベーション層を形成するために、前記キセノン層及び前記フッ素含有層をエネルギー源に曝露すること、並びに
    前記シリコンの前記表面からシリコンをエッチングするために、前記基板をイオンに曝露することを含む、方法。
  9. 前記温度は、摂氏－１０５度から摂氏－１２０度である、請求項８に記載の方法。
  10. 前記フッ素含有前駆体ガスは、SF6、NF3、及びF2から選択される、請求項９に記載の方法。
  11. 前記基板をイオンに曝露することは、
    前記基板支持体内の電極にRFバイアス電圧を印加すること、及び
    前記チャンバの中に希ガスを流すことを更に含む、請求項８に記載の方法。
  12. 前記希ガスはヘリウムである、請求項１１に記載の方法。
  13. 前記フッ化キセノンパッシベーション層は、前記基板内に形成されたフィーチャの側壁上に形成され、前記フィーチャが前記基板内で垂直方向にエッチングされるときに、前記フィーチャの横方向のエッチングを防止し又は遅らせる、請求項１１に記載の方法。
  14. 前記シリコンの少なくとも一部分上に形成された酸化ケイ素の層を更に含む、請求項１１に記載の方法。
  15. 前記基板は、少なくとも１つのフィーチャを有し、前記少なくとも１つのフィーチャは、前記基板の上面から下面へフィーチャ深さだけ延在し、前記少なくとも１つのフィーチャは、第１の側壁及び第２の側壁によって画定される幅を有し、前記パッシベーション層は、前記基板の前記上面、前記少なくとも１つのフィーチャの前記第１の側壁、前記第２の側壁、及び前記下面上に形成される、請求項１１に記載の方法。
  16. 基板内のフィーチャをエッチングする方法であって、
    シリコンを含む基板をチャンバ内の基板支持体上に受け取ることであって、前記基板は、基板表面、及び前記基板表面に形成された少なくとも１つのフィーチャを有し、前記少なくとも１つのフィーチャは、前記基板表面から延在し、側壁及び下面を有し、前記基板支持体は、前記基板を冷却するように動作可能な冷却機を有する、シリコンを含む基板をチャンバ内の基板支持体上に受け取ること、
    前記冷却機を冷却することによって、前記基板を摂氏－１００度以下の温度に冷却すること、
    前記基板表面、前記少なくとも１つのフィーチャの前記側壁、及び前記下面の上にパッシベーション層を形成することであって、
    前記基板表面の部分をキセノン層でコーティングするために、キセノン前駆体ガスを前記チャンバの中に流すこと、
    前記キセノン層をフッ素含有層でコーティングするために、フッ素含有前駆体ガスを前記チャンバの中に流すこと、及び
    前記パッシベーション層を形成するために、前記キセノン層及び前記フッ素含有層をプラズマに曝露することを含む、パッシベーション層を形成すること、並びに
    前記下面からシリコンをエッチングするために、前記基板をイオンに曝露することを含む、方法。
  17. 前記温度は、摂氏－１０５度から摂氏－１２０度である、請求項１６に記載の方法。
  18. 前記フッ素含有前駆体ガスは、SF6、NF3、及びF2から選択される、請求項１７に記載の方法。
  19. 前記基板をイオンに曝露することは、
    前記基板支持体内の電極にRFバイアス電圧を印加すること、及び
    前記チャンバの中に希ガスを流すことを更に含む、請求項１６に記載の方法。
  20. 前記希ガスはヘリウムである、請求項１９に記載の方法。
JP2022577599A 2020-06-18 2021-04-26 希ガスによる極低温原子層エッチング Active JP7449419B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/905,246 US11087989B1 (en) 2020-06-18 2020-06-18 Cryogenic atomic layer etch with noble gases
US16/905,246 2020-06-18
PCT/US2021/029214 WO2021257185A1 (en) 2020-06-18 2021-04-26 Cryogenic atomic layer etch with noble gases

Publications (2)

Publication Number Publication Date
JP2023531203A true JP2023531203A (ja) 2023-07-21
JP7449419B2 JP7449419B2 (ja) 2024-03-13

Family

ID=77179393

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022577599A Active JP7449419B2 (ja) 2020-06-18 2021-04-26 希ガスによる極低温原子層エッチング

Country Status (6)

Country Link
US (3) US11087989B1 (ja)
JP (1) JP7449419B2 (ja)
KR (1) KR20230019982A (ja)
CN (1) CN115836381A (ja)
TW (2) TWI817131B (ja)
WO (1) WO2021257185A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11087989B1 (en) * 2020-06-18 2021-08-10 Applied Materials, Inc. Cryogenic atomic layer etch with noble gases

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19641288A1 (de) * 1996-10-07 1998-04-09 Bosch Gmbh Robert Verfahren zum anisotropen Plasmaätzen verschiedener Substrate
KR100404778B1 (ko) 1998-10-29 2003-11-07 동경 엘렉트론 주식회사 진공 처리 장치
JP2002043381A (ja) 2000-07-19 2002-02-08 Tokyo Electron Ltd ウエハ温度制御装置
JP5000842B2 (ja) 2001-03-02 2012-08-15 東京エレクトロン株式会社 サセプタの駆動温度制御のための方法並びに装置
US7161121B1 (en) 2001-04-30 2007-01-09 Lam Research Corporation Electrostatic chuck having radial temperature control capability
KR100904361B1 (ko) 2003-03-28 2009-06-23 도쿄엘렉트론가부시키가이샤 기판의 온도제어방법 및 시스템
KR101118863B1 (ko) 2004-01-30 2012-03-19 도쿄엘렉트론가부시키가이샤 유체 간극을 갖는 기판 홀더 및 그 기판 홀더를 제조하는방법
US7088003B2 (en) * 2004-02-19 2006-08-08 International Business Machines Corporation Structures and methods for integration of ultralow-k dielectrics with improved reliability
US7651583B2 (en) 2004-06-04 2010-01-26 Tokyo Electron Limited Processing system and method for treating a substrate
US7435353B2 (en) * 2004-12-09 2008-10-14 President And Fellows Of Harvard College Patterning by energetically-stimulated local removal of solid-condensed-gas layers and solid state chemical reactions produced with such layers
EP1938366B1 (en) 2005-08-23 2017-05-17 SPTS Technologies Limited Pulsed etching cooling
US8278222B2 (en) * 2005-11-22 2012-10-02 Air Products And Chemicals, Inc. Selective etching and formation of xenon difluoride
US20080217293A1 (en) 2007-03-06 2008-09-11 Tokyo Electron Limited Processing system and method for performing high throughput non-plasma processing
JP2011501874A (ja) 2007-09-14 2011-01-13 クォルコム・メムズ・テクノロジーズ・インコーポレーテッド Ｍｅｍｓ製造において使用されるエッチングプロセス
JP5198226B2 (ja) 2008-11-20 2013-05-15 東京エレクトロン株式会社 基板載置台および基板処理装置
US8232171B2 (en) * 2009-09-17 2012-07-31 International Business Machines Corporation Structure with isotropic silicon recess profile in nanoscale dimensions
US9378941B2 (en) 2013-10-02 2016-06-28 Applied Materials, Inc. Interface treatment of semiconductor surfaces with high density low energy plasma
US9520294B2 (en) 2014-08-29 2016-12-13 Applied Materials, Inc. Atomic layer etch process using an electron beam
JP6676537B2 (ja) 2014-10-30 2020-04-08 東京エレクトロン株式会社 基板載置台
JP6408903B2 (ja) 2014-12-25 2018-10-17 東京エレクトロン株式会社 エッチング処理方法及びエッチング処理装置
JP6600480B2 (ja) 2015-04-20 2019-10-30 東京エレクトロン株式会社 被処理体を処理する方法
JP6499001B2 (ja) 2015-04-20 2019-04-10 東京エレクトロン株式会社 多孔質膜をエッチングする方法
JP6498022B2 (ja) 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
WO2017046921A1 (ja) * 2015-09-17 2017-03-23 株式会社日立国際電気 半導体装置の製造方法、基板処理装置および記録媒体
CN106783584A (zh) 2015-11-19 2017-05-31 北京北方微电子基地设备工艺研究中心有限责任公司 衬底刻蚀方法
JP6604833B2 (ja) 2015-12-03 2019-11-13 東京エレクトロン株式会社 プラズマエッチング方法
US9997374B2 (en) 2015-12-18 2018-06-12 Tokyo Electron Limited Etching method
JP6385915B2 (ja) 2015-12-22 2018-09-05 東京エレクトロン株式会社 エッチング方法
US9779955B2 (en) 2016-02-25 2017-10-03 Lam Research Corporation Ion beam etching utilizing cryogenic wafer temperatures
JP6587580B2 (ja) 2016-06-10 2019-10-09 東京エレクトロン株式会社 エッチング処理方法
JP6604911B2 (ja) 2016-06-23 2019-11-13 東京エレクトロン株式会社 エッチング処理方法
JP2018046185A (ja) 2016-09-15 2018-03-22 東京エレクトロン株式会社 酸化シリコン及び窒化シリコンを互いに選択的にエッチングする方法
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US20180197761A1 (en) 2017-01-10 2018-07-12 Axcelis Technologies, Inc. Active workpiece heating or cooling for an ion implantation system
JP6832171B2 (ja) 2017-01-24 2021-02-24 東京エレクトロン株式会社 プラズマ処理装置のチャンバ本体の内部のクリーニングを含むプラズマ処理方法
JP6820206B2 (ja) 2017-01-24 2021-01-27 東京エレクトロン株式会社 被加工物を処理する方法
US10504741B2 (en) 2017-02-28 2019-12-10 Tokyo Electron Limited Semiconductor manufacturing method and plasma processing apparatus
JP6807775B2 (ja) 2017-02-28 2021-01-06 東京エレクトロン株式会社 成膜方法及びプラズマ処理装置
JP6861535B2 (ja) 2017-02-28 2021-04-21 東京エレクトロン株式会社 処理方法及びプラズマ処理装置
US11276767B2 (en) * 2017-03-15 2022-03-15 International Business Machines Corporation Additive core subtractive liner for metal cut etch processes
US20180286707A1 (en) 2017-03-30 2018-10-04 Lam Research Corporation Gas additives for sidewall passivation during high aspect ratio cryogenic etch
JP6918554B2 (ja) 2017-04-06 2021-08-11 東京エレクトロン株式会社 可動体構造及び成膜装置
JP6924618B2 (ja) 2017-05-30 2021-08-25 東京エレクトロン株式会社 静電チャック及びプラズマ処理装置
US10950498B2 (en) 2017-05-31 2021-03-16 Applied Materials, Inc. Selective and self-limiting tungsten etch process
KR20240039207A (ko) * 2018-03-16 2024-03-26 램 리써치 코포레이션 유전체들의 고 종횡비 피처들의 플라즈마 에칭 화학물질들
KR102554014B1 (ko) 2018-06-15 2023-07-11 삼성전자주식회사 저온 식각 방법 및 플라즈마 식각 장치
US11004729B2 (en) * 2018-06-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
US20200105508A1 (en) * 2018-09-28 2020-04-02 Lam Research Corporation Methods and Systems for Managing Byproduct Material Accumulation During Plasma-Based Semiconductor Wafer Fabrication Process
US11437261B2 (en) 2018-12-11 2022-09-06 Applied Materials, Inc. Cryogenic electrostatic chuck
US11087989B1 (en) * 2020-06-18 2021-08-10 Applied Materials, Inc. Cryogenic atomic layer etch with noble gases

Also Published As

Publication number Publication date
TW202201532A (zh) 2022-01-01
TWI817131B (zh) 2023-10-01
US20230071505A1 (en) 2023-03-09
US11087989B1 (en) 2021-08-10
KR20230019982A (ko) 2023-02-09
TW202403876A (zh) 2024-01-16
WO2021257185A1 (en) 2021-12-23
JP7449419B2 (ja) 2024-03-13
US20210398815A1 (en) 2021-12-23
US11996294B2 (en) 2024-05-28
CN115836381A (zh) 2023-03-21
US11515166B2 (en) 2022-11-29

Similar Documents

Publication Publication Date Title
JP6663457B2 (ja) 低ｋ及びその他の誘電体膜をエッチングするための処理チャンバ
KR102436237B1 (ko) 에칭 방법 및 에칭 장치
KR102584336B1 (ko) 에칭 처리 방법
TWI401741B (zh) Plasma etching method
US9287124B2 (en) Method of etching a boron doped carbon hardmask
KR100775175B1 (ko) 높은 어스펙트비의 반도체장치 에칭방법
US20210050222A1 (en) Plasma etching method
JP2023041914A (ja) エッチング方法及びプラズマ処理装置
TWI405260B (zh) A plasma etching treatment method and a plasma etching processing apparatus
JP6516603B2 (ja) エッチング方法及びエッチング装置
TWI809086B (zh) 蝕刻方法及電漿處理裝置
KR102304163B1 (ko) 에칭 방법
TWI745590B (zh) 蝕刻多孔質膜之方法
US11996294B2 (en) Cryogenic atomic layer etch with noble gases
TW202213505A (zh) 蝕刻方法及電漿處理裝置
JP2021028968A (ja) 基板および基板処理方法
TW201937593A (zh) 電漿蝕刻方法及電漿蝕刻裝置
US11881410B2 (en) Substrate processing apparatus and plasma processing apparatus
US20220059365A1 (en) Methods for etching structures and smoothing sidewalls
TW202213502A (zh) 蝕刻方法及電漿蝕刻裝置
TW202242953A (zh) 用於半導體圖案化應用之氧化錫及碳化錫材料
KR20080088295A (ko) 플라즈마 에칭 방법,플라즈마 처리장치, 제어프로그램 및컴퓨터 판독가능한 기억매체

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240301

R150 Certificate of patent or registration of utility model

Ref document number: 7449419

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150