JP2023147174A - 電圧検出回路、充電制御回路、充放電制御回路及び半導体装置 - Google Patents

Abstract

【課題】多セルの二次電池と接続される電圧検出回路の面積増加を抑制可能な電圧検出回路、充電制御回路、充放電制御回路及び半導体装置を提供する。【解決手段】電圧検出回路５０は、検出する電圧が印加されるゲート（以下、Ｇ）と、電源端子９に接続されるソース（以下、Ｓ）を含むエンハンスメント型のトランジスタ（以下、ＥＴｒ）５１と、ＥＴｒ５１のＧと接続されるＧと、ＥＴｒ５１のドレイン（以下、Ｄ）と接続されるＤと、ＥＴｒ５１のＧ及び自己のＧと接続されるＳと、電源端子９に接続されるバックゲートとを含むＥＴｒ５４と、ＥＴｒ５１と接続される第１端と、出力端Ｐ３と接続される第２端とを含むデプレッション型のトランジスタ（以下、ＤＴｒ）５２と、電源端子８と接続されるＤと、Ｇと、自己のＧと接続されるＳとを含むＤＴｒ５３と、ＤＴｒ５３と縦続接続されるＥＴｒ６３と、備える。【選択図】図２

Description

本発明は、電圧検出回路、充電制御回路、充放電制御回路及び半導体装置に関する。

より高い電圧を得る観点から、直列に接続された複数の電池セル（以下、「多セル」とする）を有する二次電池を組み込んだバッテリ装置が適用されることがある。多セルの二次電池が接続される回路において、中間端子間の電圧を検出する電圧検出回路では、中間端子が電源端子又は接地端子に短絡、すなわち天絡又は地絡した場合、１個の電池セル（以下、「単セル」とする）の二次電池を組み込んだバッテリ装置よりも高い電圧が中間端子に印加されてしまう。中間端子の天絡又は地絡を充放電時の異常として検出するためにコンパレータを有する電圧検出回路を備えた充放電制御回路が知られている（例えば、特許文献１参照）。なお、電圧検出回路の構成をより簡素にする観点から、コンパレータをより簡素化した電圧検出回路に代替することも可能である。

図８は、従来の充放電制御回路の一例である充放電制御回路１００のうち、特許文献１に記載されるコンパレータをより簡素に構成した従来の電圧検出回路３０を含む主要構成を概略的に示した回路図である。ここで、２以上の自然数ｎを、多セル構成の二次電池の直列接続された電池セルの個数とすると、充放電制御回路１００は、ｎ個の直列接続された電池セルを有する二次電池と接続可能に構成されている。図８では、二次電池の正極側から負極側に向かって最後の電池セルと接続される最終段の電圧検出回路３０及びレベルシフタ４０を示している。

図８において、充放電制御回路１００は、電圧検出回路３０と、レベルシフタ４０と、過電圧判定回路１２と、制御回路１５とを備えている。電圧検出回路３０及びレベルシフタ４０は、トランジスタとして、電界効果トランジスタ（以下、「ＦＥＴ」とする）の一例であるＭＯＳトランジスタを用いて構成されている。電圧検出回路３０は、エンハンスメント型のＮＭＯＳトランジスタ３１と、デプレッション型のＮＭＯＳトランジスタ３２とを有している。レベルシフタ４０は、エンハンスメント型のＰＭＯＳトランジスタ４１と、定電流源４２とを有している。

ＮＭＯＳトランジスタ３１は、ドレインと、１個の電池セルの正極と負極との間に直列接続される抵抗２１＿（ｎ－１）及び抵抗２２＿（ｎ－１）の接続点Ｐ＿（ｎ－１）と接続されるゲートと、負極電源入力端子ＶＳＳと接続されるソースとを含んでいる。負極電源入力端子ＶＳＳは、電源電圧である電圧Ｖｓｓが供給される電源端子９と接続されている。ＮＭＯＳトランジスタ３２は、電圧Ｖｓｓとは異なる電源電圧である電圧Ｖｄｄが供給される電源端子８と接続されるドレインと、ＮＭＯＳトランジスタ３１のドレインと接続されるソースと、自己のソースと短絡されるゲートとを含んでいる。また、ＮＭＯＳトランジスタ３１のドレインとＮＭＯＳトランジスタ３２のソースとの接続点が、ＰＭＯＳトランジスタ４１のゲートと接続されている。

ＰＭＯＳトランジスタ４１は、電源端子８と接続されるソースと、ＮＭＯＳトランジスタ３１のドレインとＮＭＯＳトランジスタ３２のソースと接続されるゲートと、ドレインとを含んでいる。定電流源４２は、ＰＭＯＳトランジスタ４１のドレインと接続される第１端と、負極電源入力端子ＶＳＳと接続される第２端とを含んでいる。定電流源４２の第２端と、ＰＭＯＳトランジスタ４１のドレインと定電流源４２の第１端との接続点とが後段の過電圧判定回路１２に接続されている。

過電圧判定回路１２は、入力される両端の電圧に基づいて、各セル２＿１，…，２＿ｎが過電圧であるか否かの判定機能を有している。過電圧判定回路１２に、負極電源入力端子ＶＳＳの電圧とＰＭＯＳトランジスタ４１のドレインの電圧とが入力されると、各セル２＿１，…，２＿ｎが過電圧であるか否かを判定する。過電圧判定回路１２による判定結果は、過電圧判定回路１２から制御回路１５に伝送される。

制御回路１５は、図示が省略されている過放電検出回路及び過充電検出回路等の過電圧判定回路１２以外の回路も含めた他の回路から入力される信号に応じて、充電制御信号出力端子ＣＯ又は放電制御信号出力端子ＤＯに、トランジスタのオンとオフとを切り替える制御信号を出力可能に構成されている。

特開２０２０－１０５３６号公報

図８に例示される充放電制御回路１００のような、従来の多セルの二次電池が接続される回路では、例えば天絡が生じて、ＮＭＯＳトランジスタ３１のゲート電圧が上昇すると、ＮＭＯＳトランジスタ３１のドレインの信号レベルはハイ（以下、「Ｈ」とする）レベルからロー（以下、「Ｌ」とする）レベルに反転する。すなわち、電圧検出回路３０は、ＮＭＯＳトランジスタ３１のドレインの信号レベルに基づいて、天絡の有無を検出することができる。電圧検出回路３０の中間端子であるセル接続端子ＶＣ（ｎ－１）の電圧を受ける素子の耐圧は、二次電池の電圧を考慮して決定される。これは、ｎ個の電池セルの正極端子とセル接続端子ＶＣ（ｎ－１）とが接続される経路が天絡（電源端子８と短絡）した場合、ＮＭＯＳトランジスタ３１のゲートに、ｎ個の電池セルを直列接続して得られる電圧が印加されてしまうためである。

ＮＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２の耐圧は、二次電池の電圧の高低、すなわちｎの大小を考慮して決定されるが、電池セルの個数が多くなるほど高耐圧になる。ＮＭＯＳトランジスタ３１のような半導体素子は、耐圧を高くするほど、素子面積が大きくなるため、電池セルの個数が多くなるほど電圧検出回路の面積が増加するというデメリットがある。また、耐圧を確保しつつ低消費を実現するためには、チャンネル長（Ｌ長）を長くすることが必要となるので、回路の面積が大きくなる傾向は顕著になる。

本発明は、上述した事情に鑑みてなされたものであり、多セルの二次電池と接続される電圧検出回路の面積増加を抑制可能な電圧検出回路、充電制御回路、充放電制御回路及び半導体装置を提供することを目的とする。

本発明の実施形態に係る電圧検出回路は、検出する電圧が印加されるゲートと、第１の電源端子に接続されるソースと、ドレインとを含む入力トランジスタと、前記入力トランジスタのゲートと接続されるゲートと、前記入力トランジスタのドレインと接続されるドレインと、前記入力トランジスタのゲート及び自己のゲートと接続されるソースと、前記第１の電源端子に接続されるバックゲートとを含むバイパストランジスタと、前記入力トランジスタと接続される第１端と、電圧検出結果を示す信号が出力される出力端と接続される第２端とを含む第１のトランジスタと、第２の電源端子と接続されるドレインと、ゲートと、自己のゲートと接続されるソースとを含む第２のトランジスタと、前記第２のトランジスタと縦続接続される第３のトランジスタと、を備えることを特徴とする。

本発明によれば、セル数が増加に伴う多セルの二次電池と接続される電圧検出回路の面積増加を抑制することができる。

本発明の第１の実施形態に係る充放電制御回路及び半導体装置の一構成例を示した概略図である。 本発明の第１の実施形態に係る電圧検出回路及びこれを備える第１の実施形態に係る充放電制御回路の主要な構成を概略的に示した回路図である。 本発明の第２の実施形態に係る電圧検出回路の主要な構成を概略的に示した回路図である。 本発明の実施形態に係る電圧検出回路の他の構成例（第１の変形例）の主要な構成を概略的に示した回路図である。 本発明の実施形態に係る電圧検出回路の他の構成例（第２の変形例）の主要な構成を概略的に示した回路図である。 本発明の実施形態に係る電圧検出回路の他の構成例（第３の変形例）の主要な構成を概略的に示した回路図である。 本発明の実施形態に係る充電制御回路及び本発明の実施形態に係る半導体装置の他の構成例（第４の変形例）を示した概略図である。 従来の充放電制御回路のうち、従来の電圧検出回路を含む主要構成を概略的に示した回路図である。

以下、本発明の実施形態に係る電圧検出回路、充電制御回路、充放電制御回路及び半導体装置について、図面を参照して説明する。なお、後述の説明において、従来の充放電制御回路の一例として図８に示される充放電制御回路１００と実質的に相違しない構成要素については同じ符号を付して説明を省略する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の一例であるバッテリ装置１の回路構成を示すブロック図である。

バッテリ装置１は、半導体プロセスによって半導体基板に形成された半導体集積回路、具体的には二次電池２の充放電を制御する充放電制御回路１０を含むＩＣチップを備えている。

バッテリ装置１及び充放電制御回路１０は、それぞれ、第１の実施形態に係る半導体装置及び充放電制御回路の一実施例である。バッテリ装置１は、いわゆる多セル構成の組電池を含む二次電池２と、外部正極端子Ｐ＋及び外部負極端子Ｐ－と、放電制御ＦＥＴ（Field Effect Transistor）３と、充電制御ＦＥＴ４と、二次電池２の充放電を制御するための充放電制御回路１０と、を備えている。

二次電池２は、直列に接続されるセルの個数を「ｎ」とすると、ｎ個の電池セル（以下、単に「セル」とする）２＿１～２＿ｎを直列接続した組電池を含む、いわゆる多セル電池である。多セル電池の場合、ｎは２以上の自然数、すなわち複数である。ｎ個のセル２＿１，…，２＿ｎは、二次電池２の正極２ａから二次電池２の負極２ｂに向かって、この順番に直列に接続されている。

充放電制御装置２０は、外部正極端子Ｐ＋及び外部負極端子Ｐ－と、放電制御ＦＥＴ３と、充電制御ＦＥＴ４と、充放電制御回路１０と、を備えている。すなわち、半導体装置としての充放電制御装置２０は、バッテリ装置１から二次電池２を省略した装置である。

外部正極端子Ｐ＋及び外部負極端子Ｐ－は、例えば、充電器及び負荷等の外部機器（図示省略）に接続するための端子である。バッテリ装置１内において、外部正極端子Ｐ＋と外部負極端子Ｐ－とを接続する経路（以下、「外部端子間経路」とする）には、例えば、外部正極端子Ｐ＋側から順に、二次電池２、過電流検出用抵抗５、放電制御ＦＥＴ３及び充電制御ＦＥＴ４が接続されている。

バッテリ装置１及び充放電制御装置２０は、外部負極端子Ｐ－側、すなわちローサイドに、放電制御ＦＥＴ３及び充電制御ＦＥＴ４を備えている。放電制御ＦＥＴ３及び充電制御ＦＥＴ４は、何れもＮＭＯＳトランジスタであり、互いのドレインが接続されている。

放電制御ＦＥＴ３は、放電制御信号出力端子ＤＯに接続されるゲートと、充電制御ＦＥＴ４のドレインと接続される一端としてのドレインと、過電流検出用抵抗５の一端と接続される他端としてのソースと、を含んでいる。

充電制御ＦＥＴ４は、充電制御信号出力端子ＣＯに接続されるゲートと、外部負極端子Ｐ－に接続される一端としてのソースと、放電制御ＦＥＴ３のドレインと接続される他端としてのドレインと、を含んでいる。

充放電制御回路１０は、正極電源入力端子ＶＤＤ、負極電源入力端子ＶＳＳ、セル接続端子ＶＣ１，・・・，ＶＣ（ｎ－１）、充電制御信号出力端子ＣＯ、放電制御信号出力端子ＤＯ、外部負電圧入力端子ＶＭ並びに過電流検出端子ＶＩＮＩを備えている。

第１電源入力端子としての正極電源入力端子ＶＤＤは、正極２ａと抵抗Ｒ１を介して接続されており、二次電池２の正極２ａからの電圧が供給されている。第２電源入力端子としての負極電源入力端子ＶＳＳは、負極２ｂに接続されており、負極２ｂからの電圧が供給されている。

セル接続端子ＶＣ１は、抵抗Ｒ２を介して、第１セル２＿１及び第２セル２＿２の接点、すなわち第１セル２＿１の負極端子及び第２セル２＿２の正極端子と接続されている。以下、セル接続端子ＶＣ１と同様にして、セル接続端子ＶＣ２，・・・，ＶＣ（ｎ－１）は、それぞれ、抵抗Ｒ３，・・・，Ｒｎを介して、第２セル２＿２の負極端子及び第３セル２＿３の正極端子，・・・，第ｎ－１セル２＿（ｎ－１）の負極端子及び第ｎセル２＿ｎの正極端子と接続されている。

ここで、抵抗Ｒ１，・・・，Ｒｎの第１セル２＿１から第ｎセル２＿ｎと接続される端（図１における左側の端）を第１端と称し、正極電源入力端子ＶＤＤ、セル接続端子ＶＣ１，・・・，ＶＣ（ｎ－１）及び負極電源入力端子ＶＳＳと接続される端、すなわち、第１端と逆方向の端を第２端（図１における右側の端）と称する。

抵抗Ｒ１の第２端と正極電源入力端子ＶＤＤとの接点と、負極２ｂと負極電源入力端子ＶＳＳとの接点との間には、電圧変動抑制のための容量Ｃ１が接続されている。以下、容量Ｃ１と同様にして、容量Ｃ２，・・・，Ｃｎが、それぞれ、抵抗Ｒ２，・・・，Ｒｎの第２端とセル接続端子ＶＣ１，・・・，ＶＣ（ｎ－１）との接点と、負極２ｂと負極電源入力端子ＶＳＳとの接点との間に接続されている。

充電制御信号出力端子ＣＯは、充放電制御回路１０内で生成された二次電池２の充電の停止及び許可を制御する充電制御信号を、充放電制御回路１０の外部へ出力する端子である。充電制御信号出力端子ＣＯは、充電制御ＦＥＴ４のゲートに接続されている。

放電制御信号出力端子ＤＯは、充放電制御回路１０内で生成された二次電池２の放電を停止及び許可を制御する放電制御信号を、充放電制御回路１０の外部へ出力する端子である。放電制御信号出力端子ＤＯは、放電制御ＦＥＴ３のゲートに接続されている。

外部負電圧入力端子ＶＭは、抵抗６を介して外部負極端子Ｐ－及び充電制御ＦＥＴ４のソースと接続されている。

過電流検出端子ＶＩＮＩは、過電流検出用抵抗５の一端及び放電制御ＦＥＴ３のソースと接続されている。

図２は、本実施形態に係る充放電制御回路の一例である充放電制御回路１０の主要な構成を概略的に示した回路図である。

充放電制御回路１０は、充放電制御回路１００（図８参照）に対して、電圧検出回路３０（図８参照）の代わりに電圧検出回路５０を備える点で相違するが、その他の点では実質的な相違はない。そこで、充放電制御回路１０の説明では、電圧検出回路５０を中心に説明し、実質的に相違しないレベルシフタ４０（図８参照）等の構成要素については、同じ符号を付して説明を簡略又は省略する。

充放電制御回路１０は、本実施形態に係る電圧検出回路の一例である電圧検出回路５０と、レベルシフタ４０と、過電圧判定回路１２と、制御回路１５とを備えている。電圧検出回路５０は、電圧検出回路３０に対して、ＮＭＯＳトランジスタ３１の代わりにエンハンスメント型のＮＭＯＳトランジスタ５１を有する点と、ＮＭＯＳトランジスタ３２の代わりに保護回路６０を有する点と、デプレッション型のＮＭＯＳトランジスタ５２と、デプレッション型のＮＭＯＳトランジスタ５３と、エンハンスメント型のＮＭＯＳトランジスタ５４とをさらに有している。

入力トランジスタとしてのＮＭＯＳトランジスタ５１は、ＮＭＯＳトランジスタ３１と同様に接続されるが、その耐電圧は、ＮＭＯＳトランジスタ３１の耐電圧よりも低い、相対的に低耐圧なＦＥＴである。すなわち、ＮＭＯＳトランジスタ５１は、ＮＭＯＳトランジスタ３１よりも面積が小さい。ＮＭＯＳトランジスタ５１は、少なくとも天絡や地絡の発生していない通常状態においてゲートに印加される電圧以上、具体的には１個のセルの電圧以上のゲート耐圧を有するように設定される。

ＦＥＴの一例であるＮＭＯＳトランジスタ５２は、いわゆるカスコードトランジスタであり、ＮＭＯＳトランジスタ５１のドレインソース間電圧ＶＤＳをある程度確保する観点から接続される。ＮＭＯＳトランジスタ５２は、ＮＭＯＳトランジスタ５１のドレインと接続される第１端としてのソースを含んでいる。ＮＭＯＳトランジスタ５２のソースとＮＭＯＳトランジスタ５１のドレインとの接続点はノードＰ２を構成している。また、ＮＭＯＳトランジスタ５２は、ＮＭＯＳトランジスタ５１のゲートと接続されるゲートと、電圧検出回路５０の出力端Ｐ３と接続される第２端としてのドレインと、を含んでいる。すなわち、ＮＭＯＳトランジスタ５２のドレインは、電圧検出回路５０に対する後段回路のレベルシフタ４０（より詳細にはＰＭＯＳトランジスタ４１のゲート）と接続されている。

バイパストランジスタとしてのＮＭＯＳトランジスタ５４は、ＮＭＯＳトランジスタ５１のゲート及びＮＭＯＳトランジスタ５２のゲートと接続されるゲートと、ＮＭＯＳトランジスタ５１のゲート及び自己のゲートと接続されるソースと、ＮＭＯＳトランジスタ５１のドレイン及びＮＭＯＳトランジスタ５２のソースと接続されるドレインと、ＮＭＯＳトランジスタ５１のソース及び電源端子９と接続されるバックゲートと、を含んでいる。ＮＭＯＳトランジスタ５４のドレイン、ＮＭＯＳトランジスタ５１のドレイン及びＮＭＯＳトランジスタ５２のソースの接続点は、ノードＰ２を構成している。ＮＭＯＳトランジスタ５４は、ＮＭＯＳトランジスタ５１と同様に、ＮＭＯＳトランジスタ３１の耐電圧よりも低い、相対的に低耐圧なＦＥＴである。

ＮＭＯＳトランジスタ５３は、電源端子８に接続されたドレインと、ゲートと、自己のゲート接続されたソースとを含み、定電流源として動作する。ＮＭＯＳトランジスタ５３と保護回路６０との接続点はノードＰ１を構成している。ＮＭＯＳトランジスタ５３は、保護回路６０による耐圧保護が可能なため、相対的に低耐圧なＦＥＴを適用できる。

保護回路６０は、例えば、ＦＥＴの一例であるＰＭＯＳトランジスタ６１，６２，６３と、定電流源６５とを有している。

ＰＭＯＳトランジスタ６１は、電源端子８と接続されるソースと、ゲートと、自己のゲートと接続されるドレインと、を含んでいる。ＰＭＯＳトランジスタ６２は、ＰＭＯＳトランジスタ６１のドレインと接続されるソースと、ゲートと、自己のゲートと接続されるドレインと、を含んでいる。ＰＭＯＳトランジスタ６３は、ＮＭＯＳトランジスタ５３のゲート及びソースと接続されるソースと、ＰＭＯＳトランジスタ６２のゲート及びドレインと接続されるゲートと、ＮＭＯＳトランジスタ５２のドレイン及びＰＭＯＳトランジスタ４１のゲートと接続されるドレインと、を含んでいる。

定電流源６５は、ＰＭＯＳトランジスタ６２のゲート及びドレインとＰＭＯＳトランジスタ６３のゲートと接続される第１端と、電源端子９に接続される第２端とを含んでいる。

保護回路６０のうち、縦続接続される２個のＰＭＯＳトランジスタ６１，６２と、ＰＭＯＳトランジスタ６１，６２にドレイン電流を供給する定電流源６５とは、クランプ回路を構成している。ＰＭＯＳトランジスタ６３は、クランプ回路からの出力電圧をゲートに受ける保護回路６０の出力トランジスタを構成している。ＰＭＯＳトランジスタ６１，６２，６３は、ＮＭＯＳトランジスタ３２と同程度の耐圧を持っている。

過電圧判定回路１２は、入力される両端の電圧に基づいて、各セル２＿１，…，２＿ｎが過電圧であるか否かの判定機能を有し、各セル２＿１，…，２＿ｎが過電圧であるか否か判定可能に構成されている。制御回路１５は、図示が省略されている過放電検出回路及び過充電検出回路の少なくとも一方を含む過電圧判定回路１２以外の回路も含めた他の回路から入力される信号に応じて、充電制御信号出力端子ＣＯ又は放電制御信号出力端子ＤＯに、トランジスタのオンとオフとを切り替える制御信号を供給可能に構成されている。

次に、電圧検出回路５０に最も高い電圧が印加される場合の一例、具体的にはセル接続端子ＶＣ（ｎ－１）が天絡（電源端子８と短絡）した場合を例に挙げて、電圧検出回路５０の動作を説明する。

セル接続端子ＶＣ（ｎ－１）が天絡する前の通常状態においては、ＮＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５４はオフしている。ノードＰ２の電圧は、電圧Ｖｄｄである。電圧検出回路５０の出力端Ｐ３の電圧は、電圧検出結果を示す信号に相当し、通常状態ではＨレベルである。

セル接続端子ＶＣ（ｎ－１）が天絡すると、ＮＭＯＳトランジスタ５１のゲートに電源端子８の電圧Ｖｄｄ、すなわち二次電池２の電圧に相当する電圧が印加される。セル接続端子ＶＣ（ｎ－１）が天絡した後は、ＮＭＯＳトランジスタ５１のゲートの電圧は徐々に上昇していき、やがてＮＭＯＳトランジスタ５１のゲートの電圧がＮＭＯＳトランジスタ５１の閾値電圧を超える。ＮＭＯＳトランジスタ５１のゲートの電圧がＮＭＯＳトランジスタ５１の閾値電圧を超えると、ＮＭＯＳトランジスタ５１がオンして導通する。

ＮＭＯＳトランジスタ５１が導通すると、ノードＰ２の電圧は「ＮＭＯＳトランジスタ５１のゲートの電圧－ＮＭＯＳトランジスタ５２の閾値電圧」に低下する。ノードＰ２の電圧の低下に伴って出力端Ｐ３の電圧も低下し、ＨレベルからＬレベルに遷移する。すなわち、セル接続端子ＶＣ（ｎ－１）の天絡が検出されたことを示す信号が、出力端Ｐ３からレベルシフタ４０へ出力される。ノードＰ２の電圧は、ＮＭＯＳトランジスタ５２の閾値電圧は負なので、ＮＭＯＳトランジスタ５１のゲートの電圧よりも高い。ＮＭＯＳトランジスタ５１が導通した後もＮＭＯＳトランジスタ５１のゲートの電圧が基準電圧Ｖrefに到達するまでは、ＮＭＯＳトランジスタ５４はオフを維持する。ＮＭＯＳトランジスタ５４がオフを維持する間は、ノードＰ２の電圧は、ＮＭＯＳトランジスタ５１のゲートの電圧よりも高い状態で維持される。

さらに、ＮＭＯＳトランジスタ５１のゲートの電圧が上昇して、基準電圧Ｖref以上になると、ＮＭＯＳトランジスタ５４がオンして導通する。ＮＭＯＳトランジスタ５４がオンして導通すると、ノードＰ２の電圧は「ＮＭＯＳトランジスタ５１のゲートの電圧－ＮＭＯＳトランジスタ５１の閾値電圧－ＮＭＯＳトランジスタ５１のオーバードライブ電圧」に低下する。

ここで、ＮＭＯＳトランジスタ５１のゲートと同じノードの電圧は、ＮＭＯＳトランジスタ５１の閾値電圧とオーバードライブ電圧との関係から、ノードＰ２の電圧以上になる。したがって、ＮＭＯＳトランジスタ５１のゲートの電圧が基準電圧Ｖrefにクランプするように、ＮＭＯＳトランジスタ５４を経由してＮＭＯＳトランジスタ５１のドレインからソースへ向かってバイパス電流が流れる。この結果、ＮＭＯＳトランジスタ５１のゲートの電圧上昇が基準電圧Ｖref近傍に抑えられる。

保護回路６０は、定電流源として動作するＮＭＯＳトランジスタ５３のソースの電圧、すなわちノードＰ１の電圧を所定電圧にクランプすることによって、ＮＭＯＳトランジスタ５３を過電圧から保護している。所定電圧は、電源端子８の電圧Ｖｄｄと導通時のＮＭＯＳトランジスタ５３のソース・ドレイン間電圧と、ＮＭＯＳトランジスタ５３の耐圧を考慮して設定される。例えば、ＰＭＯＳトランジスタ６１，６２，６３を何れも同じ閾値電圧｜Ｖｔｈｐ｜をもつＦＥＴとすれば、ノードＰ１の電圧が電圧（Ｖｄｄ-｜Ｖｔｈｐ｜）にクランプされる。

電圧検出回路５０より後段の信号処理は、従来の充放電制御回路１００、充放電制御回路１００を備える充放電制御装置及びバッテリ装置と同様である。すなわち、図２の例の場合、過電圧判定回路１２は、電圧検出回路５０からレベルシフタ４０を介して入力された電圧に基づいて、セル２＿ｎが過電圧であるか否かを判定し、判定結果に対応する信号を制御回路１５へ伝送する。制御回路１５は受けた判定結果に対応する信号に基づいて、充電制御ＦＥＴ４のオンとオフとを切り替える制御信号を充電制御信号出力端子ＣＯへ供給する一方、放電制御ＦＥＴ３のオンとオフとを切り替える制御信号を放電制御信号出力端子ＤＯへ供給する。

電圧検出回路５０、並びに電圧検出回路５０を備える充放電制御回路１０、充放電制御装置２０及びバッテリ装置１によれば、電圧検出回路５０に入力される電圧が印加されるゲートを含むＮＭＯＳトランジスタ５１への入力電圧を従来よりも低く抑えることができる。ＮＭＯＳトランジスタ５１への入力電圧を従来よりも低く抑えることができるため、ＮＭＯＳトランジスタ５１の耐圧を、従来の電圧検出回路３０（図８参照）のＮＭＯＳトランジスタ３１の耐圧より低く抑えることができる。

また、ＮＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５４の耐圧は、ＮＭＯＳトランジスタ５１と同程度（相対的に低耐圧）に抑えることができる。さらに、ＮＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５４は、ＮＭＯＳトランジスタ５１との機能の差異から、ＮＭＯＳトランジスタ５１と比べて十分に短い（１桁から２桁程度小さい）チャンネル長（Ｌ長）を適用することができる。一方、ＮＭＯＳトランジスタ５２及びＰＭＯＳトランジスタ６１，６２，６３は、ＮＭＯＳトランジスタ３１やＮＭＯＳトランジスタ３２と比べると、同程度の耐圧が必要になるが、その機能の差異から、チャンネル長（Ｌ長）をより短く（１桁から２桁程度小さく）することができる。

したがって、電圧検出回路５０は、電圧検出回路３０に対して、素子数は増加するものの、個々の素子の面積がＮＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２よりも小さく、総面積でみれば、従来の電圧検出回路３０の面積と比べて電圧検出回路５０の面積を小さく抑えることができる。また、電圧検出回路５０及び電圧検出回路３０の各回路の面積は増加するが、電圧検出回路５０、並びに電圧検出回路５０を備える充放電制御回路１０、充放電制御装置２０及びバッテリ装置１によれば、直列に接続されるセル２＿１～２＿ｎの個数であるｎが大きく二次電池２の電圧が高い場合であっても、電圧検出回路５０の面積増加分を、電圧検出回路３０の面積増加分よりも小さく抑えることができる。

電圧検出回路５０、並びに電圧検出回路５０を備える充放電制御回路１０、充放電制御装置２０及びバッテリ装置１によれば、ＮＭＯＳトランジスタ５１の入力電圧を従来よりも低く抑えることができるため、ＰＢＴＩ(Positive Bias Temperature Instability)を従来よりも抑えることができる。また、従来よりもＰＢＴＩを抑えることができるので、Ｎ型トランジスタの閾値電圧シフトを抑えることができ、従来よりも長期信頼性試験後の検出電圧シフトを抑えることができる。

また、電圧検出回路５０は、ＮＭＯＳトランジスタ５１と縦続接続されるＮＭＯＳトランジスタ５２を有しているため、ＮＭＯＳトランジスタ５１のドレインソース間電圧ＶＤＳを一定に保つことができる。すなわち、ＮＭＯＳトランジスタ５１のドレインソース間電圧ＶＤＳを、電圧Ｖｄｄの依存性が無い電圧とすることができる。

なお、上述した電圧検出回路５０は、保護回路６０内にクランプ回路を有する例を説明しているが、ＰＭＯＳトランジスタ６３がクランプされた電圧をゲートに受けることが可能な構成であれば、これに限定されない。例えば、電圧検出回路５０の外部にクランプ回路が設けられており、当該クランプ回路の出力電圧を利用可能であれば、当該クランプ回路の出力電圧が印加されるゲートを含むＰＭＯＳトランジスタ６３を保護回路６０としてもよい。

［第２の実施形態］
図３は第２の実施形態に係る電圧検出回路の一例である電圧検出回路５０Ａの主要な構成を概略的に示した回路図である。

第２の実施形態に係る半導体装置、充放電制御回路及び電圧検出回路は、第１の実施形態に係る半導体装置、充放電制御回路及び電圧検出回路に対して、電圧検出回路の構成が異なる点で相違するが、その他の点は実質的に相違しない。そこで、本実施形態の説明では、電圧検出回路５０に対して相違する電圧検出回路５０Ａを中心に説明し、その他の実質的に相違しない構成要素については、同じ符号を付して重複する説明を省略する。

充放電制御回路１０Ａは、充放電制御回路１０に対して、電圧検出回路５０に代わり電圧検出回路５０Ａを備える点で相違するが、その他の点では実質的な相違はない。電圧検出回路５０Ａは、電圧検出回路３０に対して、ＮＭＯＳトランジスタ３１の代わりにＮＭＯＳトランジスタ５１を有する点と、ＮＭＯＳトランジスタ５２と、ＮＭＯＳトランジスタ５３と、ＮＭＯＳトランジスタ５４とをさらに有する点で相違するが、その他の点では実質的な相違はない。また、電圧検出回路５０Ａは、電圧検出回路５０に対して、保護回路６０の代わりに、ＮＭＯＳトランジスタ３２を有する点で相違するが、その他の点では実質的な相違はない。

電圧検出回路５０ＡにおけるＮＭＯＳトランジスタ５３は、ドレインと電源端子８と間に、ＮＭＯＳトランジスタ５３を過電圧から保護するＮＭＯＳトランジスタ３２が接続されている。すなわち、第３のトランジスタとしてのＮＭＯＳトランジスタ３２はＮＭＯＳトランジスタ５３（より詳細にはゲート及びソース）と縦続接続されている。また、ＮＭＯＳトランジスタ５３は、自己のゲート及びソースが接続されるとともに、ＮＭＯＳトランジスタ３２のゲート、ＮＭＯＳトランジスタ５２のドレイン及びＰＭＯＳトランジスタ４１のゲートと接続されている。ＮＭＯＳトランジスタ５３のゲート及びソースは、電圧検出回路５０Ａにおける出力端Ｐ３である。

次に、電圧検出回路５０Ａに最も高い電圧が印加される場合の一例、具体的にはセル接続端子ＶＣ（ｎ－１）が天絡した場合を例に挙げて、電圧検出回路５０Ａの動作を説明する。

電圧検出回路５０Ａは、保護回路６０によってＮＭＯＳトランジスタ５３を耐圧保護する電圧検出回路５０に対して、ＮＭＯＳトランジスタ３２によってＮＭＯＳトランジスタ５３を耐圧保護する点において相違するが、ＮＭＯＳトランジスタ５１の保護動作を含む全体的な回路動作は実質的に相違しない。電圧検出回路５０Ａの回路動作の説明は、電圧検出回路５０における回路動作の説明をもって省略する。

第２の実施形態に係る電圧検出回路、充放電制御回路、充放電制御装置及びバッテリ装置によれば、第１の実施形態に係る電圧検出回路、充放電制御回路、充放電制御装置及びバッテリ装置と同様の効果を得ることができる。

また、電圧検出回路５０Ａは、電圧検出回路５０に対して、相対的に耐圧が高いＦＥＴの個数をさらに少なくすることができるので、回路面積をさらに小さく抑えることができる。したがって、直列に接続されるセル２＿１～２＿ｎの個数であるｎが大きく二次電池２の電圧が高い場合であっても、電圧検出回路５０Ａの面積増加分を、電圧検出回路３０及び電圧検出回路５０の面積増加分よりも小さく抑えることができる。

なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。そこで、本発明の変形例について、幾つか例を挙げて説明する。

（第１変形例）
図４は、本発明の実施形態に係る電圧検出回路の他の構成例（第１変形例）である電圧検出回路５０Ｂの構成を示した概略図である。

電圧検出回路５０Ｂは、電圧検出回路５０Ａに対して、デプレッション型のＮＭＯＳトランジスタ５２の代わりに、エンハンスメント型のＮＭＯＳトランジスタ７２を有する点で相違するが、その他の点では実質的に相違しない。なお、ＮＭＯＳトランジスタ７２は、正の閾値電圧を持つため、ゲートが接続点Ｐ＿（ｎ－１）ではなく、例えば、接続点Ｐ＿（ｎ－２）等の接続点Ｐ＿（ｎ－１）よりも電圧が高い接続点に接続される点で、ＮＭＯＳトランジスタ５２と相違するが、作用及び機能としては実質的にＮＭＯＳトランジスタ５２と相違しない。

このように構成される電圧検出回路５０Ｂは、電圧検出回路５０Ａと同様に作用し、同様の効果を得ることができる。したがって、本発明の実施形態に係る電圧検出回路、並びに当該電圧検出回路を備える充放電制御回路、充放電制御装置及びバッテリ装置において、電圧検出回路５０Ａの代わりに電圧検出回路５０Ｂを適用してもよい。つまるところ、電圧検出回路５０Ａを電圧検出回路５０Ｂに代えた充放電制御回路１０Ｂ、充放電制御装置２０及びバッテリ装置１においても、電圧検出回路５０Ａを備える充放電制御回路１０Ａ、充放電制御装置２０及びバッテリ装置１と同様に作用し、同様の効果を得ることができる。

（第２変形例）
図５は、本発明の実施形態に係る電圧検出回路の他の構成例（第２変形例）である電圧検出回路５０Ｃの構成を示した概略図である。

電圧検出回路５０Ｃは、電圧検出回路５０Ａに対して、２個のＰＭＯＳトランジスタ５６１，５６２を有するカレントミラー回路５６をさらに有している点と、ＮＭＯＳトランジスタ３２，５６の配置の点で相違するものの、その他の点では実質的な相違はない。そこで、電圧検出回路５０Ｃの説明では、ＮＭＯＳトランジスタ５１等の実質的に相違しない構成要素については同じ符号を付してその説明を省略する。

電圧検出回路５０Ｃは、ＮＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５４と、カレントミラー回路５６と、を有している。カレントミラー回路５６において、ＰＭＯＳトランジスタ５６１は、電源端子８に接続されたソースと、ＰＭＯＳトランジスタ５６２のゲートと接続されるゲートと、ドレインとを含んでいる。また、ＰＭＯＳトランジスタ５６２は、電源端子８に接続されたソースと、ＰＭＯＳトランジスタ５６１のゲートと接続されるゲートと、自己（ＰＭＯＳトランジスタ５６２）のゲートと接続されるドレインとを含んでいる。ＰＭＯＳトランジスタ５６１のドレインを流れる電流は、ＰＭＯＳトランジスタ５６２のドレインを流れる電流と等しくなるように構成されている。

ＰＭＯＳトランジスタ５６１のドレインは、電圧検出回路５０Ｃにおける出力端Ｐ３及びＮＭＯＳトランジスタ５２のドレインと接続されている。一方、ＰＭＯＳトランジスタ５６２のドレイン及び電源端子９との間には、電圧検出回路５０ＡにおけるＮＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ５３が接続されている。具体的に説明すれば、ＮＭＯＳトランジスタ３２のソースとＮＭＯＳトランジスタ５３のドレインとが接続されている。ＮＭＯＳトランジスタ５３のゲートは、ＮＭＯＳトランジスタ３２のゲートとＮＭＯＳトランジスタ５３のソースとが接続されている。ＮＭＯＳトランジスタ３２のゲートと、ＮＭＯＳトランジスタ５３のゲートと、ＮＭＯＳトランジスタ５３のソースとの接続点は、電源端子９と接続されている。

このように構成される電圧検出回路５０Ｃは、電圧検出回路５０Ａ，５０Ｂと同様に作用し、同様の効果を得ることができる。つまるところ、電圧検出回路５０Ａを電圧検出回路５０Ｃに代えた充放電制御回路１０Ｃ、充放電制御装置２０及びバッテリ装置１においても、電圧検出回路５０Ａを備える充放電制御回路１０Ａ、充放電制御装置２０及びバッテリ装置１と同様に作用し、同様の効果を得ることができる。

（第３変形例）
図６は、本発明の実施形態に係る電圧検出回路の他の構成例（第３変形例）である電圧検出回路５０Ｄの構成を示した概略図である。

電圧検出回路５０Ｄは、電圧検出回路５０Ｃに対して、デプレッション型のＮＭＯＳトランジスタ５２の代わりに、エンハンスメント型のＮＭＯＳトランジスタ７２を有する点で相違するが、その他の点では実質的に相違しない。換言すれば、電圧検出回路５０Ｄは、電圧検出回路５０Ｃに対して、第１変形例の変形内容を適用した回路である。

このように構成される電圧検出回路５０Ｄは、電圧検出回路５０Ａ，５０Ｂ，５０Ｃと同様に作用し、同様の効果を得ることができる。つまるところ、電圧検出回路５０Ａを電圧検出回路５０Ｄに代えた充放電制御回路１０Ｄ、充放電制御装置２０及びバッテリ装置１においても、電圧検出回路５０Ａを備える充放電制御回路１０Ａ、充放電制御装置２０及びバッテリ装置１と同様に作用し、同様の効果を得ることができる。

（第４変形例）
図７は、本発明の実施形態に係る充電制御回路及び半導体装置の他の構成例（第４変形例）である、充電制御回路２１０、充電制御装置２２０及びバッテリ装置２０１の構成を示した概略図である。

充電制御装置２２０は、いわゆるヒューズ保護型の充電制御装置であり、ヒューズ８１及びヒューズ８２を含む開放回路８０と、充電制御回路２１０とを備えている。ヒューズ８１及びヒューズ８２は、互いに直列に接続されている。具体的には、ヒューズ８２の一端はＥＢ＋端子に接続されている。ヒューズ８２の他端は、ヒューズ８１の一端に接続されている。ヒューズ８１の他端は、第１セル２＿１の＋極に接続されている。充電制御回路２１０は、充放電制御回路１０（図２参照）に対して、放電制御端子ＤＯ及び放電制御端子ＤＯと接続される信号経路が省略された回路であり、他の部分については実質的に相違しない回路である。

充電制御ＦＥＴ４は、例えば、ゲート、ソース、ドレインを有するＮチャネル型の電界効果トランジスタである。ゲートは、充電制御回路２１０のＣＯ端子に接続されている。ソースは、ＥＢ－端子に接続されている。ドレインは、抵抗８５の一端に接続されている。充電制御ＦＥＴ４は、ＣＯ端子から出力される信号に基づいて、ソース端子－ドレイン端子間をオン・オフ制御する。抵抗８５の他端は、ヒューズ８１とヒューズ８２との接続部分に接続されている。抵抗８５は、充電制御ＦＥＴ４がオン時にヒューズ８１及びヒューズ８２を溶断するヒーター素子として機能する。

上述した充電制御装置２２０及びバッテリ装置２０１のように、本発明の実施形態に係る半導体装置として、充放電制御装置２０及びバッテリ装置１と異なる構成の半導体装置を採用してもよい。充電制御装置回路２１０、充電制御装置２２０及びバッテリ装置２０１によれば、充放電制御回路１０、充放電制御装置２０及びバッテリ装置１と同様の効果を得ることができる。

なお、上述したＭＯＳトランジスタは、ＦＥＴの一例として示したものであり、ＦＥＴであればその種類を問わない。例えば、接合型ＦＥＴ（ＪＦＥＴ）や金属絶縁膜半導体型ＦＥＴ（ＭＩＳＦＥＴ）等のＭＯＳＦＥＴと異なる種類のＦＥＴを適用してもよい。

これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，２０１ バッテリ装置（半導体装置）
２ 二次電池
３ 放電制御ＦＥＴ
４ 充電制御ＦＥＴ
８ 電源端子
９ 電源端子
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 充放電制御回路
２１０ 充電制御回路
１２ 過電圧判定回路
１５ 制御回路
２０ 充放電制御装置（半導体装置）
２２０ 充電制御回路（半導体装置）
５０，５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ 電圧検出回路
３２ デプレッション型のＮＭＯＳトランジスタ（第３のトランジスタ）
５１ エンハンスメント型のＮＭＯＳトランジスタ（入力トランジスタ）
５２ デプレッション型のＮＭＯＳトランジスタ（第１のトランジスタ）
５３ デプレッション型のＮＭＯＳトランジスタ（第２のトランジスタ）
５４ エンハンスメント型のＮＭＯＳトランジスタ（バイパストランジスタ）
６３ エンハンスメント型のＰＭＯＳトランジスタ（第３のトランジスタ）
８０ 開放回路
８１，８２ ヒューズ
ＣＯ 充電制御信号出力端子
ＤＯ 放電制御信号出力端子

Claims (9)

1. 検出する電圧が印加されるゲートと、第１の電源端子に接続されるソースと、ドレインとを含む入力トランジスタと、
   前記入力トランジスタのゲートと接続されるゲートと、前記入力トランジスタのドレインと接続されるドレインと、前記入力トランジスタのゲート及び自己のゲートと接続されるソースと、前記第１の電源端子に接続されるバックゲートとを含むバイパストランジスタと、
   前記入力トランジスタと接続される第１端と、電圧検出結果を示す信号が出力される出力端と接続される第２端とを含む第１のトランジスタと、
   第２の電源端子と接続されるドレインと、ゲートと、自己のゲートと接続されるソースとを含む第２のトランジスタと、
   前記第２のトランジスタと縦続接続される第３のトランジスタと、
   を備えることを特徴とする電圧検出回路。
2. 前記第３のトランジスタは、前記第２の電源端子と接続されるドレインと、前記第２のトランジスタのゲート及びソースと接続されるゲートと、前記第２のトランジスタのドレインと接続されるソースとを含むデプレッション型のトランジスタである請求項１に記載の電圧検出回路。
3. 前記第３のトランジスタは、前記第２のトランジスタのゲート及びソースと接続されるソースと、前記第１のトランジスタの第２端と接続されるドレインと、ゲートとを含むエンハンスメント型のトランジスタである請求項１に記載の電圧検出回路。
4. 請求項１から請求項３の何れか一項に記載の電圧検出回路と、
   第１の電源入力端子及び第２の電源入力端子と、
   複数の電池セルを直列接続した組電池を含む二次電池の充電を制御する充電制御ＦＥＴのゲートに接続される充電制御信号出力端子と、
   前記電圧検出回路から出力された電圧に基づいて前記二次電池が過電圧であるか否かを判定可能な過電圧判定回路と、
   前記過電圧判定回路を含む他の回路から入力される信号に応じて、前記充電制御ＦＥＴのオンとオフとを切り替える制御信号を前記充電制御信号出力端子へ供給可能な制御回路と、
   を備える充電制御回路。
5. 請求項１から請求項３の何れか一項に記載の電圧検出回路と、
   第１の電源入力端子及び第２の電源入力端子と、
   複数の電池セルを直列接続した組電池を含む二次電池の充電を制御する充電制御ＦＥＴのゲートに接続される充電制御信号出力端子と、
   前記二次電池の放電を制御する放電制御ＦＥＴのゲートに接続される放電制御信号出力端子と、
   前記二次電池を充電する充電器及び前記二次電池を放電させる負荷の何れか一方が接続される外部正極端子及び外部負極端子のうち、前記外部負極端子の電圧が入力される外部負電圧入力端子と、
   前記電圧検出回路から出力された電圧に基づいて前記二次電池が過電圧であるか否かを判定可能な過電圧判定回路と、
   前記過電圧判定回路を含む他の回路から入力される信号に応じて、前記充電制御ＦＥＴのオンとオフとを切り替える制御信号を前記充電制御信号出力端子へ供給する一方、前記放電制御ＦＥＴのオンとオフとを切り替える制御信号を前記放電制御信号出力端子へ供給可能な制御回路と、
   を備える充放電制御回路。
6. 請求項４に記載の充電制御回路と、
   前記二次電池を充電する充電器及び前記二次電池を放電させる負荷の何れか一方が接続される外部正極端子及び外部負極端子と、
   ゲートが充電制御信号出力端子と接続される前記充電制御ＦＥＴと、
   前記充電制御ＦＥＴに接続されるヒューズを含む開放回路と、
   を備える半導体装置。
7. 前記二次電池をさらに備える請求項６に記載の半導体装置。
8. 請求項５に記載の充放電制御回路と、
   前記外部正極端子及び前記外部負極端子と、
   ドレイン及びソースが前記外部正極端子と前記外部負極端子とを接続する経路と直列に接続され、ゲートが放電制御信号出力端子と接続される前記放電制御ＦＥＴと、
   ドレイン及びソースが前記外部正極端子と前記外部負極端子とを接続する経路と直列に接続され、ゲートが充電制御信号出力端子と接続される前記充電制御ＦＥＴと、
   を備える半導体装置。
9. 前記二次電池をさらに備える請求項８に記載の半導体装置。

Images