JP2023142256A - 固体撮像装置及び半導体装置の製造方法 - Google Patents

固体撮像装置及び半導体装置の製造方法 Download PDF

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Abstract

Figure 2023142256000001
【課題】 3 次元トランジスタを効率的に用いた固体撮像装置。
【解決手段】固体撮像装置は、画素回路と、画素アレイと、第 1 信号線と、第 1 信号処理回路と、を備える。前記画素回路は、受光素子が受光した光の強度に基づいた信号を出力する。前記画素アレイは、前記画素回路が第 1 方向及び前記第 1 方向と交わる第 2 方向において 2 次元のアレイ状に配置される。前記第 1 信号線は、前記第 2 方向に連続する前記画素回路と接続される。前記第 1 信号処理回路は、複数の前記信号線から出力される前記画素回路からの信号に対して信号処理をする。前記画素回路における少なくとも 1 つのトランジスタ及び前記第 1 信号処理回路における少なくとも 1 つのトランジスタは、 3 次元トランジスタである。
【選択図】図１

Description

本開示は、固体撮像装置及び半導体装置の製造方法に関する。
CMOS (Complementary Metal-Oxide-Semiconductor Field-Effect Transistor) イメージセンサの画素に用いられるトランジスタにおいて、 FinFET (Fin Field-Effect Transistor) を基礎とした掘り込み構造を用いる高性能な 3 次元トランジスタを導入したものがある。掘り込み構造を用いるトランジスタを導入することで、固体撮像装置におけるノイズを低減することができる。一方で、積層構造の CMOS イメージセンサの読出回路が搭載される基板のアナログ回路にゲートがチャネルの複数面を覆うように位置する FinFET に代表されるような 3 次元トランジスタを用いて性能を向上させるデバイスがある。
これらの技術を組み合わせて用いることでさらなる性能の向上を図ることができる。しかしながら、一般的に 3 次元構造を有するトランジスタは、プレーナ型のトランジスタと比較して複雑な構造を有するため、作製するためのウェハプロセス工程数が増加する傾向にある。この結果、上記の技術を組み合わせて性能を向上させようとすると、掘り込みトランジスタ及び FinFET といったの 3 次元トランジスタ形成のための各々のウェハプロセス工程数が増加し、コストが増大する。また、読出回路は、 3 次元トランジスタと従来のプレーナトランジスタの使い分けで性能向上の余地があるが、 3 次元トランジスタとプレーナトランジスタを同一基板上に搭載していることに言及している開発は、あまり行われていない。
特開2021-034435号公報
そこで、本開示では、 3 次元トランジスタとプレーナトランジスタを混載し各トランジスタを効率的に用いた固体撮像装置を提供する。
固体撮像装置は、画素回路と、画素アレイと、第 1 信号線と第 1 信号処理回路と、を備える。前記画素回路は、受光素子が受光した光の強度に基づいた信号を出力する。前記画素アレイは、前記画素回路が第 1 方向及び前記第 1 方向と交わる第 2 方向において 2 次元のアレイ状に配置される。前記第 1 信号線は、前記第 2 方向に連続する前記画素回路と接続される。前記第 1 信号処理回路は、複数の前記信号線から出力される前記画素回路からの信号に対して信号処理をする。前記画素回路における少なくとも 1 つのトランジスタ及び前記第 1 信号処理回路における少なくとも 1 つのトランジスタは、 3 次元トランジスタである
前記 3 次元トランジスタは、半導体基板の基板面から深さ方向に埋め込まれた第 1 垂直ゲート電極及び第 2 垂直ゲート電極を含む、ゲート電極を有してもよく、前記第 1 垂直ゲート電極及び前記第 2 垂直ゲート電極は、それぞれ、前記基板面から第 1 深さにおける第 1 電極幅に対して、前記基板面から第 2 深さにおける第 2 電極幅が短い構造を有してもよく、前記第 1 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であってもよく、前記第 2 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極の前記基板面から最も遠い垂直ゲート電極底面の位置であってもよく、前記第 1 電極幅及び前記第 2 電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であってもよい。
複数の前記 3 次元トランジスタのウェル領域には、負電位が印加されてもよい。
固体撮像装置は、前記画素回路及び前記第 1 信号処理回路が少なくとも形成されている、第 1 基板と、前記第 1 信号処理回路と、第 2 信号線を介して接続される第 2 信号処理回路が少なくとも形成されている、第 2 基板と、を備えてもよい。前記第 1 基板及び前記第 2 基板は、積層されて形成されていてもよい。
前記 3 次元トランジスタは、前記第 1 基板において形成されていてもよい。
前記第 1 信号処理回路は、バイアス電圧に応じた電流が流れる、負荷トランジスタ、を備えてもよい。
前記負荷トランジスタは、前記 3 次元トランジスタで形成されていてもよい。
前記負荷トランジスタのゲートに接続されるキャパシタが前記 3 次元トランジスタで形成されていてもよい。
前記負荷トランジスタのゲートに接続されるキャパシタを選択するトランジスタが前記 3 次元トランジスタで形成されていてもよい。
前記負荷トランジスタのゲート電圧に接続されるトランジスタが前記 3 次元トランジスタで形成されていてもよい。
前記第 1 信号処理回路は、前記第 1 信号線に接続され、前記第 1 信号線から出力される信号と、参照信号と、受け付ける、差動対を形成するトランジスタ、を備えていてもよい。
前記差動対を形成するトランジスタは、前記 3 次元トランジスタで形成されていてもよい。
前記第 1 信号処理回路は、前記差動対を形成するトランジスタに接続され、バイアス電圧に応じた電流が流れる、負荷トランジスタを備えていてもよい。
前記負荷トランジスタは、前記 3 次元トランジスタで形成されていてもよい。
前記負荷トランジスタのゲートに接続されるトランジスタが前記 3 次元トランジスタで形成されていてもよい。
一実施形態によれば、受光素子が受光した光の強度に基づいた信号を出力する、画素回路と、前記画素回路が第 1 方向及び前記第 1 方向と交わる第 2 方向において 2 次元のアレイ状に配置される、画素アレイと、前記第 2 方向に連続する前記画素回路と接続される、信号線と、複数の前記信号線から出力される前記画素回路からの信号を選択する、選択器と、を、備え、前記画素回路における少なくとも 1 つのトランジスタ及び前記選択器における少なくとも 1 つのトランジスタは、 3 次元トランジスタである、半導体装置の製造方法は、前記画素回路における前記 3 次元トランジスタと、前記選択器における前記 3 次元トランジスタを、同じ工程で形成する。
前記 3 次元トランジスタは、半導体基板の基板面から深さ方向に埋め込まれた第 1 垂直ゲート電極及び第 2 垂直ゲート電極を含む、ゲート電極を有してもよく、前記第 1 垂直ゲート電極及び前記第 2 垂直ゲート電極は、それぞれ、前記基板面から第 1 深さにおける第 1 電極幅に対して、前記基板面から第 2 深さにおける第 2 電極幅が短い構造を有してもよく、前記第 1 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であってもよく、前記第 2 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極の前記基板面から最も遠い垂直ゲート電極底面の位置であってもよく、前記第 1 電極幅及び前記第 2 電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であってもよい。
一実施形態に係る固体撮像装置の概略を示すブロック図。 一実施形態に係る固体撮像素子に備えられる半導体装置の構成を模式的に示す図。 一実施形態に係る 3 次元トランジスタの構造の一例を示す図。 一実施形態に係る固体撮像装置の回路の一部を示す図。 一実施形態に係る固体撮像装置の回路の一部を示す図。 一実施形態に係る固体撮像装置の回路の一部を示す図。 一実施形態に係る固体撮像装置の回路の一部を示す図。 一実施形態に係る固体撮像装置の回路の一部を示す図。 一実施形態に係る固体撮像装置の回路の一部を示す図。 一実施形態に係る固体撮像装置の回路の一部を示す図。 一実施形態に係る固体撮像装置の回路の一部を示す図。 一実施形態に係る固体撮像装置の回路の一部を示す図。 一実施形態に係る固体撮像装置の回路の一部を示す図。 一実施形態に係る固体撮像装置の回路の一部を示す図。
以下、図面を参照して本開示における実施形態の説明をする。図面は、説明のために用いるものであり、実際の装置における各部の構成の形状、サイズ、又は、他の構成とのサイズの比等が図に示されている通りである必要はない。また、図面は、簡略化して書かれているため、図に書かれている以外にも実装上必要な構成は、適切に備えるものとする。
図1は、一実施形態に係る固体撮像装置 1 の少なくとも一部の概略を示すブロック図である。固体撮像装置 1 は、少なくとも、画素アレイ 10 と、垂直駆動回路 12 と、水平駆動回路 14 と、第 1 信号処理回路 16 と、第 2 信号処理回路 18 と、を備える。固体撮像装置 1 は、受光領域において受光した光の強度に基づいた信号を適切に変換して画像データ (又は映像データ、以下、画像データに含まれるものとする。) を取得する装置である。
固体撮像装置 1 は、この他に、上記の構成と同一半導体チップ内に、各構成要素を制御する信号を出力する制御回路、電源回路、記憶回路又は外部とデータを送受信するインタフェースのうち少なくとも 1 つを備えていてもよい。また、固体撮像装置 1 は、上記の半導体チップの外部において、ユーザからの入力を受け付け、又は、ユーザへと出力をするユーザインタフェースを備えていてもよいし、外部へとデータを転送するためのネットワークインタフェースを備えていてもよい。本開示においては、本段落の構成は、任意に固体撮像装置 1 に搭載できるものであるが、主に、図1に示す内容について、各実施形態において説明する。
画素アレイ 10 は、受光素子がアレイ状に配置される領域である。画素アレイ 10 は、第 1 方向及び第 1 方向に交わる第 2 方向において 2 次元のアレイ状に配置された複数の画素回路 100 を備える。以下においては、第 1 方向をライン方向、第 2 方向をカラム方向と記載することがあるが、この名称は便宜的に使用するものであり、これらに限定されるものではない。
画素回路 100 は、受光素子と、受光素子が受光した光の強度に基づいた信号を適切なタイミングで出力する回路素子と、を備える。画素回路 100 からの出力は、同一カラムに属する画素回路 100 のそれぞれと接続される第 1 信号線 160 を介して出力される。同一のラインに属する画素回路 100 (第 1 方向に連続する画素回路 100) は、同一のライン方向信号線 120 と接続される。同様に、同一のカラムに属する画素回路 100 (第 2 方向に連続する画素回路 100) は、同一のカラム方向信号線 140 と接続される。
垂直駆動回路 12 は、画素アレイ 10 において、ラインに属する画素回路 100 を選択する。垂直駆動回路 12 は、ライン方向信号線 120 を介して、ラインを選択し、選択したラインに属する画素回路 100 を駆動させて、選択状態に制御する。
水平駆動回路 14 は、画素アレイ 10 において、カラムに属する画素回路 100 を駆動させる。水平駆動回路 14 は、カラム方向信号線 140 を介して、カラムに属する画素回路 100 を駆動させる。
画素回路 100 は、垂直駆動回路 12 により選択された状態で、かつ、水平駆動回路 14 により駆動された状態において、第 1 信号線 160 を介して、第 1 信号処理回路 16 へと受光した光の強度にしたがうアナログ信号を出力する。
第 1 信号処理回路 16 は、画素回路 100 が備えられる基板と、同じ基板上に形成され、画素回路 100 から出力された信号の信号処理を実行する回路である。第 1 信号処理回路 16 は、画素回路 100 から出力されたアナログ信号を第 1 信号線 160 を介して取得し、取得したアナログ信号に対して信号処理を実行する。
本開示においては、画素回路 100 に備えられるトランジスタの少なくとも 1 つと、第 1 信号処理回路 16 に備えられるトランジスタの少なくとも 1 つは、 3 次元トランジスタとして形成されている。本開示において 3 次元トランジスタとは、 FinFET や基板を掘り込んで形成される掘り込みトランジスタといったプレーナ型ではないトランジスタのことを表す。
複数の 3 次元トランジスタは、例えば、そのウェル領域を共有することができる。また、このウェル領域は、負電位を印加しておいてもよい。
複数の 3 次元トランジスタは、上記の構成を形成する半導体製造プロセスにおいて、同じ工程で作製することができる。このため、複数の 3 次元トランジスタを形成する場合には、他のトランジスタを用いる場合と比較しても、半導体製造プロセスを 1 つの目的に用いる 3 次元トランジスタを形成する場合と同じ工程数で実現することが可能である。
3 次元トランジスタについての詳細、及び、第 1 信号回路の処理回路についての詳細は、それぞれの実施形態において説明する。
第 2 信号処理回路 18 は、第 1 信号処理回路 16 が処理した信号について、さらに、信号処理を実行する回路である。第 2 信号処理回路 18 は、第 1 信号処理回路 16 とは異なる半導体基板上に形成される。第 2 信号処理回路 18 は、適切な信号処理を実行した後のデータを画像処理回路、汎用処理回路、機械学習回路等の適切な回路へと出力する。
限定されない一例として、第 1 信号処理回路 16 又は第 2 信号処理回路 18 のいずれかにおいて、画素回路 100 から出力されたアナログ信号がデジタル信号へと変換されてもよい。別の例として、第 1 信号処理回路 16 及び第 2 信号処理回路 18 がそれぞれにアナログ信号からデジタル信号への処理の一部を実行し、これらの回路が協働して AD 変換を実行してもよい。
図2は、本開示における画素アレイ 10 、第 1 信号処理回路 16 、及び、第 2 信号処理回路 18 を少なくとも含む半導体チップの構成の限定されない一例を模式的に示す図である。
半導体基板 2 は、図1に示す固体撮像装置 1 の一部を実装する半導体チップである。半導体基板 2 は、第 1 基板 20 と、第 2 基板 22 と、を備える。半導体基板 2 は、 1 つの半導体チップとして形成される。すなわち、半導体基板 2 は、第 1 基板 20 と、第 2 基板 22 とを第 1 方向及び第 2 方向に交わる第 3 方向に積層して 1 つのチップとして形成される半導体装置である。
第 1 基板 20 は、受光領域 200 と、第 1 信号処理領域 202 と、第 1 接続領域 204 と、を備える。第 1 基板 20 は、例えば、光学系を介して外部から、集光、透過、回折等された光を受光可能に固体撮像装置 1 内に配置される。
受光領域 200 は、図1に示す画素アレイ 10 が配置される領域である。すなわち、それぞれの画素回路 100 は、この受光領域 200 において受光素子が適切に受光できる形態で 2 次元のアレイ状に配置される。
第 1 信号処理領域 202 は、少なくとも、図1に示す第 1 信号処理回路 16 が備えられる領域である。第 1 信号処理領域 202 は、受光領域 200 から第 2 方向に沿ったカラム方向信号線 140 を介して出力されるアナログ信号を取得し、この信号に対して所定の信号処理を実行して出力する。
第 1 接続領域 204 は、第 1 基板 20 と、第 2 基板 22 とを接続する導線が備えられる領域である。第 1 基板 20 と第 2 基板 22 とは、例えば、図1に示す第 2 信号線 180 により接続される。
第 2 基板 22 は、第 2 接続領域 206 と、第 2 信号処理領域 208 と、論理回路領域 210 と、を備える。
第 2 接続領域 206 は、第 1 接続領域 204 及び第 2 信号線 180 を介して、第 1 信号処理領域 202 内の第 1 信号処理回路 16 において処理された信号を第 2 基板 22 側で受信する領域である。
第 2 信号処理領域 208 は、少なくとも、図1に示す第 2 信号処理回路 18 が備えられる領域である。第 2 信号処理領域 208 に配置される第 2 信号処理回路 18 は、第 1 信号処理回路 16 において処理された信号を第 2 信号線 180 を介して取得し、必要な処理を実行する。
論理回路領域 210 は、論理回路を備える。この論理回路は、第 1 信号処理回路 16 及び第 2 信号処理回路 18 において処理された信号について、その他の種々の信号処理をする回路である。例えば、この論理回路は、それぞれの受光画素において受光した画素ごとのデジタル信号に対して画像処理を実行して、出力に適した画像へと変換してもよいし、当該画像を学習済みのモデルに入力して、画像に関する情報の取得を実行してもよい。
第 1 基板 20 及び第 2 基板 22 は、それぞれに、適切な回路が半導体プロセスにより形成される。半導体基板 2 は、これら第 1 基板 20 及び第 2 基板 22 が CoC (Chip on Chip) 、 CoW (Chip on Wafer) 、又は、 WoW (Wafer on Wafer) の方式により積層されて形成される。
第 2 信号線 180 は、第 1 接続領域 204 及び第 2 接続領域 206 間において、ビアホール、マイクロバンプ、又は、ハイブリッド接合等により適切に接続される。第 2 信号線 180 は、第 1 基板 20 及び第 2 基板 22 間において、限定されない例としての上記の手法を用いて、銅、金、銀、アルミ等の導体により形成されてもよい。
なお、図2の半導体基板 2 は、一例として示したものであり、半導体基板 2 の構成は、この構成に限定されるものではない。例えば、第 1 基板 20 と第 2 基板 22 との間、又は、第 2 基板 22 の下方 (図2において第 1 基板 20 と逆の方向) において、記憶回路を備得られる記憶領域用の第 3 基板を備え、この第 3 基板も積層された形態であってもよい。
図1及び図2の説明から、画素回路 100 及び第 1 信号処理回路 16 は、同一の第 1 基板 20 において形成される。すなわち、これらの回路に配置される 3 次元トランジスタは、第 1 基板 20 のみに備えられる形態であってもよい。
画素回路 100 から出力される信号を処理する信号処理回路を、上述のように第 1 信号処理回路 16 と第 2 信号処理回路 18 に分割し、 3 次元トランジスタを有効に用いることができる回路を第 1 信号処理回路 16 に配置することで、半導体プロセスの工程を増大させることなく、適切に 3 次元トランジスタを用いた信号処理を実現することができる。
例えば、複数の基板を積層した半導体チップを用いる一般的な CMOS イメージセンサにおいて、画素からの信号を読み出す読出回路の一部を第 1 信号処理回路 16 として切り出して、画素が備えられる基板に配置することができる。 3 次元トランジスタは、例えば、 S 値といった特性がプレーナ型のトランジスタよりも優れている。
このことから、例えば、スイッチング性能や漏れ電流が大きな影響を与える回路構成を、画素と同じ基板に配置することで、適切な構成素子に 3 次元トランジスタを用いるとともに、半導体プロセス工程を増大させない形態とすることができる。
また、 3 次元トランジスタは、ゲートを半導体基板の上面に水平に形成するプレーナ型とは異なり、ゲートを垂直方向に形成する。このことから、ゲート性能を十分に発揮できる一般的な半導体基板の高さを有している場合に、トランジスタを形成する面積を削減し、結果として回路全体の面積を削減することができる。
尤も、上記の例は、第 2 基板 22 においても 3 次元トランジスタが備えられる形態を排除するものではない。
次に、 3 次元トランジスタについて説明する。
図3は、一実施形態に係る 3 次元トランジスタの一例を示す図である。図面は、左から順にそれぞれ、 3 次元トランジスタ TR の平面図、平面図における 3 次元トランジスタ TR の A-A 断面図、及び、平面図における 3 次元トランジスタ TR の B-B 断面図を示す。
平面図において、 3 次元トランジスタ TR のゲート電極 TG は、ドレインとしての高濃度 n 型層 300 と、ソースとしての高濃度 n 型層 301 との間に配置される。
3 次元トランジスタ TR のゲート電極 TG は、 A-A 断面図及び B-B 断面図に示されるように、第 1 基板 20 の第 1 面 20a (基板面) より上側の平面電極部 TGH と、第 1 面 20a から深さ方向に埋め込まれた第 1 垂直ゲート電極 TGV1 及び第 2 垂直ゲート電極 TGV2 を備えて構成される。第 1 垂直ゲート電極 TGV1 及び第 2 垂直ゲート電極 TGV2 を特に区別しない場合、単に、垂直ゲート電極 TGV と称してもよい。
A-A 断面図において、第 1 垂直ゲート電極 TGV1 と、第 2 垂直ゲート電極 TGV2 との間には、 3 次元トランジスタ TR のチャネル領域となるフィン部 311 が、 p ウェル 310 により形成されている。なお、この構成例では、フィン部 311 が p ウェル 310 により形成されているが、フィン部 311 は、第 1 基板 20 のイオン注入がされていない領域により形成されていてもよい。
第 1 垂直ゲート電極 TGV1 及び第 2 垂直ゲート電極 TGV2 の外側方向は、酸化膜により構成される絶縁膜 320 で囲まれている。チャネル領域となるフィン部 311 と、第 1 垂直ゲート電極 TGV1 及び第 2 垂直ゲート電極 TGV2 との間には、 3 次元トランジスタ TR のゲート酸化膜として酸化膜 321 が形成されている。絶縁膜 320 と p ウェル 310 との間にも、酸化膜 321 が形成されている。
A-A 断面図において、第 1 垂直ゲート電極 TGV1 及び第 2 垂直ゲート電極 TGV2 のそれぞれは、第 1 面 20a から第 1 深さ DP1 における第 1 電極幅 ELH1 に対して、第 1 面 20a から第 2 深さ DP2 における第 2 電極幅 ELH2 が短い構造を有している。換言すると、第 1 垂直ゲート電極 TGV1 及び第 2 垂直ゲート電極 TGV2 は、断面図において、垂直ゲート電極 TGV の底面 (第 1 面 20a とは逆側の第 2 面) 側が狭い逆テーパ形状を有している。
一方、チャネル領域となるフィン部 311 については、第 1 面 20a から第 1 深さ DP1 における第 1 チャネル幅 CH1 と、第 1 面 20a から第 2 深さ DP2 における第 2 チャネル幅 CH2 とは、同一又は略同一である。ここで、略同一とは、同一と見なせる程度の差分の範囲内を表し、製造誤差等によるズレは、略同一に含まれる。
ここで、第 1 深さ DP1 は、第 2 垂直ゲート電極 AGV1 と第 2 垂直ゲート電極 AGV2 との間のフィン部 311 の第 1 面 20a に最も近いチャネルの最上面の位置であり、第 2 深さ DP2 は、第 1 垂直ゲート電極 AGV1 と第 2 垂直ゲート電極 AGV2 の第 1 面 20a から最も遠い垂直ゲート電極 AGV の底面の位置である。なお、図面では、見やすさを優先し、位置を多少ずらしている。
B-B 断面図においても、第 1 垂直ゲート電極 AGV1 及び第 2 垂直ゲート電極 AGV2 のそれぞれは、第 1 面 20a から第 1 深さ DP1 における第 1 電極幅 ELV1 に対して、第 1 面 20a から第 2 深さ DP2 における第 2 電極幅 ELV2 が短い構造を有している。換言すると、第 1 垂直ゲート電極 AGV1 及び第 2 垂直ゲート電極 AGV2 は、断面図において、垂直ゲート電極 AGV の底面側が狭い逆テーパ形状を有している。
以上のように、 3 次元トランジスタ TR は、第 1 基板 20 の第 1 面 20a から深さ方向に埋め込まれた第 1 垂直ゲート電極 AGV1 及び第 2 垂直ゲート電極 AGV2 で、チャネル領域を構成するフィン部 311 を挟み込んだ FinFET の構造を有してもよい。
第 1 垂直ゲート電極 AGV1 及び第 2 垂直ゲート電極 AGV2 のそれぞれは、底面側が狭い逆テーパ形状を有しており、 p ウェル 310 との接触面積が小さくなるので、寄生容量を低減することができる。寄生容量を低減できることにより、 3 次元トランジスタ TR に発生するノイズを低減し、 S/N 比 (Signal to Noise Ratio) を向上させることができる。
以下、図2に示す半導体基板 2 において、図1に示す画素回路 100 における 3 次元トランジスタの実装と、第 1 信号処理回路 16 及び第 2 信号処理回路 18 における構成要素の配置及び 3 次元トランジスタの実装と、について、限定されない例を挙げて説明する。上述するように、第 1 基板 20 において実装される複数の 3 次元トランジスタにより、スイッチング性能等を向上させ、かつ、トランジスタの配置面積を削減することが可能となる。
また、第 1 基板 20 において複数の 3 次元トランジスタを形成する場合、これら複数の 3 次元トランジスタは、同じ半導体製造プロセスにおいて、同じタイミング (同じ工程) で形成することができる。すなわち、画素回路 100 において 3 次元トランジスタを備えて、他のトランジスタを第 2 基板 22 に備える場合と略同等の工程数で、第 1 基板 20 を形成することができる。このため、半導体チップの製造コストを削減することが可能となる。
また、第 1 信号処理回路 16 において、第 1 信号線 160 の数よりも少ない信号線による出力をする、すなわち、第 1 信号線 160 よりも少ない第 2 信号線 180 とすることが可能な形態とすることにより、積層された第 1 基板 20 及び第 2 基板 22 の間における信号線の本数を削減することも可能となる。
なお、例えば、 3 次元トランジスタを n 型の MOSFET として形成する場合、ウェル領域には、負電位が印加される。また、 3 次元トランジスタが複数形成される場合、そのうち少なくとも一部の 3 次元トランジスタは、ウェル領域を共有してもよい。
なお、図2までにおいて説明したように、図3は、 3 次元トランジスタの限定されない一例として FinFET を示したものであり、本開示における 3 次元トランジスタは、この FinFET の他の掘り込みトランジスタ等、プレーナ型ではない 3 次元的に形成されるトランジスタをも含むことができることに留意されたい。
(第 1 実施形態)
図4は、一実施形態に係る固体撮像装置 1 の回路の一部を示す図である。この図4には、画素回路 100 と、第 1 信号処理回路 16 と、が示される。一点鎖線で囲まれた構成が、第 1 基板 20 に配置される。
画素回路 100 は、限定されない一例として、図に示すように受光素子 P と、トランジスタ M01 、 M02 、 M03 、 M04 と、を備える。なお、図においては、 1 つの画素回路 100 について回路例を示しているが、他の画素回路 100 についても、原則的には同等の回路が配置される。
受光素子 P は、例えば、フォトダイオード等の受け付けた光の強度に基づいて電流を流す素子である。受光素子 P は、アノードが接地され、カソードがトランジスタ M01 のドレインに接続される。
トランジスタ M01 は、例えば、 n 型の MOSFET であり、ドレインが受光素子 P のカソードと接続され、ソースがフローティング領域と接続される。トランジスタ M01 は、受光素子 P からの出力に基づいたドレイン電流をフローティング領域に転送する転送トランジスタとして動作する。トランジスタ M01 のゲートには、転送タイミングに基づいて適切な電圧が印加され、適切なタイミングで受光素子 P からフローティング領域へと電荷を転送する。
トランジスタ M02 は、例えば、 n 型の MOSFET であり、所定のリセット電位 VRST とフローティング領域との間に接続される。トランジスタ M02 は、フローティング領域に蓄積されている電荷を、画素回路 100 の外部へと出力した後であり、受光素子 P からの出力を転送する前のタイミングで初期化するリセットトランジスタとして動作する。トランジスタ M02 のゲートには、このリセットを制御する電圧が印加され、オンしたタイミングでフローティング領域の電荷をリセットする。
トランジスタ M03 は、例えば、 n 型の MOSFET であり、ゲートがフローティング領域に接続され、ドレインが所定の画像電源電圧 VDD と接続され、ソースがトランジスタ M04 のドレインと接続される。トランジスタ M03 は、フローティング領域に蓄積された電荷に基づいた電圧を増幅して出力する増幅トランジスタとして動作する。
トランジスタ M04 は、例えば、 n 型の MOSFET であり、ゲートがライン方向信号線 120 と接続され、ドレインがトランジスタ M03 のソースと接続され、ソースが第 1 信号線 160 と接続される。画素回路 100 は、垂直駆動回路 12 からの出力にしたがい、トランジスタ M04 に印加された電圧に基づいて、第 1 信号線 160 へとドレインに印加されている電位に基づいた信号を伝達する。
画素回路 100 は、上記にしたがい、受光素子 P が受光した光の強度に基づく信号を第 1 信号線 160 へと出力する。
なお、上記の画素回路 100 は、非常に単純な一例として示したものであり、この構成に限定されるものではない。
次に、第 1 信号処理回路 16 について説明する。第 1 信号処理回路 16 は、限定されない一例として、トランジスタ M05 、 M06 、 M07 、 M08 を備える。第 1 信号処理回路 16 は、限定されない一例として、複数の第 1 信号線 160 から入力される信号を選択的に信号処理して出力する回路である。
トランジスタ M05 は、例えば、 n 型の MOSFET であり、ドレインが第 1 信号線 160 と接続され、ゲートがカラム方向信号線 140 と接続される。トランジスタ M05 は、第 1 信号線 160 ごとに備えられ、第 1 信号線 160 を伝搬してきた信号の出力を制御するトランジスタである。複数のトランジスタ M05 は、ソースを共有し、水平駆動回路 14 からの制御に基づいて選択されたカラムに属する画素回路 100 からの信号を出力する。
トランジスタ M06 は、例えば、 n 型の MOSFET であり、ドレインがトランジスタ M05 のソースと接続され、ソースが接地され、ゲートがトランジスタ M07 のソースと接続される。トランジスタ M06 は、ゲートに印加されるバイアス電圧に基づいて負荷電流を流す負荷トランジスタとして動作する。トランジスタ M06 は、トランジスタ M08 のドレインに流れる電流に基づいた電流を負荷電流として流す定電流源として動作する。
トランジスタ M07 は、例えば、 n 型の MOSFET であり、ドレインが電流源に接続され、ソースがトランジスタ M06 のゲートに接続される。トランジスタ M07 は、電流源から入力される電流に基づいて、トランジスタ M06 のゲートに印加するバイアス電圧を生成するトランジスタである。
トランジスタ M08 は、例えば、 n 型の MOSFET であり、ドレインが定電流源に接続され、ソースが接地され、ゲートがドレインと接続される。トランジスタ M08 は、トランジスタ M06 とカレントミラーを構成し、このトランジスタ M08 のドレイン電流に基づいてトランジスタ M06 のドレイン電流が決定される。このトランジスタ M08 は、複数のトランジスタ M06 に対して少なくとも 1 つが備えられればよい。
なお、トランジスタ M08 のドレインに接続される定電流源は、第 1 信号処理回路 16 に含まれるものではなく、すなわち、第 1 基板 20 ではなく、第 2 基板 22 において配置されてもよい。
トランジスタ M06 を負荷トランジスタとして、上記のように、垂直駆動回路 12 及び水平駆動回路 14 により制御された画素回路 100 からの信号を選択的に第 2 信号線 180 を介して第 2 信号処理回路 18 へと出力することができる。このように回路を構成することで、第 1 基板 20 から第 2 基板 22 への信号の伝達を、第 1 信号線 160 よりも少ない経路で実現することができる。
一実施形態では、点線で囲まれたトランジスタを 3 次元トランジスタとして形成することができる。例えば、図4においては、トランジスタ M03 、 M05 、 M06 、 M07 、 M08 を 3 次元トランジスタとして形成することができる。これらのトランジスタは、スイッチング性能が求められるトランジスタである。このため、 3 次元トランジスタとして形成されることが望ましい。
より具体的には、負荷トランジスタ (トランジスタ M06) 、負荷トランジスタのゲート電圧を印加するトランジスタ M07 が 3 次元トランジスタとして形成されていてもよい。
本実施形態によれば、スイッチ性能が求められるトランジスタを適切に 3 次元トランジスタとすることができるとともに、これらの 3 次元トランジスタを 1 つの基板内で形成することが可能である。この結果、製造工程を増大させず、すなわち、製造コストを増大させることなく、かつ、回路面積を縮小した上で、適切なスイッチング性能を確保することが可能となる。
以下の実施形態の図面においても、 3 次元トランジスタを点線で囲まれたトランジスタで表現する。
(第 2 実施形態)
図5は、一実施形態に係る固体撮像装置 1 の回路の一部を示す図である。この図5には、画素回路 100 と、第 1 信号処理回路 16 と、が示される。一点鎖線で囲まれた構成が、第 1 基板 20 に配置される。
前述の第 1 実施形態に加え、本実施形態では、黒点補正回路をさらに組み込んだ構成である。第 1 信号処理回路 16 は、第 1 実施形態の構成に加え、黒点補正をするトランジスタ M09 をさらに備える。
トランジスタ M09 は、例えば、 n 型の MOSFET であり、ドレインがスイッチを介して所定電圧に接続され、ソースがトランジスタ M05 のソースに接続される。トランジスタ M09 は、太陽光による電荷の漏れ込みが発生して、 CDS (Correlated Double Sampling) 等におけるリセット期間におけるリセット電圧が低く制御された場合に、この制御電圧を適正値に設定するトランジスタである。
トランジスタ M09 のゲートには、黒点補正が必要となるタイミングにおいて適切な電圧が印加され、第 2 信号線 180 を介して第 2 信号処理回路 18 に設けられる AD 変換回路に黒点補正をした適切なリセット電圧を出力する。黒点補正が必要となるタイミングは、一般的な黒点補正回路と同様に判断することができる。
この黒点補正トランジスタを、さらに、 3 次元トランジスタとして形成することができる。このように、本実施形態によれば、スイッチング性能が優れている 3 次元トランジスタを第 1 基板 20 において黒点補正トランジスタとして形成することで、しきい値付近での黒点補正を適切に行うとともに、製造工程の増大を回避し、かつ、回路面積を縮小することが可能となる。
(第 3 実施形態)
図6は、一実施形態に係る固体撮像装置 1 の回路の一部を示す図である。この図6には、画素回路 100 と、第 1 信号処理回路 16 と、が示される。一点鎖線で囲まれた構成が、第 1 基板 20 に配置される。
前述の第 1 実施形態に加え、本実施形態では、トランジスタ M06 のゲートに印加する経路にサンプルホールド回路を有する。サンプルホールド回路は、例えば、トランジスタ M07 と、キャパシタ C01 と、を備える。
このような形態においても、適切に 3 次元トランジスタを用いることができる。図6の構成によれば、定電流源に 3 次元トランジスタを用いることで、 RTS ノイズ (Random Telegraph Noise) を改善することができる。
なお、図7のように、サンプルホールド回路を形成するトランジスタ M07 を 3 次元トランジスタとしてもよい。この場合、キャパシタ C01 も、 3 次元トランジスタを利用して形成することもできる。キャパシタ C01 は、他の 3 次元トランジスタと同一の工程で形成することが可能である。また、トランジスタ M07 及びキャパシタ C01 のうち、少なくとも一方を 3 次元トランジスタを利用して形成してもよい。
この構成においては、トランジスタ M06 、 M07 、 M08 と、キャパシタ C01 がウェルを共有する 3 次元トランジスタとして形成することができる。このように形成することで、 RTS ノイズを改善することができる。また、それぞれにおいて回路面積を削減することもことも可能である。
図6、図7の場合においても、図5と同様に、黒点補正回路をさらに第 1 信号処理回路 16 内に備えていてもよい。
(第 4 実施形態)
前述の各実施形態によれば、第 1 信号処理回路 16 として画素回路 100 からの信号処理回路を含む構成としたが、本開示における形態は、このような形態に限定されるものではない。第 1 信号処理回路 16 は、さらに、 AD 変換前の処理である比較回路を備えていてもよい。
図8は、一実施形態に係る固体撮像装置 1 の回路の一部を示す図である。この図8には、画素回路 100 と、第 1 信号処理回路 16 と、第 2 信号処理回路 18 の少なくとも一部が示される。一点鎖線で囲まれた構成が、第 1 基板 20 に配置される。
第 1 信号処理回路 16 は、前述の各実施形態と比較して、比較回路の一部として形成される、キャパシタ C02 、 C03 、トランジスタ M10 、 M11 、 M12 、 M13 をさらに備える。第 1 信号処理回路 16 は、さらに、黒点補正回路を備えていてもよい。
キャパシタ C02 は、画素回路 100 から出力される信号に比例する電圧を蓄積する。キャパシタ C02 は、一端がトランジスタ M05 のソースと接続され、他端がトランジスタ M10 のゲート及びトランジスタ M12 のソースと接続される。
キャパシタ C03 は、第 2 基板 22 に備えられる比較電圧生成回路 182 から出力される比較電圧 (画素回路からの出力に対する参照電圧) に比例する電圧を蓄積する。一端が第 2 基板 22 に備えられる比較電圧生成回路とスイッチを介して接続され、他端がトランジスタ M11 のゲート及びトランジスタ M13 のソースと接続される。
トランジスタ M10 は、例えば、 n 型の MOSFET であり、ゲートがキャパシタ C02 と接続され、ドレインがトランジスタ M14 のドレインと接続され、ソースがトランジスタ M06 のドレインと接続される。
トランジスタ M11 は、例えば、 n 型の MOSFET であり、ゲートがキャパシタ C03 と接続され、ドレインがトランジスタ M15 のドレインと接続され、ソースがトランジスタ M10 のソース及びトランジスタ M06 のドレインと接続される。
これらのトランジスタ M10 、 M11 は、差動入力を受け付ける差動対として動作するトランジスタである。すなわち、トランジスタ M10 のゲートに接続される第 1 信号線からの信号と、比較電圧生成回路 182 から出力される比較電圧との差を出力する差動対として動作する。
トランジスタ M12 は、例えば、 n 型の MOSFET であり、ドレインがトランジスタ M10 のドレインと接続され、ソースがトランジスタ M10 のゲートと接続され、ゲートには、リセットタイミングにより制御される電圧が印加される。
トランジスタ M13 は、例えば、 n 型の MOSFET であり、ドレインがトランジスタ M11 のドレインと接続され、ソースがトランジスタ M11 のゲートと接続され、ゲートには、トランジスタ M12 と同じタイミングにより制御される電圧が印加される。
トランジスタ M12 及びトランジスタ M13 は、それぞれ、トランジスタ M10 及びトランジスタ M11 のゲートの電圧、すなわち、キャパシタ C02 及びキャパシタ C03 に蓄積されているキャリアを初期化するスイッチとして動作する。これらのトランジスタ M12 、 M13 は、例えば、後段の第 2 信号処理回路 18 における AD 変換をするタイミングにおいて、リセット期間前におけるキャパシタ C02 、 C03 の放電、データ読み込み期間前におけるキャパシタ C02 、 C03 の放電を、ゲートに印加されるタイミング信号に基づいて適切に実行する。
図に示すように、これらのキャパシタ C02 、 C03 、トランジスタ M10 、 M11 、 M12 、 M13 は、限定されない例として、第 1 基板 20 において第 1 信号処理回路 16 内に形成されていてもよい。
トランジスタ M10 のドレイン及び トランジスタ M11 のドレインから出力される信号は、それぞれ、第 2 基板 22 に備えられるトランジスタ M14 のドレイン 及びトランジスタ M15 のドレインに出力される。
トランジスタ M14 は、例えば、 p 型の MOSFET であり、ドレインがトランジスタ M10 のドレインと接続され、ソースが電源電圧に接続され、ゲートがドレインと接続される。
トランジスタ M15 は、例えば、 p 型の MOSFET であり、ドレインがトランジスタ M11 のドレインと接続され、ソースが電源電圧に接続され、ゲートがトランジスタ M14 のゲートと接続される。
トランジスタ M14 、 M15 は、カレントミラーを構成し、トランジスタ M10 のゲート及び トランジスタ M11 のゲートに印加された信号の差分にしたがった電圧を、トランジスタ M15 のドレイン (図の out) から出力する。出力された信号は、タイミングカウンタに入力され、デジタル信号に変換するために用いられる。
図8において、限定されない一例として、差動対を形成するトランジスタ M10 及びトランジスタ M11 は、 3 次元トランジスタとして形成されていてもよい。また、これらのトランジスタを初期化するトランジスタ M12 及びトランジスタ M13 も同様に、 3 次元トランジスタとして形成されていてもよい。
以上のように 3 次元トランジスタを用いて信号処理回路を形成することで、入力側のトランジスタ M10 、 M11 における RTS ノイズの改善が実現でき、トランジスタ M12 、 M13 においては、回路面積の削減を実現することができる。
前述した実施形態と同様に、バイアス電圧に応じた負荷電流が流れ、定電流源として動作する負荷トランジスタであるトランジスタ M06 も 3 次元トランジスタとして形成されていてもよい。
さらに、前述した実施形態と同様に、このトランジスタ M06 のゲートに接続されるトランジスタ M07 、 M08 、及び、サンプルホールド回路として動作するキャパシタ C01 も、任意に 3 次元トランジスタを用いることができる。
図8において、トランジスタ M10 、 M11 、 M12 、 M13 は、ウェル領域を共有して形成されていてもよい。
(その他の実装例)
以下、 3 次元トランジスタの配置及び複数の 3 次元トランジスタのウェル共有について、いくつかの実装例を挙げる。説明に用いる図面は、わかりやすさのため、画素回路 100 を 1 つだけ示しているが、前述の実施形態と同様に、複数の画素回路 100 を備え、適切に図面に示す回路が並列に配置されて、信号処理回路等を構成する。また、図8を用いて説明した比較器が備えられない構成として説明しているが、任意に同様の構成で比較器を備えることが可能であることに留意されたい。
図9の例では、増幅トランジスタであるトランジスタ M03 と、バイアス電圧をスイッチするトランジスタ M07 が 3 次元トランジスタとして形成される。バイアス電圧をスイッチするトランジスタ M07 を 3 次元トランジスタとして形成することで、プレーナ型のトランジスタで形成する場合よりも大幅に回路面積を削減することができる。
図10の例では、増幅トランジスタであるトランジスタ M03 と負荷トランジスタであるトランジスタ M06 と、トランジスタ M06 のゲートに印加するバイアス電圧を生成するトランジスタ M08 が 3 次元トランジスタとして形成される。このように 3 次元トランジスタを形成することで、第 2 基板 22 の定電流源から出力された電流によるバイアス電圧の生成トランジスタ及び負荷トランジスタにおける RTS ノイズを改善することができる。
図11の例では、増幅トランジスタであるトランジスタ M03 とサンプルホールド回路を構成するトランジスタ M07 とキャパシタ C01 が 3 次元トランジスタとして形成される。トランジスタ M07 とキャパシタ C01 は、 3 次元トランジスタのウェル領域を共有して形成されていてもよい。
このように 3 次元トランジスタを形成することで、負荷トランジスタのバイアス電圧のサンプルホールド回路を 3 次元トランジスタで形成することができる。この結果、回路面積の削減を図ることが可能となる。
図12の例では、増幅トランジスタであるトランジスタ M03 と負荷トランジスタであるトランジスタ M06 とサンプルホールド回路を構成するトランジスタ M07 及びキャパシタ C01 が 3 次元トランジスタして形成されている。トランジスタ M06 、 M07 及びキャパシタ C01 は、ウェル領域を共有して形成することができる。また、定電流源からバイアス電圧を生成するトランジスタ M08 は、第 1 基板 20 ではなく、第 2 基板 22 に備えられている。
このように 3 次元トランジスタを形成することで、回路面積の削減をするとともに、 RTS ノイズの改善を実現することができる。なお、トランジスタ M08 を第 1 信号処理回路 16 内ではなく、第 2 基板 22 、例えば、第 2 信号処理回路 18 において形成することは、他の実施形態及び実装例についても同様に適用することができる。
図13の例では、増幅トランジスタであるトランジスタ M03 と負荷トランジスタであるトランジスタ M06 が 3 次元トランジスタとして形成されている。トランジスタ M06 のゲートに印加するバイアス電圧を生成するトランジスタ M08 、サンプルホールド回路を構成するトランジスタ M07 及びキャパシタ C01 は、第 1 基板 20 ではなく、第 2 基板 22 に備えられている。
負荷トランジスタを 3 次元トランジスタとして形成することで、回路面積を削減することが可能となる。
図14の例では、図8に示される比較器の一部を第 1 信号処理回路 16 に備え、他の一部を第 2 信号処理回路 18 に備える。トランジスタ M10 、 M11 は、第 1 基板 20 においてウェル領域を共有して形成されてもよい。このように、差動対を第 1 信号処理回路 16 、すなわち、第 1 基板 20 に形成するとともに、カレントミラーを第 2 信号処理回路 18 、すなわち、第 2 基板 22 に形成する形態であってもよい。
第 1 基板 20 に形成されるトランジスタのうち、いずれのトランジスタを 3 次元トランジスタとするかは、前述の各実装例と同様に考えることができる。また、図12、図13で示すように、定電流源を構成するトランジスタ、キャパシタの少なくとも一部を、第 2 基板 22 に形成してもよい。
前述した各実施形態によれば、例えば、画素回路内において増幅トランジスタを 3 次元トランジスタとして形成する場合と同じ製造プロセスで、任意のトランジスタを 3 次元トランジスタとして形成することができる。このため、画素回路からの信号をデジタル信号に読み込む回路を構成するトランジスタのうち、少なくとも 1 つを、画素回路が備えられる基板と同じ基板上に形成することで、製造プロセス、コストを増加させることなく、回路面積を削減し、かつ、スイッチング性能を向上させることができる。
また、 3 次元トランジスタとして形成することで、適切なトランジスタにおいて RTS ノイズを改善することが可能となる。積層型の半導体装置として固体撮像装置の一部が形成される場合には、少なくとも画素回路からの出力を選択する回路を画素回路側の基板に配置することで、画素回路からの出力線と比較して少なく信号線で層間の接続を実現することも可能である。
前述した実施形態は、以下のような形態としてもよい。
(1)
受光素子が受光した光の強度に基づいた信号を出力する、画素回路と、
前記画素回路が第 1 方向及び前記第 1 方向と交わる第 2 方向において 2 次元のアレイ状に配置される、画素アレイと、
前記第 2 方向に連続する前記画素回路と接続される、第 1 信号線と、
複数の前記信号線から出力される前記画素回路からの信号に対して信号処理をする、第 1 信号処理回路と、
を、備え、
前記画素回路における少なくとも 1 つのトランジスタ及び前記第 1 信号処理回路における少なくとも 1 つのトランジスタは、 3 次元トランジスタである、
固体撮像装置。
(2)
前記 3 次元トランジスタは、
半導体基板の基板面から深さ方向に埋め込まれた第 1 垂直ゲート電極及び第 2 垂直ゲート電極を含む、ゲート電極を有し、
前記第 1 垂直ゲート電極及び前記第 2 垂直ゲート電極は、それぞれ、前記基板面から第 1 深さにおける第 1 電極幅に対して、前記基板面から第 2 深さにおける第 2 電極幅が短い構造を有し、
前記第 1 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第 2 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極の前記基板面から最も遠い垂直ゲート電極底面の位置であり、
前記第 1 電極幅及び前記第 2 電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向である、
(1)に記載の固体撮像装置。
(3)
複数の前記 3 次元トランジスタのウェル領域には、負電位が印加される、
(1)又は(2)に記載の固体撮像装置。
(4)
前記画素回路及び前記第 1 信号処理回路が少なくとも形成されている、第 1 基板と、
前記第 1 信号処理回路と、第 2 信号線を介して接続される第 2 信号処理回路が少なくとも形成されている、第 2 基板と、
を備え、
前記第 1 基板及び前記第 2 基板は、積層されて形成されている、
(1)から(3)のいずれかに記載の固体撮像装置。
(5)
前記 3 次元トランジスタは、前記第 1 基板において形成されている、
(4)に記載の固体撮像装置。
(6)
前記第 1 信号処理回路は、
バイアス電圧に応じた電流が流れる、負荷トランジスタ、
を備える、
(4)又は(5)に記載の固体撮像装置。
(7)
前記負荷トランジスタは、前記 3 次元トランジスタで形成されている、
(6)に記載の固体撮像装置。
(8)
前記負荷トランジスタのゲートに接続されるキャパシタが前記 3 次元トランジスタで形成されている、
(6)又は(7)に記載の固体撮像装置。
(9)
前記負荷トランジスタのゲートに接続されるキャパシタを選択するトランジスタが前記 3 次元トランジスタで形成されている、
(6)から(8)のいずれかに記載の固体撮像装置。
(10)
前記負荷トランジスタのゲート電圧に接続されるトランジスタが前記 3 次元トランジスタで形成されている、
(6)から(9)のいずれかに記載の固体撮像装置。
(11)
前記第 1 信号処理回路は、
前記第 1 信号線に接続され、前記第 1 信号線から出力される信号と、参照信号と、受け付ける、差動対を形成するトランジスタ、
を備える、
(1)から(3)のいずれかに記載の固体撮像装置。
(12)
前記差動対を形成するトランジスタは、前記 3 次元トランジスタで形成されている、
(11)に記載の固体撮像装置。
(13)
前記第 1 信号処理回路は、
前記差動対を形成するトランジスタに接続され、バイアス電圧に応じた電流が流れる、負荷トランジスタ、
を備える、
(11)又は(12)に記載の固体撮像装置。
(14)
前記負荷トランジスタは、前記 3 次元トランジスタで形成されている、
(13)に記載の固体撮像装置。
(15)
前記負荷トランジスタのゲートに接続されるトランジスタが前記 3 次元トランジスタで形成されている、
(13)又は(14)に記載の固体撮像装置。
(16)
受光素子が受光した光の強度に基づいた信号を出力する、画素回路と、
前記画素回路が第 1 方向及び前記第 1 方向と交わる第 2 方向において 2 次元のアレイ状に配置される、画素アレイと、
前記第 2 方向に連続する前記画素回路と接続される、信号線と、
複数の前記信号線から出力される前記画素回路からの信号を選択する、選択器と、
を、備え、
前記画素回路における少なくとも 1 つのトランジスタ及び前記選択器における少なくとも 1 つのトランジスタは、 3 次元トランジスタである、
半導体装置の製造方法であって、
前記画素回路における前記 3 次元トランジスタと、前記選択器における前記 3 次元トランジスタを、同じ工程で形成する、
半導体装置の製造方法。
(17)
前記 3 次元トランジスタは、
半導体基板の基板面から深さ方向に埋め込まれた第 1 垂直ゲート電極及び第 2 垂直ゲート電極を含む、ゲート電極を有し、
前記第 1 垂直ゲート電極及び前記第 2 垂直ゲート電極は、それぞれ、前記基板面から第 1 深さにおける第 1 電極幅に対して、前記基板面から第 2 深さにおける第 2 電極幅が短い構造を有し、
前記第 1 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第 2 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極の前記基板面から最も遠い垂直ゲート電極底面の位置であり、
前記第 1 電極幅及び前記第 2 電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向である、
(16)に記載の半導体装置の製造方法。
本開示の態様は、前述した実施形態に限定されるものではなく、想到しうる種々の変形も含むものであり、本開示の効果も前述の内容に限定されるものではない。各実施形態における構成要素は、適切に組み合わされて適用されてもよい。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
1: 固体撮像装置、
10: 画素アレイ、
100: 画素回路、
12: 垂直駆動回路、
120: ライン方向信号線、
14: 水平駆動回路、
140: カラム方向信号線、
16: 第 1 信号処理回路、
160: 第 1 信号線、
18: 第 2 信号処理回路、
180: 第 2 信号線、
182: 比較電圧生成回路、
2: 半導体基板、
20: 第 1 基板、
22: 第 2 基板、
200: 受光領域、
202: 第 1 信号処理領域、
204: 第 1 接続領域、
206: 第 2 接続領域、
208: 第 2 信号処理領域、
210: 論理回路領域、
M01 、 M02 、 M03 、 M04 、 M05 、 M06 、 M07 、 M08 、 M09 、 M10 、 M11 、 M12 、 M13 、 M14 、 M15: トランジスタ、
P: 受光素子、
C01 、 C02 、 C03: キャパシタ

Claims (17)

  1. 受光素子が受光した光の強度に基づいた信号を出力する、画素回路と、
    前記画素回路が第 1 方向及び前記第 1 方向と交わる第 2 方向において 2 次元のアレイ状に配置される、画素アレイと、
    前記第 2 方向に連続する前記画素回路と接続される、第 1 信号線と、
    複数の前記信号線から出力される前記画素回路からの信号に対して信号処理をする、第 1 信号処理回路と、
    を、備え、
    前記画素回路における少なくとも 1 つのトランジスタ及び前記第 1 信号処理回路における少なくとも 1 つのトランジスタは、 3 次元トランジスタである、
    固体撮像装置。
  2. 前記 3 次元トランジスタは、
    半導体基板の基板面から深さ方向に埋め込まれた第 1 垂直ゲート電極及び第 2 垂直ゲート電極を含む、ゲート電極を有し、
    前記第 1 垂直ゲート電極及び前記第 2 垂直ゲート電極は、それぞれ、前記基板面から第 1 深さにおける第 1 電極幅に対して、前記基板面から第 2 深さにおける第 2 電極幅が短い構造を有し、
    前記第 1 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
    前記第 2 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極の前記基板面から最も遠い垂直ゲート電極底面の位置であり、
    前記第 1 電極幅及び前記第 2 電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向である、
    請求項1に記載の固体撮像装置。
  3. 複数の前記 3 次元トランジスタのウェル領域には、負電位が印加される、
    請求項1に記載の固体撮像装置。
  4. 前記画素回路及び前記第 1 信号処理回路が少なくとも形成されている、第 1 基板と、
    前記第 1 信号処理回路と、第 2 信号線を介して接続される第 2 信号処理回路が少なくとも形成されている、第 2 基板と、
    を備え、
    前記第 1 基板及び前記第 2 基板は、積層されて形成されている、
    請求項1に記載の固体撮像装置。
  5. 前記 3 次元トランジスタは、前記第 1 基板において形成されている、
    請求項4に記載の固体撮像装置。
  6. 前記第 1 信号処理回路は、
    バイアス電圧に応じた電流が流れる、負荷トランジスタ、
    を備える、
    請求項4に記載の固体撮像装置。
  7. 前記負荷トランジスタは、前記 3 次元トランジスタで形成されている、
    請求項6に記載の固体撮像装置。
  8. 前記負荷トランジスタのゲートに接続されるキャパシタが前記 3 次元トランジスタで形成されている、
    請求項6に記載の固体撮像装置。
  9. 前記負荷トランジスタのゲートに接続されるキャパシタを選択するトランジスタが前記 3 次元トランジスタで形成されている、
    請求項6に記載の固体撮像装置。
  10. 前記負荷トランジスタのゲート電圧に接続されるトランジスタが前記 3 次元トランジスタで形成されている、
    請求項6に記載の固体撮像装置。
  11. 前記第 1 信号処理回路は、
    前記第 1 信号線に接続され、前記第 1 信号線から出力される信号と、参照信号と、受け付ける、差動対を形成するトランジスタ、
    を備える、
    請求項1に記載の固体撮像装置。
  12. 前記差動対を形成するトランジスタは、前記 3 次元トランジスタで形成されている、
    請求項11に記載の固体撮像装置。
  13. 前記第 1 信号処理回路は、
    前記差動対を形成するトランジスタに接続され、バイアス電圧に応じた電流が流れる、負荷トランジスタ、
    を備える、
    請求項11に記載の固体撮像装置。
  14. 前記負荷トランジスタは、前記 3 次元トランジスタで形成されている、
    請求項13に記載の固体撮像装置。
  15. 前記負荷トランジスタのゲートに接続されるトランジスタが前記 3 次元トランジスタで形成されている、
    請求項13に記載の固体撮像装置。
  16. 受光素子が受光した光の強度に基づいた信号を出力する、画素回路と、
    前記画素回路が第 1 方向及び前記第 1 方向と交わる第 2 方向において 2 次元のアレイ状に配置される、画素アレイと、
    前記第 2 方向に連続する前記画素回路と接続される、信号線と、
    複数の前記信号線から出力される前記画素回路からの信号を選択する、選択器と、
    を、備え、
    前記画素回路における少なくとも 1 つのトランジスタ及び前記選択器における少なくとも 1 つのトランジスタは、 3 次元トランジスタである、
    半導体装置の製造方法であって、
    前記画素回路における前記 3 次元トランジスタと、前記選択器における前記 3 次元トランジスタを、同じ工程で形成する、
    半導体装置の製造方法。
  17. 前記 3 次元トランジスタは、
    半導体基板の基板面から深さ方向に埋め込まれた第 1 垂直ゲート電極及び第 2 垂直ゲート電極を含む、ゲート電極を有し、
    前記第 1 垂直ゲート電極及び前記第 2 垂直ゲート電極は、それぞれ、前記基板面から第 1 深さにおける第 1 電極幅に対して、前記基板面から第 2 深さにおける第 2 電極幅が短い構造を有し、
    前記第 1 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
    前記第 2 深さは、前記第 1 垂直ゲート電極と、前記第 2 垂直ゲート電極の前記基板面から最も遠い垂直ゲート電極底面の位置であり、
    前記第 1 電極幅及び前記第 2 電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向である、
    請求項16に記載の半導体装置の製造方法。
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