JP2023133674A - 帰還増幅回路 - Google Patents
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Abstract
【課題】ゲート端子とドレイン端子との間の寄生容量を解消するためのインダクタンスとして、大きな帰還インダクタンスを得る帰還増幅回路を提供する。【解決手段】帰還増幅回路は、ソース端子が接地されているトランジスタ5と、トランジスタ5のドレイン端子と接続されている第1のインターデジタルキャパシタ11と、トランジスタ5のゲート端子と接続され、第1のインターデジタルキャパシタ11と電気的に結合されている第2のインターデジタルキャパシタ12と、を備える。【選択図】図1
Description
本開示は、帰還増幅回路に関するものである。
例えば、100GHz超の周波数帯の信号を増幅するトランジスタを備える帰還増幅回路がある(例えば、非特許文献1を参照)。
当該帰還増幅回路では、トランジスタのゲート端子とドレイン端子との間の寄生容量を解消するために、ゲート端子とドレイン端子との間にインダクタが接続されている。
当該帰還増幅回路では、トランジスタのゲート端子とドレイン端子との間の寄生容量を解消するために、ゲート端子とドレイン端子との間にインダクタが接続されている。
Omeed Momeni et al,.「A High Gain 107GHz Amplifier in 130nm CMOS」 IEEE、Custom Integraed Ciruit Conference、2011
渦巻き型レイアウトのインダクタの自己共振周波数は、一般的に、100GHz以下である。このため、渦巻き型レイアウトのインダクタは、100GHz超の周波数帯において、正のインダクタンスを得ることができない。このため、100GHz超の周波数帯でインダクタンスを得る場合、インダクタとして、伝送線路が用いられることが多い。
しかしながら、伝送線路は、4分の1波長の線路長で最大のインダクタンスになる一方で、2分の1波長の線路長で0になるという物理線路長依存性を有する。また、100GHz超の周波数帯では波長が短い。このため、100GHz超の周波数帯では、伝送線路によって得られるインダクタンスが小さくなることがある。
このため、非特許文献1に開示されている帰還増幅回路は、インダクタとして、伝送線路を用いた場合、ゲート端子とドレイン端子との間の寄生容量を解消するために必要なインダクタンスを得ることができないことがあるという課題があった。
しかしながら、伝送線路は、4分の1波長の線路長で最大のインダクタンスになる一方で、2分の1波長の線路長で0になるという物理線路長依存性を有する。また、100GHz超の周波数帯では波長が短い。このため、100GHz超の周波数帯では、伝送線路によって得られるインダクタンスが小さくなることがある。
このため、非特許文献1に開示されている帰還増幅回路は、インダクタとして、伝送線路を用いた場合、ゲート端子とドレイン端子との間の寄生容量を解消するために必要なインダクタンスを得ることができないことがあるという課題があった。
本開示は、上記のような課題を解決するためになされたもので、ゲート端子とドレイン端子との間の寄生容量を解消するためのインダクタンスとして、非特許文献1に開示されている帰還増幅回路よりも大きなインダクタンスを得ることができる帰還増幅回路を得ることを目的とする。
本開示に係る帰還増幅回路は、ソース端子が接地されているトランジスタと、トランジスタのドレイン端子と接続されている第1のインターデジタルキャパシタと、トランジスタのゲート端子と接続され、第1のインターデジタルキャパシタと電気的に結合されている第2のインターデジタルキャパシタとを備えたものである。
本開示によれば、ゲート端子とドレイン端子との間の寄生容量を解消するためのインダクタンスとして、非特許文献1に開示されている帰還増幅回路よりも大きなインダクタンスを得ることができる。
以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。
実施の形態1.
図1は、実施の形態1に係る帰還増幅回路を示す構成図である。
図1に示す帰還増幅回路は、信号入力端子1、信号出力端子2、ドレイン給電端子3及びゲート給電端子4を有している。
信号入力端子1には、増幅対象の信号が与えられる。増幅対象の信号は、例えば、100GHz超の周波数帯の信号である。
信号出力端子2は、帰還増幅回路による増幅後の信号を出力するための端子である。
ドレイン給電端子3には、直流のドレイン電圧が印加され、ゲート給電端子4には、直流のゲート電圧が印加される。
図1は、実施の形態1に係る帰還増幅回路を示す構成図である。
図1に示す帰還増幅回路は、信号入力端子1、信号出力端子2、ドレイン給電端子3及びゲート給電端子4を有している。
信号入力端子1には、増幅対象の信号が与えられる。増幅対象の信号は、例えば、100GHz超の周波数帯の信号である。
信号出力端子2は、帰還増幅回路による増幅後の信号を出力するための端子である。
ドレイン給電端子3には、直流のドレイン電圧が印加され、ゲート給電端子4には、直流のゲート電圧が印加される。
図1に示す帰還増幅回路は、トランジスタ5、第1の直流遮断用キャパシタ6、第2の直流遮断用キャパシタ7、第1の4分の1波長伝送線路(以下「第1のλ/4伝送線路」という)8、第2の4分の1波長伝送線路(以下「第2のλ/4伝送線路」という)9及び帰還回路10を備えている。
トランジスタ5は、N型トランジスタによって実現されている。N型トランジスタとしては、例えば、N型のMOSFET(Metal Oxide Semiconductor Field Efect Transistor)がある。
トランジスタ5のソース端子は、接地されている。
トランジスタ5は、増幅対象の信号がゲート端子に与えられると、ドレイン端子から増幅後の信号を出力する。
図1に示す帰還増幅回路では、トランジスタ5が、N型トランジスタによって実現されている。しかし、トランジスタ5は、N型トランジスタによって実現されるものに限るものではなく、例えば、P型トランジスタによって実現されているものであってもよい。
トランジスタ5のソース端子は、接地されている。
トランジスタ5は、増幅対象の信号がゲート端子に与えられると、ドレイン端子から増幅後の信号を出力する。
図1に示す帰還増幅回路では、トランジスタ5が、N型トランジスタによって実現されている。しかし、トランジスタ5は、N型トランジスタによって実現されるものに限るものではなく、例えば、P型トランジスタによって実現されているものであってもよい。
第1の直流遮断用キャパシタ6の一端は、トランジスタ5のゲート端子と接続されている。第1の直流遮断用キャパシタ6の他端は、信号入力端子1と接続されている。
第1の直流遮断用キャパシタ6は、信号入力端子1に与えられた増幅対象の信号に含まれている直流成分を遮断し、増幅対象の信号に含まれている所望の信号を通過させるためのものである。
第2の直流遮断用キャパシタ7の一端は、トランジスタ5のドレイン端子と接続されている。第2の直流遮断用キャパシタ7の他端は、信号出力端子2と接続されている。
第2の直流遮断用キャパシタ7は、増幅後の信号に含まれている直流成分を遮断し、増幅後の信号に含まれている所望の信号を通過させるためのものである。
第1の直流遮断用キャパシタ6は、信号入力端子1に与えられた増幅対象の信号に含まれている直流成分を遮断し、増幅対象の信号に含まれている所望の信号を通過させるためのものである。
第2の直流遮断用キャパシタ7の一端は、トランジスタ5のドレイン端子と接続されている。第2の直流遮断用キャパシタ7の他端は、信号出力端子2と接続されている。
第2の直流遮断用キャパシタ7は、増幅後の信号に含まれている直流成分を遮断し、増幅後の信号に含まれている所望の信号を通過させるためのものである。
第1のλ/4伝送線路8の一端は、トランジスタ5のドレイン端子と接続されている。第1のλ/4伝送線路8の他端は、ドレイン給電端子3と接続されている。
第1のλ/4伝送線路8は、増幅対象の信号の周波数でインピーダンスが非常に高くなる、1/4波長の長さを有する線路である。
第1のλ/4伝送線路8は、ドレイン給電端子3に与えられた直流のドレイン電圧をトランジスタ5のドレイン端子に給電させるためのものである。
第1のλ/4伝送線路8は、増幅対象の信号の周波数でインピーダンスが非常に高くなる、1/4波長の長さを有する線路である。
第1のλ/4伝送線路8は、ドレイン給電端子3に与えられた直流のドレイン電圧をトランジスタ5のドレイン端子に給電させるためのものである。
第2のλ/4伝送線路9の一端は、トランジスタ5のゲート端子と接続されている。第2のλ/4伝送線路9の他端は、ゲート給電端子4と接続されている。
第2のλ/4伝送線路9は、増幅対象の信号の周波数でインピーダンスが非常に高くなる、1/4波長の長さを有する線路である。
第2のλ/4伝送線路9は、ゲート給電端子4に与えられた直流のゲート電圧をトランジスタ5のゲート端子に給電させるためのものである。
第2のλ/4伝送線路9は、増幅対象の信号の周波数でインピーダンスが非常に高くなる、1/4波長の長さを有する線路である。
第2のλ/4伝送線路9は、ゲート給電端子4に与えられた直流のゲート電圧をトランジスタ5のゲート端子に給電させるためのものである。
帰還回路10の一端は、トランジスタ5のドレイン端子と接続されている。帰還回路10の他端は、トランジスタ5のゲート端子と接続されている。
帰還回路10は、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12を備えている。
第1のインターデジタルキャパシタ11は、トランジスタ5のドレイン端子と接続されている。
第2のインターデジタルキャパシタ12は、トランジスタ5のゲート端子と接続されている。
第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12とは、結合度Mで電気的に結合されている。
具体的には、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12とは、基板又は導電体のいずれかを介して結合されている。当該基板は、例えば、シリコン基板である。
帰還回路10は、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12を備えている。
第1のインターデジタルキャパシタ11は、トランジスタ5のドレイン端子と接続されている。
第2のインターデジタルキャパシタ12は、トランジスタ5のゲート端子と接続されている。
第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12とは、結合度Mで電気的に結合されている。
具体的には、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12とは、基板又は導電体のいずれかを介して結合されている。当該基板は、例えば、シリコン基板である。
図2は、伝送線路が有する物理線路長依存性を示す説明図である。
伝送線路は、図2に示すように、4分の1波長の線路長で最大のインダクタンスになる一方で、2分の1波長の線路長で0になるという物理線路長依存性を有する。また、100GHz超の周波数帯では波長が短い。このため、100GHz超の周波数帯では、伝送線路によって得られるインダクタンスが小さくなることがある。
このため、図1に示す帰還増幅回路では、帰還回路10が、伝送線路によって実現されるインダクタの代わりに、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12を備えている。
伝送線路は、図2に示すように、4分の1波長の線路長で最大のインダクタンスになる一方で、2分の1波長の線路長で0になるという物理線路長依存性を有する。また、100GHz超の周波数帯では波長が短い。このため、100GHz超の周波数帯では、伝送線路によって得られるインダクタンスが小さくなることがある。
このため、図1に示す帰還増幅回路では、帰還回路10が、伝送線路によって実現されるインダクタの代わりに、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12を備えている。
図3は、第1のインターデジタルキャパシタ11の斜投影構造及び第2のインターデジタルキャパシタ12の斜投影構造を示す説明図である。
第1のインターデジタルキャパシタ11は、針状の細長い複数の電極11aと針状の細長い複数の電極11bとを有し、第2のインターデジタルキャパシタ12は、針状の細長い複数の電極12aと針状の細長い複数の電極12bとを有している。
第1のインターデジタルキャパシタ11が有するそれぞれの電極11aと、第1のインターデジタルキャパシタ11が有するそれぞれの電極11bとは、互いに噛み合うように、交互に近接配置されている。
また、第2のインターデジタルキャパシタ12が有するそれぞれの電極12aと、第2のインターデジタルキャパシタ12が有するそれぞれの電極12bとは、互いに噛み合うように、交互に近接配置されている。
図3中の端子(1)は、トランジスタ5のドレイン端子と接続される。端子(2)は、トランジスタ5のゲート端子と接続される。
図3中の接続部は、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12との接続箇所である。
例えば、微細半導体プロセスでは、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12のそれぞれを作る配線層の膜厚が、事前に決まっている。このため、電極11a,11b,12a,12bの長さLと、電極11aと電極11bとの間隔d及び電極12aと電極12bとの間隔dと、電極11a,11b,12a,12bの本数とによって、帰還回路10のキャパシタンス及びインダクタンスのそれぞれが決定される。
図3の例では、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12におけるそれぞれの底面が、基板から高さhの位置の存在している。
第1のインターデジタルキャパシタ11は、針状の細長い複数の電極11aと針状の細長い複数の電極11bとを有し、第2のインターデジタルキャパシタ12は、針状の細長い複数の電極12aと針状の細長い複数の電極12bとを有している。
第1のインターデジタルキャパシタ11が有するそれぞれの電極11aと、第1のインターデジタルキャパシタ11が有するそれぞれの電極11bとは、互いに噛み合うように、交互に近接配置されている。
また、第2のインターデジタルキャパシタ12が有するそれぞれの電極12aと、第2のインターデジタルキャパシタ12が有するそれぞれの電極12bとは、互いに噛み合うように、交互に近接配置されている。
図3中の端子(1)は、トランジスタ5のドレイン端子と接続される。端子(2)は、トランジスタ5のゲート端子と接続される。
図3中の接続部は、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12との接続箇所である。
例えば、微細半導体プロセスでは、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12のそれぞれを作る配線層の膜厚が、事前に決まっている。このため、電極11a,11b,12a,12bの長さLと、電極11aと電極11bとの間隔d及び電極12aと電極12bとの間隔dと、電極11a,11b,12a,12bの本数とによって、帰還回路10のキャパシタンス及びインダクタンスのそれぞれが決定される。
図3の例では、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12におけるそれぞれの底面が、基板から高さhの位置の存在している。
図4は、第1のインターデジタルキャパシタ11を示す等価回路図である。第2のインターデジタルキャパシタ12の等価回路は、第1のインターデジタルキャパシタ11と同様であり、第2のインターデジタルキャパシタ12を示す等価回路も、図4である。
図4に示す第1のインターデジタルキャパシタ11において、端子51は、図3に示す端子(1)に相当し、端子52は、図3に示す接続部に相当する。第2のインターデジタルキャパシタ12において、端子51は、図3に示す接続部に相当し、端子52は、図3に示す端子(2)に相当する。
端子53は、第1のインターデジタルキャパシタ11の底面からhの距離だけ離れている、基板又は導電体のいずれかに相当する。
第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12のそれぞれは、端子51と端子52との間に設けられている直列回路と、当該直列回路と並列に接続されているキャパシタとを備えるものに相当する。当該直列回路は、抵抗、インダクタ及びキャパシタが直列に接続されている回路である。
図4に示す第1のインターデジタルキャパシタ11において、端子51は、図3に示す端子(1)に相当し、端子52は、図3に示す接続部に相当する。第2のインターデジタルキャパシタ12において、端子51は、図3に示す接続部に相当し、端子52は、図3に示す端子(2)に相当する。
端子53は、第1のインターデジタルキャパシタ11の底面からhの距離だけ離れている、基板又は導電体のいずれかに相当する。
第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12のそれぞれは、端子51と端子52との間に設けられている直列回路と、当該直列回路と並列に接続されているキャパシタとを備えるものに相当する。当該直列回路は、抵抗、インダクタ及びキャパシタが直列に接続されている回路である。
図5は、第1のインターデジタルキャパシタ11が有するキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図である。第2のインターデジタルキャパシタ12が有するキャパシタンスの周波数特性及びインダクタンスの周波数特性は、第1のインターデジタルキャパシタ11が有するキャパシタンスの周波数特性及びインダクタンスの周波数特性と同様であり、第2のインターデジタルキャパシタ12が有するキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図も、図5である。
図5において、横軸は、周波数であり、縦軸は、キャパシタンス又はインダクタンスである。
信号周波数62は、一般的にキャパシタンスが正となる、容量性自己共振周波数61よりも低い周波数帯に設定される。信号周波数62が容量性自己共振周波数61よりも高い場合、インダクタンス成分が正となり、キャパシタンスが負となるためである。
第1のインターデジタルキャパシタ11は、並行平板キャパシタと異なり、電極11a,11bの長さLと、電極11aと電極11bとの距離と、電極11a,11bの本数とが適宜決定されることで、容量性自己共振周波数61よりも高い周波数帯のインダクタンスを得ることができる。当該インダクタンスは、10pH程度である。
図5において、横軸は、周波数であり、縦軸は、キャパシタンス又はインダクタンスである。
信号周波数62は、一般的にキャパシタンスが正となる、容量性自己共振周波数61よりも低い周波数帯に設定される。信号周波数62が容量性自己共振周波数61よりも高い場合、インダクタンス成分が正となり、キャパシタンスが負となるためである。
第1のインターデジタルキャパシタ11は、並行平板キャパシタと異なり、電極11a,11bの長さLと、電極11aと電極11bとの距離と、電極11a,11bの本数とが適宜決定されることで、容量性自己共振周波数61よりも高い周波数帯のインダクタンスを得ることができる。当該インダクタンスは、10pH程度である。
相互に結合されていない状態で2つのインターデジタルキャパシタが直列に接続されることで、図6に示すように、容量性自己共振周波数61よりも高い周波数帯のインダクタンスを帰還回路10に加算することができる。
図6は、相互に結合されていない状態で2つのインターデジタルキャパシタが直列に接続された場合のキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図である。
図6において、横軸は、周波数であり、縦軸は、キャパシタンス又はインダクタンスである。
相互に結合されていない状態で2つのインターデジタルキャパシタが直列に接続されることで、図6に示すように、20pH~30pHのインダクタンスを実現することが可能である。また、当該2つのインターデジタルキャパシタを伝送線路に挿入することで、伝送線路のインダクタンスを加算することも可能である。
図6は、相互に結合されていない状態で2つのインターデジタルキャパシタが直列に接続された場合のキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図である。
図6において、横軸は、周波数であり、縦軸は、キャパシタンス又はインダクタンスである。
相互に結合されていない状態で2つのインターデジタルキャパシタが直列に接続されることで、図6に示すように、20pH~30pHのインダクタンスを実現することが可能である。また、当該2つのインターデジタルキャパシタを伝送線路に挿入することで、伝送線路のインダクタンスを加算することも可能である。
第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12とが、信号周波数の8分の1波長程度よりも近くなるように近接配置された場合、図7に示すように、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12とは、基板又は導電体のいずれかを介して結合される。
図7は、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12とが結合されているときの等価回路図である。
第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12との距離が、例えば、数十um以内であるとき、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12との相互結合が強く発生する。
図7は、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12とが結合されているときの等価回路図である。
第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12との距離が、例えば、数十um以内であるとき、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12との相互結合が強く発生する。
第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12との相互結合が強く発生することで、図8に示すように、誘導性自己共振周波数93が発生する。また、誘導性自己共振周波数93は、容量性自己共振周波数91よりも高い周波数帯に発生する。図5及び図6に示すように、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12との相互結合が発生していない状態では、誘導性自己共振周波数が発生していない。
図8は、相互に結合されている状態で2つのインターデジタルキャパシタが直列に接続された場合のキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図である。
誘導性自己共振周波数93が発生することで、容量性自己共振周波数91よりも高い周波数のインダクタンスは、誘導性自己共振周波数93に近づくにつれて大きくなる性質を有する。
当該性質を利用して、信号周波数92が、容量性自己共振周波数91と誘導性自己共振周波数93との間に設定されることで、伝送線路によってインダクタが実現される構成、あるいは、相互に結合されていない状態で2つのインターデジタルキャパシタが直列に接続される構成では実現不可能な大きなインダクタンスを実現できる。
図8は、相互に結合されている状態で2つのインターデジタルキャパシタが直列に接続された場合のキャパシタンスの周波数特性及びインダクタンスの周波数特性を示す説明図である。
誘導性自己共振周波数93が発生することで、容量性自己共振周波数91よりも高い周波数のインダクタンスは、誘導性自己共振周波数93に近づくにつれて大きくなる性質を有する。
当該性質を利用して、信号周波数92が、容量性自己共振周波数91と誘導性自己共振周波数93との間に設定されることで、伝送線路によってインダクタが実現される構成、あるいは、相互に結合されていない状態で2つのインターデジタルキャパシタが直列に接続される構成では実現不可能な大きなインダクタンスを実現できる。
シリコンプロセスでは、伝送線路は、一般的に、コプレーナ構造が用いられる。コプレーナ構造は、信号線と、側面接地導体と、底面接地導体とを有する。
信号線幅は10um程度、信号線と側面接地導体との間隔は15um程度、側面接地導体の幅は5um程度である。このため、コプレーナ構造の伝送線路の幅は、50um程度となる。したがって、コプレーナ構造の伝送線路の幅は、広くなりがちである。
例えば、300GHzの4分の1波長の長さは、配線層の絶縁体であるSiO2に囲われているため実線路長は短くなるが、それでも100um程度の長さは必要である。これに対して、強い結合状態にある2つのインターデジタルキャパシタを用いてインダクタンスを実現する場合、幅10um、長さ30um程度のインターデジタルキャパシタを2つ直列につなぐだけでよい。このため、強い結合状態にある2つのインターデジタルキャパシタによるインダクタンスは、コプレーナ構造の伝送線路よりも小さな面積で実装することが可能である。
信号線幅は10um程度、信号線と側面接地導体との間隔は15um程度、側面接地導体の幅は5um程度である。このため、コプレーナ構造の伝送線路の幅は、50um程度となる。したがって、コプレーナ構造の伝送線路の幅は、広くなりがちである。
例えば、300GHzの4分の1波長の長さは、配線層の絶縁体であるSiO2に囲われているため実線路長は短くなるが、それでも100um程度の長さは必要である。これに対して、強い結合状態にある2つのインターデジタルキャパシタを用いてインダクタンスを実現する場合、幅10um、長さ30um程度のインターデジタルキャパシタを2つ直列につなぐだけでよい。このため、強い結合状態にある2つのインターデジタルキャパシタによるインダクタンスは、コプレーナ構造の伝送線路よりも小さな面積で実装することが可能である。
以上の実施の形態1では、ソース端子が接地されているトランジスタ5と、トランジスタ5のドレイン端子と接続されている第1のインターデジタルキャパシタ11と、トランジスタ5のゲート端子と接続され、第1のインターデジタルキャパシタ11と電気的に結合されている第2のインターデジタルキャパシタ12とを備えるように、帰還増幅回路を構成した。したがって、帰還増幅回路は、ゲート端子とドレイン端子との間の寄生容量を解消するためのインダクタンスとして、非特許文献1に開示されている帰還増幅回路よりも大きなインダクタンスを得ることができる。
実施の形態2.
実施の形態2では、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12のそれぞれと直列に接続されている受動素子13を備える帰還増幅回路について説明する。
実施の形態2では、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12のそれぞれと直列に接続されている受動素子13を備える帰還増幅回路について説明する。
図9は、実施の形態2に係る帰還増幅回路を示す構成図である。図9において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
図9に示す帰還増幅回路は、トランジスタ5、第1の直流遮断用キャパシタ6、第2の直流遮断用キャパシタ7、第1のλ/4伝送線路8、第2のλ/4伝送線路9及び帰還回路10aを備えている。
帰還回路10aは、第1のインターデジタルキャパシタ11、第2のインターデジタルキャパシタ12及び受動素子13を備えている。
受動素子13は、例えば、インダクタによって実現される。
受動素子13の一端は、トランジスタ5のゲート端子と接続されている。受動素子13の他端は、第2のインターデジタルキャパシタ12と接続されている。
図9に示す帰還増幅回路は、トランジスタ5、第1の直流遮断用キャパシタ6、第2の直流遮断用キャパシタ7、第1のλ/4伝送線路8、第2のλ/4伝送線路9及び帰還回路10aを備えている。
帰還回路10aは、第1のインターデジタルキャパシタ11、第2のインターデジタルキャパシタ12及び受動素子13を備えている。
受動素子13は、例えば、インダクタによって実現される。
受動素子13の一端は、トランジスタ5のゲート端子と接続されている。受動素子13の他端は、第2のインターデジタルキャパシタ12と接続されている。
図9に示す帰還増幅回路では、トランジスタ5のゲート端子と第2のインターデジタルキャパシタ12との間に受動素子13が接続されている。しかし、これは一例に過ぎず、例えば、トランジスタ5のドレイン端子と第1のインターデジタルキャパシタ11との間に受動素子13が接続されていてもよい。
受動素子13は、第1のインターデジタルキャパシタ11と結合されていない状態であり、かつ、第2のインターデジタルキャパシタ12と結合されていない状態である。この状態では、受動素子13のインダクタンスは、帰還回路10aのインダクタンスに加算される。つまり、帰還回路10aが受動素子13を備えることで、帰還回路10aのインダクタンスが増加する。また、受動素子13のレジスタンスは、帰還回路10aのレジスタンスに加算される。つまり、帰還回路10aが受動素子13を備えることで、帰還回路10aのレジスタンスが増加する。
実施の形態3.
実施の形態3では、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12のそれぞれと電気的に結合されている第3のインターデジタルキャパシタ14を備える帰還増幅回路について説明する。
実施の形態3では、第1のインターデジタルキャパシタ11及び第2のインターデジタルキャパシタ12のそれぞれと電気的に結合されている第3のインターデジタルキャパシタ14を備える帰還増幅回路について説明する。
図10は、実施の形態3に係る帰還増幅回路を示す構成図である。図10において、図1と同一符号は同一又は相当部分を示すので説明を省略する。
図10に示す帰還増幅回路は、トランジスタ5、第1の直流遮断用キャパシタ6、第2の直流遮断用キャパシタ7、第1のλ/4伝送線路8、第2のλ/4伝送線路9及び帰還回路10bを備えている。
帰還回路10bは、第1のインターデジタルキャパシタ11、第2のインターデジタルキャパシタ12及び第3のインターデジタルキャパシタ14を備えている。
図10に示す帰還増幅回路は、トランジスタ5、第1の直流遮断用キャパシタ6、第2の直流遮断用キャパシタ7、第1のλ/4伝送線路8、第2のλ/4伝送線路9及び帰還回路10bを備えている。
帰還回路10bは、第1のインターデジタルキャパシタ11、第2のインターデジタルキャパシタ12及び第3のインターデジタルキャパシタ14を備えている。
第3のインターデジタルキャパシタ14は、トランジスタ5のゲート端子と接続されている。
第3のインターデジタルキャパシタ14は、第2のインターデジタルキャパシタ12と結合度Nで電気的に結合され、第1のインターデジタルキャパシタ11と結合度Pで電気的に結合されている。
具体的には、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12と第3のインターデジタルキャパシタ14とは、基板又は導電体のいずれかを介して結合されている。
第3のインターデジタルキャパシタ14は、第2のインターデジタルキャパシタ12と結合度Nで電気的に結合され、第1のインターデジタルキャパシタ11と結合度Pで電気的に結合されている。
具体的には、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12と第3のインターデジタルキャパシタ14とは、基板又は導電体のいずれかを介して結合されている。
図11は、第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12と第3のインターデジタルキャパシタ14とが結合されているときの等価回路図である。
第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12と第3のインターデジタルキャパシタ14とが結合されることで、帰還回路10bは、図1に示す帰還回路10よりも大きなインダクタンスを得ることができる。また、帰還回路10bは、図1に示す帰還回路10よりも低い周波数帯に誘導性自己共振周波数93を設定することができる。
第1のインターデジタルキャパシタ11と第2のインターデジタルキャパシタ12と第3のインターデジタルキャパシタ14とが結合されることで、帰還回路10bは、図1に示す帰還回路10よりも大きなインダクタンスを得ることができる。また、帰還回路10bは、図1に示す帰還回路10よりも低い周波数帯に誘導性自己共振周波数93を設定することができる。
なお、本開示は、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
1 信号入力端子、2 信号出力端子、3 ドレイン給電端子、4 ゲート給電端子、5 トランジスタ、6 第1の直流遮断用キャパシタ、7 第2の直流遮断用キャパシタ、8 第1のλ/4伝送線路、9 第2のλ/4伝送線路、10,10a,10b 帰還回路、11 第1のインターデジタルキャパシタ、11a,11b 電極、12 第2のインターデジタルキャパシタ、12a,12b 電極、13 受動素子、14 第3のインターデジタルキャパシタ、51,52,53 端子、61 容量性自己共振周波数、62 信号周波数、91 容量性自己共振周波数、92 信号周波数、93 誘導性自己共振周波数。
Claims (6)
- ソース端子が接地されているトランジスタと、
前記トランジスタのドレイン端子と接続されている第1のインターデジタルキャパシタと、
前記トランジスタのゲート端子と接続され、前記第1のインターデジタルキャパシタと電気的に結合されている第2のインターデジタルキャパシタと
を備えた帰還増幅回路。 - 前記トランジスタのゲート端子と一端が接続されている第1の直流遮断用キャパシタと、
前記トランジスタのドレイン端子と一端が接続されている第2の直流遮断用キャパシタと、
前記トランジスタのドレイン端子と一端が接続されている第1の4分の1波長伝送線路と、
前記トランジスタのゲート端子と一端が接続されている第2の4分の1波長伝送線路とを備えたことを特徴とする請求項1記載の帰還増幅回路。 - 前記第1のインターデジタルキャパシタと前記第2のインターデジタルキャパシタとは、基板又は導電体のいずれかを介して結合されていることを特徴とする請求項1記載の帰還増幅回路。
- 前記第1のインターデジタルキャパシタ及び前記第2のインターデジタルキャパシタのそれぞれと直列に接続されている受動素子を備えたことを特徴とする請求項1記載の帰還増幅回路。
- 前記第1のインターデジタルキャパシタ及び前記第2のインターデジタルキャパシタのそれぞれと電気的に結合されている第3のインターデジタルキャパシタを備えたことを特徴とする請求項1記載の帰還増幅回路。
- 前記第1のインターデジタルキャパシタと前記第2のインターデジタルキャパシタと前記第3のインターデジタルキャパシタとは、基板又は導電体のいずれかを介して結合されていることを特徴とする請求項5記載の帰還増幅回路。
Priority Applications (1)
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JP2022038782A JP2023133674A (ja) | 2022-03-14 | 2022-03-14 | 帰還増幅回路 |
Applications Claiming Priority (1)
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2022
- 2022-03-14 JP JP2022038782A patent/JP2023133674A/ja active Pending
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