JP2023126448A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2023126448A JP2023126448A JP2023115530A JP2023115530A JP2023126448A JP 2023126448 A JP2023126448 A JP 2023126448A JP 2023115530 A JP2023115530 A JP 2023115530A JP 2023115530 A JP2023115530 A JP 2023115530A JP 2023126448 A JP2023126448 A JP 2023126448A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- electric field
- region
- gate electrode
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 141
- 230000005684 electric field Effects 0.000 claims abstract description 86
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000009792 diffusion process Methods 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000015556 catabolic process Effects 0.000 abstract description 27
- 230000007547 defect Effects 0.000 abstract description 10
- 238000009413 insulation Methods 0.000 abstract description 4
- 230000002040 relaxant effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 54
- 230000000052 comparative effect Effects 0.000 description 9
- 238000002513 implantation Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 238000004088 simulation Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000002344 surface layer Substances 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
本発明は、半導体装置、例えばＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：横方向拡散型ＭＯＳ）トランジスタ構造の高耐圧素子を有する半導体装置に関する。 The present invention relates to a semiconductor device, for example, a semiconductor device having a high breakdown voltage element having a LDMOS (Laterally Diffused Metal Oxide Semiconductor) transistor structure.
ＬＤＭＯＳトランジスタ構造とは、ドレイン近傍の不純物を横方向に拡散させた構造をいい、主としてドレインとゲートとの間の電界強度の緩和を目的とした構造である。ＬＤＭＯＳトランジスタについては、従来、トランジスタの耐圧、オン／オフ抵抗、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｃｈａｒｇｅ）耐圧等の観点から種々検討がなされている。 The LDMOS transistor structure refers to a structure in which impurities near the drain are laterally diffused, and is a structure mainly aimed at relaxing the electric field strength between the drain and the gate. Conventionally, various studies have been made regarding LDMOS transistors from the viewpoints of transistor breakdown voltage, on/off resistance, ESD (ElectroStatic Discharge) breakdown voltage, and the like.
ＬＤＭＯＳトランジスタを有する半導体装置に関する従来技術として、例えば特許文献１には、半導体基板の上部に形成されたＮ型のドリフト拡散領域と、半導体基板の上部に形成されたＰ型のボディ拡散領域と、ボディ拡散領域の上部に形成されたＮ型のソース拡散領域と、ドリフト拡散領域の上部に形成されたトレンチ内に埋め込まれ、ボディ拡散領域とは離間した位置に形成された絶縁膜と、ドリフト拡散領域の上部に形成され、絶縁膜から見てソース拡散領域と逆の方向に隣接するＮ型のドレイン拡散領域と、ゲート絶縁膜を間に挟んだ状態で、ボディ拡散領域上からドリフト拡散領域上を越えて絶縁膜上にまで形成されたゲート電極とを備え、ドリフト拡散領域は、基板内部領域と、基板内部領域上でかつゲート電極の下に形成され、基板内部領域よりも高濃度のＮ型不純物を含む表面領域とを有する半導体装置が開示されている。特許文献１では、上記構成により、ＬＤＭＯＳトランジスタにおいて、耐圧性能の維持と低オン抵抗化との両立が可能となるとしている。 As a conventional technique related to a semiconductor device having an LDMOS transistor, for example, Patent Document 1 discloses an N-type drift diffusion region formed on the top of a semiconductor substrate, a P-type body diffusion region formed on the top of the semiconductor substrate, An N-type source diffusion region formed on the top of the body diffusion region, an insulating film buried in a trench formed on the top of the drift diffusion region and formed at a position apart from the body diffusion region, and a drift diffusion region. An N-type drain diffusion region formed on the top of the region and adjacent to the source diffusion region in the opposite direction as seen from the insulating film, and a gate insulating film sandwiched between the body diffusion region and the drift diffusion region. The drift diffusion region is formed on the substrate internal region and below the gate electrode, and has a higher concentration of N than the substrate internal region. A semiconductor device having a surface region containing type impurities is disclosed. Patent Document 1 states that the above configuration makes it possible to maintain both breakdown voltage performance and low on-resistance in an LDMOS transistor.
また、特許文献２には、半導体基板のうちのチャネルとなる領域とＮ型のドレインとの間に配置されたＮ型のドリフト領域と、ドリフト領域上に配置されたフィールド酸化膜と、半導体基板のうちのドリフト領域下に配置されたＰ型の第１不純物拡散層と、を備え、ドリフト領域は、Ｎ型の第１ドリフト層と、第１ドリフト層上に配置されて該第１ドリフト層よりもＮ型の不純物濃度が高い第２ドリフト層とを有することを特徴とする電界効果トランジスタが開示されている。特許文献２では、上記構成により、電界効果トランジスタにおいて、オフ状態のドレイン耐圧と、オン状態のドレイン耐圧をそれぞれ向上できるとしている。 Further, Patent Document 2 describes an N-type drift region disposed between a region of a semiconductor substrate that becomes a channel and an N-type drain, a field oxide film disposed on the drift region, and a semiconductor substrate. a P-type first impurity diffusion layer disposed under the drift region; the drift region includes an N-type first drift layer; Disclosed is a field effect transistor characterized by having a second drift layer having a higher N-type impurity concentration than the first drift layer. Patent Document 2 states that with the above structure, the drain breakdown voltage in the off state and the drain breakdown voltage in the on state can be improved in a field effect transistor.
さらに、特許文献３には、半導体層を有した基板と、半導体層の表層部に形成されたＮ型のドレインドリフト領域と、ドレインドリフト領域内に形成されたトレンチと、トレンチの内壁面に形成されたトレンチ絶縁膜と、トレンチ絶縁膜を介してトレンチ内に配置されたドープトＰｏｌｙ－Ｓｉと、半導体層の表層部において、ドレインドリフト領域と接するように形成されたＰ型のチャネル領域と、チャネル領域の表層部に形成されたＮ型のソース領域と、ドレインドリフト領域を挟んでソース領域と反対側において、半導体層の表層部に形成されたＮ型のドレイン領域と、チャネル領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜の表面に形成されていると共に、ドープトＰｏｌｙ－Ｓｉに連結されたゲート電極と、ソース領域に接続されたソース電極と、ドレイン領域に接続されたドレイン電極とを備えてなることを特徴とする半導体装置が開示されている。特許文献３によれば、上記構成により、ＬＤＭＯＳトランジスタを備えた半導体装置においてＥＳＤ耐量を確保できるとしている。 Further, Patent Document 3 describes a substrate having a semiconductor layer, an N-type drain drift region formed in the surface layer of the semiconductor layer, a trench formed in the drain drift region, and a trench formed on the inner wall surface of the trench. doped Poly-Si disposed in the trench via the trench insulating film, a P-type channel region formed in the surface layer of the semiconductor layer so as to be in contact with the drain drift region, and a channel An N-type source region formed in the surface layer of the semiconductor layer, and an N-type drain region formed in the surface layer of the semiconductor layer on the opposite side of the source region across the drain drift region, and a channel region formed in the surface of the semiconductor layer. a gate insulating film formed on the surface of the gate insulating film and connected to the doped Poly-Si, a source electrode connected to the source region, and a drain electrode connected to the drain region. Disclosed is a semiconductor device characterized by comprising: According to Patent Document 3, with the above configuration, ESD resistance can be ensured in a semiconductor device including an LDMOS transistor.
図９を参照して、ＬＤＭＯＳトランジスタの構造についてより詳細に説明する。図９に示す比較例に係る半導体装置７０はＬＤＭＯＳトランジスタの一例であり、基板７２上に形成されたＰ層７４、Ｎ－層７６、ソース領域７８、ドレイン領域８０、ゲート酸化膜８６、ゲート電極８８、ＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)部９４、およびドリフト層９８を含んで構成されている。 The structure of the LDMOS transistor will be described in more detail with reference to FIG. A semiconductor device 70 according to a comparative example shown in FIG. 9 is an example of an LDMOS transistor, and includes a P layer 74, an N- layer 76, a source region 78, a drain region 80, a gate oxide film 86, and a gate electrode formed on a substrate 72. 88, an STI (Shallow Trench Isolation) section 94, and a drift layer 98.
半導体装置７０では、図９に示すように、ＳＴＩ部９４によってドレイン電流Ｉｄの流れる経路が長くされている。また、半導体装置７０ではドレイン耐圧とオン抵抗とのトレードオフ特性（一般に、ドレイン耐圧を上げようとするとオン抵抗は下げなければならない）を改善するための３層のドリフト層を有している。 In the semiconductor device 70, as shown in FIG. 9, the path through which the drain current Id flows is lengthened by the STI section 94. Further, the semiconductor device 70 has three drift layers for improving the trade-off characteristic between drain breakdown voltage and on-resistance (generally, when trying to increase drain breakdown voltage, on-resistance must be lowered).
しかしながら、上記比較例に係る半導体装置７０には、以下のような問題がある。すなわち、半導体装置７０では、ドレイン端子８４にバイアス電圧(例えば、１８Ｖ程度）を印加し、ゲート端子９０にバイアス(例えば１．８程度）を印加するとソース－ドレイン間にドレイン電流Ｉｄが流れる。そして、ドレイン電流Ｉｄの経路上に発生する電界によって微小リーク電流が発生し、この微小リーク電流によって欠陥や衝突イオン化率が大きくなる。 However, the semiconductor device 70 according to the comparative example has the following problems. That is, in the semiconductor device 70, when a bias voltage (eg, about 18 V) is applied to the drain terminal 84 and a bias (eg, about 1.8 V) is applied to the gate terminal 90, a drain current Id flows between the source and the drain. Then, a minute leakage current is generated due to the electric field generated on the path of the drain current Id, and this minute leakage current increases defects and impact ionization rate.
すなわち、ゲート酸化膜８６にかかる垂直電界により微小リーク電流がゲート酸化膜８６中を流れ、その結果欠陥を生じる場合がある。時間の経過と伴に欠陥の数が増加し、さらにその欠陥が連続することによってリークパスを形成しゲート電極８８と基板７２との間で電流が流れ放題になり、破壊する可能性がある。これを改善するためにはゲート酸化膜８６の膜厚を厚くすればよいが、ゲート電極８８に流れる電流値とのトレードオフとなってしまう。 That is, a minute leakage current flows through the gate oxide film 86 due to the vertical electric field applied to the gate oxide film 86, which may result in defects. As time passes, the number of defects increases, and the defects continue to form a leak path, allowing current to flow freely between the gate electrode 88 and the substrate 72, which may lead to breakdown. This can be improved by increasing the thickness of the gate oxide film 86, but this results in a trade-off with the value of the current flowing through the gate electrode 88.
また、半導体装置７０では、ＳＴＩ部９４の端部において電界集中が発生しやすいという問題がある。すなわち、半導体装置７０では、ＳＴＩ部９４の端部において電界集中点Ｅ１、Ｅ２が発生する可能性が大きい。電界集中点Ｅ１、あるいはＥ２が発生するとその部分で衝突イオン化率が大きくなり、その結果耐圧の低下が発生する可能性がある。 Further, the semiconductor device 70 has a problem in that electric field concentration tends to occur at the end of the STI section 94. That is, in the semiconductor device 70, there is a high possibility that electric field concentration points E1 and E2 will occur at the ends of the STI section 94. When an electric field concentration point E1 or E2 occurs, the collision ionization rate increases at that portion, and as a result, there is a possibility that the withstand voltage decreases.
この点、特許文献１から特許文献３に係る半導体装置は上記のようなゲート酸化膜にかかる垂直電界を問題としたものではない。 In this regard, the semiconductor devices according to Patent Documents 1 to 3 do not deal with the vertical electric field applied to the gate oxide film as described above.
本発明は、上述した課題を解決するためになされたものであり、局所的な電界の集中が軽減されるとともに、微小リーク電流による欠陥の発生が抑制され、耐圧を向上させることが可能な高耐圧半導体素子構造を備えた半導体装置を提供することを目的とする。 The present invention has been made in order to solve the above-mentioned problems, and it reduces local concentration of electric fields, suppresses the occurrence of defects due to minute leakage current, and improves the withstand voltage. An object of the present invention is to provide a semiconductor device having a voltage-resistant semiconductor element structure.
本発明に係る半導体装置は、半導体基板と、前記半導体基板の一主面内に形成された第１導電型のソース領域と、前記一主面内に形成されるとともに前記ソース領域と離間し、前記半導体基板に形成された溝部の一端と接する前記第１導電型のドレイン領域と、下部に前記溝部の他端が位置し、前記半導体基板の前記一主面上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の下部から前記ドレイン領域までの間の前記一主面内に形成され、前記溝部によって縦断された前記第１導電型のドリフト層と、前記溝部の他端の近傍に設けられるとともに前記ソース領域とドレイン領域との間に発生する電界を緩和させる電界緩和部と、前記ソース領域を含み、前記一主面内に形成された前記第１導電型とは異なる第２導電型の第１の領域と、前記ドレイン領域を含み、前記一主面内に形成されるとともに不純物濃度が前記ドリフト層より低い前記第１導電型の第２の領域と、を含み、前記第１の領域と前記第２の領域との界面が前記ゲート電極の下部に位置するものである。 A semiconductor device according to the present invention includes a semiconductor substrate, a source region of a first conductivity type formed within one main surface of the semiconductor substrate, and a source region formed within the one main surface and spaced apart from the source region, The first conductivity type drain region is in contact with one end of the groove formed in the semiconductor substrate, and the other end of the groove is located below, and is formed on the one main surface of the semiconductor substrate with an insulating film interposed therebetween. a gate electrode of the first conductivity type formed in the one main surface between the lower part of the gate electrode and the drain region and vertically traversed by the groove, and a vicinity of the other end of the groove. a second conductivity type different from the first conductivity type that includes the source region and is formed in the one principal surface; a first region of conductivity type; a second region of first conductivity type that includes the drain region, is formed within the one main surface, and has an impurity concentration lower than that of the drift layer; The interface between the first region and the second region is located below the gate electrode.
本発明によれば、局所的な電界の集中が軽減されるとともに、微小リーク電流による欠陥の発生が抑制され、耐圧を向上させることが可能な高耐圧半導体素子構造を備えた半導体装置を提供することが可能となる。 According to the present invention, there is provided a semiconductor device having a high-voltage semiconductor element structure capable of reducing local electric field concentration, suppressing the occurrence of defects due to minute leakage current, and improving breakdown voltage. becomes possible.
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings.
［第１の実施の形態］
図１および図２を参照して、本実施の形態に係る半導体装置１０について説明する。図１に示すように、半導体装置１０は半導体の基板１２、基板１２の一方の主面５０内に形成されたＰ拡散層１４（Ｐ型の不純物が拡散された領域）、Ｎ－拡散層１６（Ｎ型の不純物が比較的低濃度で拡散された領域）、Ｎ型の不純物が拡散されたソース領域１８、Ｎ型の不純物が拡散されたドレイン領域２０、ドリフト層３８、およびＳＴＩ部３４を含んで構成されている。Ｐ型拡散層１４とＮ－拡散層１６との界面によりＰＮ接合ＰＮが形成されている。
[First embodiment]
A semiconductor device 10 according to this embodiment will be described with reference to FIGS. 1 and 2. As shown in FIG. 1, the semiconductor device 10 includes a semiconductor substrate 12, a P diffusion layer 14 (a region in which P-type impurities are diffused) formed in one main surface 50 of the substrate 12, and an N- diffusion layer 16. (a region in which N-type impurities are diffused at a relatively low concentration), a source region 18 in which N-type impurities are diffused, a drain region 20 in which N-type impurities are diffused, a drift layer 38, and an STI section 34. It is composed of: A PN junction PN is formed by the interface between the P-type diffusion layer 14 and the N- diffusion layer 16.
また、半導体装置１０は、主面５０上に形成されたゲート酸化膜２６、ゲート酸化膜２６上に形成されたゲート電極２８、ゲート酸化膜２６およびゲート電極２８の両側に形成されたサイドウォール３２－１、３２－２を備えている。すなわち、半導体装置１０は、いわゆるＬＤＭＯＳトランジスタとして構成されている。ソース領域１８、ゲート電極２８、およびドレイン領域２０には各々ソース端子２２、ゲート端子３０、およびドレイン端子２４が接続されている。 The semiconductor device 10 also includes a gate oxide film 26 formed on the main surface 50, a gate electrode 28 formed on the gate oxide film 26, and sidewalls 32 formed on both sides of the gate oxide film 26 and the gate electrode 28. -1, 32-2. That is, the semiconductor device 10 is configured as a so-called LDMOS transistor. A source terminal 22, a gate terminal 30, and a drain terminal 24 are connected to the source region 18, gate electrode 28, and drain region 20, respectively.
ＭＯＳトランジスタでは、ドレイン耐圧の改善の一手段として、ゲート下の拡散領域の長さを長くする手段が用いられる場合がある。しかしながら、その結果オン抵抗が増加してしまう。この点の改善を図ったのがゲート下にＳＴＩ部を備えたＬＤＭＯＳトランジスタである。ＬＤＭＯＳトランジスタでは、耐圧特性とオン抵抗特性とのトレードオフを改善するために、ゲートの下部の拡散領域にＳＴＩ部３４を配置する。拡散領域の中のＳＴＩ部３４はゲート端の下部のポテンシャルと電界のピークを減少させるので、短い拡散領域で耐圧が維持される。 In a MOS transistor, increasing the length of the diffusion region under the gate is sometimes used as a means of improving drain breakdown voltage. However, as a result, the on-resistance increases. An LDMOS transistor with an STI section under the gate is an attempt to improve this point. In the LDMOS transistor, in order to improve the trade-off between breakdown voltage characteristics and on-resistance characteristics, the STI section 34 is placed in the diffusion region below the gate. Since the STI section 34 in the diffusion region reduces the potential and electric field peak below the gate end, the breakdown voltage can be maintained with a short diffusion region.
また、半導体装置１０では、駆動力向上と電界緩和のトレードオフの最適化のために、さらに深さが異なる３段階の不純物注入（インプランテーション）を行ってドリフト層３８を形成し、不純物濃度に勾配を設けている。つまり、半導体装置１０は、ドレイン耐圧（故障電圧）を向上させるためにＳＴＩ部３４により絶縁層を深く形成し、平面方向の距離を拡大することなくドレイン電流Ｉｄが流れる経路が長くなるように構成されている。 In addition, in the semiconductor device 10, in order to optimize the trade-off between improving the driving force and relaxing the electric field, impurity implantation is performed in three stages with different depths to form the drift layer 38, and the impurity concentration is increased. A slope is provided. In other words, the semiconductor device 10 is configured such that the insulating layer is formed deeply by the STI section 34 in order to improve the drain breakdown voltage (failure voltage), and the path through which the drain current Id flows is lengthened without increasing the distance in the plane direction. has been done.
ＳＴＩ部３４は、溝部に対して主面５０から基板１２の方向に絶縁物（例えば、酸化膜）を充填して構成されており、上述したように、平面方向の距離を広げずに電流が流れる経路を長くする機能を有している。ドリフト層３８は、Ｎ型不純物が３回注入されて形成された３層の拡散層であり、ドレイン耐圧とオン抵抗とのトレードオフ特性（一般に、ドレイン耐圧を上げようとするとオン抵抗は下げなければならない）を改善する機能を有している。本実施の形態においてドリフト層３８の形成に際し３回の不純物注入を行うのは、ドリフト層３８に濃度勾配を設けるためである。濃度勾配の形態は特に限定されず、ドレイン電流の経路長等を勘案して最適な濃度勾配を設定すればよいが、本実施の形態では少なくとも最も基板１２に近い側の不純物注入層の濃度を薄くする。また、ドリフト層３８を構成する拡散層の数も３に限定されず少なくとも１つあればよく、また緩和する電界の強度等を勘案してドリフト層３８を設けなくともよい。 The STI section 34 is configured by filling the groove with an insulating material (for example, an oxide film) from the main surface 50 toward the substrate 12, and as described above, the current can flow without increasing the distance in the plane direction. It has the function of lengthening the flow path. The drift layer 38 is a three-layer diffusion layer formed by implanting N-type impurities three times, and has a trade-off characteristic between drain breakdown voltage and on-resistance (generally, in order to increase drain breakdown voltage, on-resistance must be lowered). It has a function to improve The reason why impurity implantation is performed three times when forming the drift layer 38 in this embodiment is to provide the drift layer 38 with a concentration gradient. The form of the concentration gradient is not particularly limited, and an optimal concentration gradient may be set in consideration of the path length of the drain current, etc., but in this embodiment, at least the concentration of the impurity implanted layer closest to the substrate 12 is set. make it thin. Further, the number of diffusion layers constituting the drift layer 38 is not limited to three, but may be at least one, and the drift layer 38 may not be provided in consideration of the strength of the electric field to be relaxed.
図１に示すように、半導体装置１０はさらに、ゲート電極２８に接続されゲート酸化膜２６を貫通してＳＴＩ部３４の内部まで延伸して形成されたＴ字型の電極である拡張ゲート電極４２を備えている。拡張ゲート電極４２を形成する材料に特に限定はないが、本実施の形態ではポリシリコン（多結晶シリコン）を用いている。 As shown in FIG. 1, the semiconductor device 10 further includes an extended gate electrode 42 which is a T-shaped electrode connected to the gate electrode 28 and extending through the gate oxide film 26 and into the STI section 34. It is equipped with Although there is no particular limitation on the material for forming the extended gate electrode 42, polysilicon (polycrystalline silicon) is used in this embodiment.
図２を参照して拡張ゲート電極４２の作用について説明する。 The function of the extended gate electrode 42 will be explained with reference to FIG.
図９に示すように、比較例に係る半導体装置７０では、ＳＴＩ部９４の端部（エッジ）における電界集中点がＥ１、Ｅ２の２箇所であった。一般に、電界中に一定の角度をもった端部（以下、「角部」）が存在するとそこに電界が集中しやすく、また角部の角度が小さいほど（鋭い鋭角であるほど）電界が集中しやすい。つまり、半導体装置７０では、電界集中点Ｅ２よりも電界集中点Ｅ１の方により電界が集中する。一方、ソース領域７８からドレイン領域８０に向かう方向の電界が一定である場合、該電界中の存在する角部の数によって各角部の電界のピークが異なってくる。換言すると、電界中に存在する角部の数が多いと電界の集中が緩和される。 As shown in FIG. 9, in the semiconductor device 70 according to the comparative example, there were two electric field concentration points at the ends (edges) of the STI section 94, E1 and E2. Generally, if there is an edge with a certain angle (hereinafter referred to as a "corner") in an electric field, the electric field tends to concentrate there, and the smaller the angle of the corner (the sharper the angle), the more concentrated the electric field is. It's easy to do. That is, in the semiconductor device 70, the electric field is more concentrated at the electric field concentration point E1 than at the electric field concentration point E2. On the other hand, when the electric field in the direction from the source region 78 to the drain region 80 is constant, the peak of the electric field at each corner differs depending on the number of corners present in the electric field. In other words, when the number of corners present in the electric field is large, the concentration of the electric field is alleviated.
拡張ゲート電極４２は、上記現象を勘案して電界中の角部を増やし、各角部の電界のピーク値を減少させるために拡張ゲート電極４２を設けている。図２に示すように、拡張ゲート電極４２は角部Ｓ１、Ｓ２、Ｓ３を備えているので、角部Ｓ１、Ｓ２、Ｓ３に対応するＳＴＩ部３４の側面に電界集中点が発生する。そのため、半導体装置１０では、図２に示すように、半導体装置７０における２つの電界集中点Ｅ１、Ｅ２加えさらに３つの電界集中点が発生し、合計電界集中点が５つ形成される。その結果電界集中点が増えるので、各電界集中点におけるピーク電位が低くなり、耐圧が向上する。 The extended gate electrode 42 is provided in consideration of the above phenomenon to increase the number of corners in the electric field and reduce the peak value of the electric field at each corner. As shown in FIG. 2, since the extended gate electrode 42 includes corner portions S1, S2, and S3, electric field concentration points occur on the side surfaces of the STI portion 34 corresponding to the corner portions S1, S2, and S3. Therefore, in the semiconductor device 10, as shown in FIG. 2, in addition to the two electric field concentration points E1 and E2 in the semiconductor device 70, three more electric field concentration points are generated, making a total of five electric field concentration points. As a result, the number of electric field concentration points increases, so the peak potential at each electric field concentration point becomes lower, and the withstand voltage improves.
換言すれば、半導体装置１０では、ＳＴＩ部３４にＴ字型の拡張ゲート電極４２を埋め込むことによって電界集中の発生箇所を分散させ、電界緩和を行っている。この電界緩和は、いわゆるフィールドプレート効果を用いた電界緩和と考えることができ、この電界緩和により微小リーク電流のトラップや衝突イオン化率の増加を防いでいると考えられる。なお、拡張ゲート電極４２の角部Ｓ１、Ｓ２、Ｓ３の位置は、電界集中点Ｅ１、Ｅ２と重ならない位置に電界集中点が発生するように決めることが望ましい。 In other words, in the semiconductor device 10, by embedding the T-shaped extended gate electrode 42 in the STI section 34, the locations where electric field concentration occurs are dispersed and the electric field is relaxed. This electric field relaxation can be considered as electric field relaxation using the so-called field plate effect, and it is thought that this electric field relaxation prevents trapping of minute leak currents and an increase in the impact ionization rate. Note that the positions of the corners S1, S2, and S3 of the extended gate electrode 42 are desirably determined so that electric field concentration points are generated at positions that do not overlap with the electric field concentration points E1 and E2.
［第２の実施の形態］
図３を参照して、本実施の形態に係る半導体装置１０Ａについて説明する。半導体装置１０Ａは、上記実施の形態に係る半導体装置１０において拡張ゲート電極４２に相当する部分の構成を変えた形態である。従って、半導体装置１０と同様の構成には同じ符号を付して詳細な説明を省略する。
[Second embodiment]
With reference to FIG. 3, a semiconductor device 10A according to this embodiment will be described. The semiconductor device 10A is a semiconductor device 10 according to the embodiment described above, in which the configuration of the portion corresponding to the extended gate electrode 42 is changed. Therefore, the same components as those of the semiconductor device 10 are given the same reference numerals, and detailed description thereof will be omitted.
図３に示すように、半導体装置１０ＡはＳＴＩ部３４に埋め込まれた第２ゲート電極４４を備えている。本実施の形態に係る第２ゲート電極４４は、一例としてポリシリコンで形成され、ゲート端子３０－２に接続されている。すなわち、半導体装置１０Ａはゲート電極２８に接続されたゲート端子３０－１と、上記ゲート端子３０－２の２つのゲート端子を備えている。 As shown in FIG. 3, the semiconductor device 10A includes a second gate electrode 44 embedded in the STI section 34. The second gate electrode 44 according to this embodiment is made of polysilicon, for example, and is connected to the gate terminal 30-2. That is, the semiconductor device 10A includes two gate terminals: a gate terminal 30-1 connected to the gate electrode 28, and the gate terminal 30-2.
以下に、第２ゲート電極４４の作用について説明する。 The function of the second gate electrode 44 will be explained below.
まず、第２ゲート電極４４には角部Ｓ４、Ｓ５が存在する。そのため、半導体装置１０と同様にフィールドプレート効果により電界集中を分散させ衝突イオン化率を小さくすることができる。すなわち、角部Ｓ４、Ｓ５に対応するＳＴＩ部３４の周囲面に２つの電界集中点が発生するので、半導体装置７０の電界集中点Ｅ１、Ｅ２と合計４個の電界集中点が発生し、その結果各電界集中点の電位のピーク値が抑制され、耐圧が向上する。なお、上述したように、第２ゲート電極４４の角部Ｓ４、Ｓ５の位置は、ＳＴＩ部３４の角部（電界集中点Ｅ１、Ｅ２が発生する角部）とずらした位置とすることが望ましい。なお、半導体装置１０Ａを実際の回路に用いる場合は、ゲート端子３０－１と３０－２とを半導体装置１０Ａの外部で接続して用いる。その際、ゲート電極の面積が増大するので、ゲート電流が増加し、その結果ドレイン電流Ｉｄが増加するという効果も奏する。 First, the second gate electrode 44 has corner portions S4 and S5. Therefore, like the semiconductor device 10, the field plate effect can disperse electric field concentration and reduce the impact ionization rate. That is, since two electric field concentration points are generated on the peripheral surface of the STI section 34 corresponding to the corners S4 and S5, a total of four electric field concentration points are generated including the electric field concentration points E1 and E2 of the semiconductor device 70. As a result, the peak value of the potential at each electric field concentration point is suppressed, and the withstand voltage is improved. Note that, as described above, the positions of the corners S4 and S5 of the second gate electrode 44 are preferably shifted from the corners of the STI section 34 (the corners where the electric field concentration points E1 and E2 occur). . Note that when the semiconductor device 10A is used in an actual circuit, the gate terminals 30-1 and 30-2 are connected outside the semiconductor device 10A. At this time, since the area of the gate electrode increases, the gate current increases, and as a result, the drain current Id also increases.
なお、上記実施の形態ではポリシリコンで形成したＴ字型の拡張ゲート電極４２の形態、本実施の形態ではポリシリコンで形成したＬ字型の第２ゲート電極４４の形態を例示して説明したが、ＳＴＩ部３４内に埋め込むポリシリコンの形状はこれに限られず、電界集中箇所の発生箇所、発生数等を勘案して適宜な形状を選択してよい。 Note that in the above embodiment, the T-shaped extended gate electrode 42 made of polysilicon is exemplified, and in this embodiment, the L-shaped second gate electrode 44 is made of polysilicon. However, the shape of the polysilicon embedded in the STI section 34 is not limited to this, and an appropriate shape may be selected in consideration of the location where electric field concentration occurs, the number of occurrences, etc.
［第３の実施の形態］
図４を参照して、本実施の形態に係る半導体装置１０Ｂについて説明する。半導体装置１０Ｂは、上記実施の形態に係る半導体装置１０において拡張ゲート電極４２に相当する部分の構成を変えた形態である。従って、半導体装置１０と同様の構成には同じ符号を付して詳細な説明を省略する。
[Third embodiment]
With reference to FIG. 4, a semiconductor device 10B according to this embodiment will be described. The semiconductor device 10B is a semiconductor device 10 according to the embodiment described above, in which the configuration of the portion corresponding to the extended gate electrode 42 is changed. Therefore, the same components as those of the semiconductor device 10 are given the same reference numerals, and detailed description thereof will be omitted.
図４に示すように、本実施の形態に係る半導体装置１０Ｂでは、ＳＴＩ部３４の一方の端部Ｔがサイドウォール３２－２の下部に位置している。すなわち、半導体装置７０（図９参照）に対し、ＳＴＩ部３４およびドリフト層３８の位置をドレイン領域２０側（図面正面視右方側）にずらしている。上述したように、ＳＴＩ部３４の端部Ｔには電界が集中しやすい。しかしながら、鋭角をなすＳＴＩ部３４の端部Ｔをゲート酸化膜２６の位置からはずし、端部Ｔの上部を絶縁物で覆うことによってこの電界集中が緩和される。本実施の形態は、この現象に着目した形態である。 As shown in FIG. 4, in the semiconductor device 10B according to the present embodiment, one end T of the STI section 34 is located below the sidewall 32-2. That is, with respect to the semiconductor device 70 (see FIG. 9), the positions of the STI section 34 and the drift layer 38 are shifted toward the drain region 20 side (toward the right side when viewed from the front in the drawing). As described above, the electric field tends to concentrate at the end T of the STI section 34. However, by removing the acute-angled end T of the STI section 34 from the gate oxide film 26 and covering the upper part of the end T with an insulating material, this electric field concentration is alleviated. This embodiment focuses on this phenomenon.
すなわち、半導体装置１０Ｂでは、ＳＴＩ部３４の端部Ｔがサイドウォール３２－２で覆われており、端部Ｔの位置はゲート酸化膜２６の下部から外れた位置とされている。本実施の形態に係るサイドウォール３２－１、３２－２は、一例として窒化膜で形成されている。その結果、半導体装置１０Ｂでは、微小リーク電流による欠陥の発生が抑制される。ただし、ゲート酸化膜２６をＰＮ接合ＰＮから大きく離すと電界集中が発生し、衝突イオン化率が高くなってしまう。そのため、ＰＮ接合ＰＮの位置は、少なくともゲート酸化膜２６の下部である必要がある。 That is, in the semiconductor device 10B, the end T of the STI section 34 is covered with the sidewall 32-2, and the end T is positioned away from the bottom of the gate oxide film 26. The sidewalls 32-1 and 32-2 according to this embodiment are formed of a nitride film, for example. As a result, in the semiconductor device 10B, the occurrence of defects due to minute leakage current is suppressed. However, if the gate oxide film 26 is separated from the PN junction PN by a large distance, electric field concentration will occur and the collision ionization rate will increase. Therefore, the position of the PN junction PN needs to be at least below the gate oxide film 26.
［第４の実施の形態］
図５から図７を参照して、本実施の形態に係る半導体装置１０Ｃについて説明する。半導体装置１０Ｃは、半導体装置７０（図９参照）においてゲート酸化膜２６の形状を変えた形態である。従って、半導体装置１０と同様の構成には同じ符号を付して詳細な説明を省略する。
[Fourth embodiment]
A semiconductor device 10C according to this embodiment will be described with reference to FIGS. 5 to 7. The semiconductor device 10C is a semiconductor device 70 (see FIG. 9) in which the shape of the gate oxide film 26 is changed. Therefore, the same components as those of the semiconductor device 10 are given the same reference numerals, and detailed description thereof will be omitted.
図５に示すように、半導体装置１０ＣではＳＴＩ部３４がゲート電極２８の下部に配置され、さらに、ＳＴＩ部３４の一方の端部Ｔの位置およびその近傍の位置において、ゲート酸化膜２６の膜厚が厚くされた厚膜部３６を備えている。 As shown in FIG. 5, in the semiconductor device 10C, the STI section 34 is disposed below the gate electrode 28, and the gate oxide film 26 is formed at the position of one end T of the STI section 34 and at a position in the vicinity thereof. A thick film portion 36 is provided.
比較例に係る半導体装置７０（図９参照）でもＳＴＩ部９４の上層部分では膜厚が厚くなっている。しかしながら、厚膜部分がＳＴＩ部９４の上層部分のみであるため、インパクトイオン化が主要因で耐圧が低下する場合、縦方向電界を十分緩和できず、耐圧が向上しない可能性がある。本実施の形態は、この点の改善を図り、駆動力(電流値)を維持しながら耐圧を向上させることを目的としている。すなわち、本実施の形態は、ＬＤＭＯＳトランジスタ（高耐圧ＭＯＳ構造を備えたトランジスタ）において、インパクトイオン化発生位置の直上のゲート酸化膜厚を部分的に厚膜化する事により縦方向電界を緩和し、さらに厚膜の幅と厚みを最適化する事で、耐圧と駆動力のトレードオフを改善することを目的としている。これは、インパクトイオン化の発生位置が、半導体装置の耐圧を決める直接の要因となっていることを勘案し、この発生位置に対策を施すことによって、効率的に耐圧の向上を図ったものである。 Also in the semiconductor device 70 according to the comparative example (see FIG. 9), the film thickness is thick in the upper layer portion of the STI section 94. However, since the thick film portion is only the upper layer portion of the STI section 94, if the breakdown voltage decreases mainly due to impact ionization, the vertical electric field may not be sufficiently relaxed and the breakdown voltage may not improve. The present embodiment aims to improve this point and improve the withstand voltage while maintaining the driving force (current value). That is, in this embodiment, in an LDMOS transistor (a transistor with a high voltage MOS structure), the vertical electric field is alleviated by partially thickening the gate oxide film directly above the impact ionization location. Furthermore, by optimizing the width and thickness of the thick film, the aim is to improve the trade-off between withstand voltage and driving force. This takes into consideration that the location where impact ionization occurs is a direct factor in determining the withstand voltage of a semiconductor device, and by taking measures to address this location, the withstand voltage is efficiently improved. .
図５に示すように、半導体装置１０Ｃでは厚膜部３６を設け、ゲート電極２８側のＳＴＩ部３４の端部Ｔの上部のゲート酸化膜２６の膜厚を厚くしたため、この厚膜部３６のゲート酸化膜２６にかかる垂直電界が小さくなる。つまり、ソース－ドレイン間（ソース領域１８とドレイン領域２０との間）を流れるドレイン電流Ｉｄに対する垂直電界が小さくなっている。その結果、半導体装置１０Ｃでは微小リーク電流の発生が抑えられ耐圧を向上させることができる。さらに、後述するように、ドレイン電流Ｉｄの電流値に関しても、厚膜部３６の水平方向の長さが短いため、低下することが抑制されている。すなわち、ドレイン電流Ｉｄの電流値を下げずに耐圧を向上させることが可能となっている。 As shown in FIG. 5, the thick film portion 36 is provided in the semiconductor device 10C, and the thickness of the gate oxide film 26 above the end T of the STI portion 34 on the gate electrode 28 side is increased. The vertical electric field applied to gate oxide film 26 becomes smaller. In other words, the vertical electric field with respect to the drain current Id flowing between the source and drain (between the source region 18 and the drain region 20) is reduced. As a result, in the semiconductor device 10C, generation of minute leakage current can be suppressed and breakdown voltage can be improved. Furthermore, as will be described later, the current value of the drain current Id is also suppressed from decreasing because the length of the thick film portion 36 in the horizontal direction is short. That is, it is possible to improve the breakdown voltage without lowering the current value of the drain current Id.
図６を参照して、半導体装置１０Ｃの構成についてより詳細に説明する。図６は図５に示す半導体装置１０Ｃの要部を抜き出して示した図である。図６に示すように、本実施の形態に係る厚膜部３６は、横方向の幅がＷ、縦方向の高さがＨの略矩形形状をなしている。そして、幅Ｗを大きくすれば、あるいは高さＨを高くすれば耐圧は向上する。しかしながら、ゲート電流が減少するので駆動力が低下する。すなわち、厚膜部３６の幅Ｗ、高さＨは、駆動力と耐圧のトレードオフを考慮しながら決定することが望ましい。 With reference to FIG. 6, the configuration of the semiconductor device 10C will be described in more detail. FIG. 6 is a diagram showing a main part of the semiconductor device 10C shown in FIG. 5. As shown in FIG. 6, the thick film portion 36 according to this embodiment has a substantially rectangular shape with a width of W in the horizontal direction and a height of H in the vertical direction. Then, if the width W is increased or the height H is increased, the breakdown voltage is improved. However, since the gate current decreases, the driving force decreases. That is, it is desirable to determine the width W and height H of the thick film portion 36 while considering the trade-off between driving force and breakdown voltage.
次に、図７を参照して、半導体装置１０Ｃが備える厚膜部３６の効果についてのシミュレーション結果について説明する。図７（ａ）は、本実施の形態に係る厚膜部３６を備えた半導体装置１０ＣのＳＴＩ部３４、ＰＮ接合ＰＮを含む領域の電界分布のシミュレーション結果であり、電界Ｅのグラフを併せて示している。図７（ｂ）は、厚膜部３６を備えていない比較例に係る半導体装置７０の同様のシミュレーション結果を示している。半導体装置７０（図７（ｂ））のゲート酸化膜８６の厚さは約４４０ｎｍであり、半導体装置１０Ｃ（図５）では、厚さ４４０ｎｍのゲート酸化膜２６に、約３．２ｎｍの厚さ（差分）の厚膜部３６が形成されている。つまり、厚膜部３６の高さＨはＨ＝約４４３．２ｎｍである。なお、ここで示す厚膜部３６のサイズは一例であって、これに限定されるものではない。 Next, with reference to FIG. 7, simulation results regarding the effects of the thick film portion 36 included in the semiconductor device 10C will be described. FIG. 7(a) is a simulation result of the electric field distribution in the region including the STI portion 34 and the PN junction PN of the semiconductor device 10C including the thick film portion 36 according to the present embodiment, and also includes a graph of the electric field E. It shows. FIG. 7B shows similar simulation results for a semiconductor device 70 according to a comparative example that does not include the thick film portion 36. The thickness of the gate oxide film 86 of the semiconductor device 70 (FIG. 7(b)) is approximately 440 nm, and in the semiconductor device 10C (FIG. 5), the gate oxide film 26 having a thickness of 440 nm has a thickness of approximately 3.2 nm. A (difference) thick film portion 36 is formed. In other words, the height H of the thick film portion 36 is approximately 443.2 nm. Note that the size of the thick film portion 36 shown here is an example, and is not limited to this.
図７（ａ）と（ｂ）とを比較して明らかなように、厚膜部３６の効果によって電界が緩和されている（色の濃い部分が減少している）ことがわかる。また、電界Ｅの曲線を比較しても、図７（ｂ）に示す半導体装置７０では基板側から端部Ｔ近傍まで単調に増加しているのに対し、図７（ａ）に示す半導体装置１０Ｃでは、電界Ｅが端部Ｔよりかなり下において頭打ちになっており、電界Ｅのピークも減少していることがわかる。 As is clear from a comparison between FIGS. 7A and 7B, it can be seen that the electric field is relaxed (the dark colored portions are reduced) due to the effect of the thick film portion 36. Also, when comparing the curves of the electric field E, in the semiconductor device 70 shown in FIG. 7(b), it increases monotonically from the substrate side to the vicinity of the end T, whereas in the semiconductor device shown in FIG. At 10C, it can be seen that the electric field E reaches a plateau considerably below the end T, and the peak of the electric field E also decreases.
一方、図７（ｃ）は、半導体装置１０Ｃのドレイン電流Ｉｄ（曲線Ｃ１）と、半導体装置７０のドレイン電流Ｉｄの（曲線Ｃ２）とを比較して示すシミュレーション結果である。半導体装置１０Ｃは厚膜部３６を備えているにもかかわらず、半導体装置７０と比較して遜色のないドレイン電流Ｉｄが流せることがわかる。今回のシミュレーションでは、半導体装置１０Ｃのドレイン電流Ｉｄの方が、半導体装置７０のドレイン電流よりむしろ大きいという結果になっており、少なくとも半導体装置１０Ｃの駆動能力は、半導体装置７０の駆動能力と比較して下回ることはないといえる。 On the other hand, FIG. 7C is a simulation result showing a comparison between the drain current Id of the semiconductor device 10C (curve C1) and the drain current Id of the semiconductor device 70 (curve C2). It can be seen that although the semiconductor device 10C includes the thick film portion 36, a drain current Id comparable to that of the semiconductor device 70 can flow. In this simulation, the result is that the drain current Id of the semiconductor device 10C is rather larger than the drain current of the semiconductor device 70, and at least the driving ability of the semiconductor device 10C is compared to the driving ability of the semiconductor device 70. It can be said that it will not fall below.
以上のように、本実施の形態によれば、ゲート酸化膜２６にかかる垂直電界を緩和させたので、ゲート酸化膜２６における微小リーク電流の発生を減らすことができ、その結果経時的絶縁膜破壊の発生を抑えることが可能となった。なお、経時的絶縁膜破壊とは、微小リーク電流が流れることによってゲート酸化膜２６の内部に欠陥が発生し、さらにその欠陥が連続してリークパスを形成し破壊に至るという、上述した現象をいう。また、耐圧を決める直接の要因となるインパクトイオン化の発生位置の直上のゲート酸化膜２６の膜厚を厚くすることにより、効率的に垂直方向電界を緩和させることが可能となり、耐圧を向上させることがより容易となった。 As described above, according to the present embodiment, since the vertical electric field applied to the gate oxide film 26 is relaxed, it is possible to reduce the occurrence of minute leakage current in the gate oxide film 26, and as a result, the insulation film breaks down over time. It has become possible to suppress the occurrence of Note that the breakdown of the insulation film over time refers to the above-mentioned phenomenon in which defects occur inside the gate oxide film 26 due to the flow of a minute leakage current, and the defects continue to form a leakage path, leading to breakdown. . In addition, by increasing the thickness of the gate oxide film 26 directly above the location where impact ionization occurs, which is a direct factor in determining withstand voltage, it becomes possible to efficiently alleviate the vertical electric field and improve the withstand voltage. has become easier.
［第５の実施の形態］
図８を参照して、本実施の形態にかかる半導体装置１０Ｄについて説明する。半導体装置１０Ｄは、上記実施の形態に係る半導体装置１０Ｃにおけるドリフト層３８をドリフト層３８Ａに変えた形態である。従って、半導体装置１０Ｃと同様の構成には同じ符号を付して詳細な説明を省略する。図８（ａ）は半導体装置１０Ｄの構成の一例を示し、図８（ｂ）は本実施の形態に係る半導体装置１０Ｄにおける電界分布をシミュレーションした結果、図８（ｃ）は比較のために半導体装置１０Ｃにおける電界分布をシミュレーションした結果を示している。
[Fifth embodiment]
A semiconductor device 10D according to this embodiment will be described with reference to FIG. 8. The semiconductor device 10D has a configuration in which the drift layer 38 in the semiconductor device 10C according to the above embodiment is replaced with a drift layer 38A. Therefore, the same components as those of the semiconductor device 10C are given the same reference numerals, and detailed description thereof will be omitted. FIG. 8(a) shows an example of the configuration of the semiconductor device 10D, FIG. 8(b) shows the result of simulating the electric field distribution in the semiconductor device 10D according to the present embodiment, and FIG. 8(c) shows a semiconductor device for comparison. It shows the results of simulating the electric field distribution in the device 10C.
図８（ａ）に示すように、半導体装置１０Ｄでは、ＳＴＩ部３４の端部Ｔの近傍にＰ型注入領域４０を形成している。Ｐ型注入領域４０は、Ｎ型のドリフト層３８の一部にＰ型不純物をイオン注入して形成した領域であり、Ｐ型不純物としては例えばボロンを用いることができる。半導体装置１０Ｄでは、３層のドリフト層３８の一番表面に近い注入層にＰ型注入領域４０を形成する形態を例示しているが、Ｐ型注入領域４０を形成する位置は電界集中点の位置を考慮して決めればよく、それより下側の注入層に形成してもよい。また、Ｐ型注入領域４０に注入するＰ型の不純物の濃度は注入されるドリフト層３８の注入層のＮ型不純物の濃度より薄くする。つまり、Ｐ型注入領域４０はＮ型を維持するようにする。 As shown in FIG. 8A, in the semiconductor device 10D, a P-type implantation region 40 is formed near the end T of the STI section 34. As shown in FIG. The P-type implanted region 40 is a region formed by ion-implanting a P-type impurity into a part of the N-type drift layer 38, and boron, for example, can be used as the P-type impurity. In the semiconductor device 10D, the P-type injection region 40 is formed in the injection layer closest to the surface of the three-layer drift layer 38, but the position where the P-type injection region 40 is formed is at the point of electric field concentration. It may be determined by considering the position, and may be formed in the injection layer below it. Further, the concentration of the P-type impurity implanted into the P-type implantation region 40 is made lower than the concentration of the N-type impurity of the implanted layer of the drift layer 38 to be implanted. In other words, the P-type implanted region 40 is kept N-type.
Ｐ型注入領域４０は、ゲート酸化膜２６にかかる垂直電界をより緩和する作用を奏する。つまり、Ｐ型注入領域４０は、ドリフト層３８においてＳＴＩ部３４の端部Ｔ近傍のＮ型濃度を下げて抵抗を大きくし、電流を流れにくくする作用を奏する。換言すれば、ゲート酸化膜２６の直下の電位を下げることによって半導体装置１０Ｃよりもさらにゲート酸化膜２６にかかる垂直電界を緩和することができる。そのため、半導体装置１０Ｄによれば微小リーク電流の発生をより効果的に抑えることが可能となるので、経時的絶縁膜破壊の発生がより抑制され、耐圧がより向上する。 P-type implantation region 40 has the effect of further relaxing the vertical electric field applied to gate oxide film 26. That is, the P-type implanted region 40 has the effect of lowering the N-type concentration near the end T of the STI section 34 in the drift layer 38, increasing the resistance, and making it difficult for current to flow. In other words, by lowering the potential directly under the gate oxide film 26, the vertical electric field applied to the gate oxide film 26 can be further relaxed than in the semiconductor device 10C. Therefore, according to the semiconductor device 10D, it is possible to more effectively suppress the generation of minute leakage current, so that the occurrence of insulation film breakdown over time is further suppressed, and the withstand voltage is further improved.
図８（ｂ）および（ｃ）に示すシミュレーション結果を比較して明らかなように、半導体装置１０Ｃ（図８（ｃ））の電界分布と比較して、半導体装置１０Ｄ（図８（ｂ））の電界分布はより緩和されている。 As is clear from comparing the simulation results shown in FIGS. 8(b) and 8(c), the electric field distribution of the semiconductor device 10D (FIG. 8(b)) is different from that of the semiconductor device 10C (FIG. 8(c)). The electric field distribution is more relaxed.
なお、上記各実施の形態に係る半導体装置（半導体装置１０、１０Ａ～１０Ｄ）を個別に説明したが、各半導体装置はゲート酸化膜２６にかかる垂直電界の緩和という目的を共通にしており、半導体装置の各々の構成を組み合わせた形態としてもよい。例えば、半導体装置１０Ｄでは、厚膜部３６を備えた半導体装置１０Ｃ（図５）にＰ型注入領域４０を形成する形態を例示して説明したが、これに限られず、半導体装置１０、１０Ａ、１０Ｂの各々にＰ型注入領域４０を形成した形態としてもよい。 Although the semiconductor devices (semiconductor devices 10, 10A to 10D) according to each of the above embodiments have been individually described, each semiconductor device has a common purpose of alleviating the vertical electric field applied to the gate oxide film 26. The configuration of each device may be combined. For example, in the semiconductor device 10D, the P-type implantation region 40 is formed in the semiconductor device 10C (FIG. 5) having the thick film portion 36. It is also possible to form a P-type implantation region 40 in each of the regions 10B.
また、上記各実施の形態では３層の注入層を有するドリフト層３８を例示して説明したが、これは電界緩和をより効率的に行うことを意図したものであり、電界緩和の程度等によっては、２層または１層のドリフト層を有する形態、あるいはドリフト層を備えない形態としてもよい。 Further, in each of the above embodiments, the drift layer 38 having three injection layers has been described as an example, but this is intended to more efficiently relax the electric field, and the degree of electric field relaxation may vary depending on the degree of electric field relaxation. may have two or one drift layers, or may have no drift layer.
１０ 半導体装置
１２ 基板
１４ Ｐ拡散層
１６ Ｎ－拡散層
１８ ソース領域
２０ ドレイン領域
２２ ソース端子
２４ ドレイン端子
２６ ゲート酸化膜
２８ ゲート電極
３０、３０－１、３０－２ ゲート端子
３２－１、３２－２ サイドウォール
３４ ＳＴＩ部
３６ 厚膜部
３８、３８Ａ ドリフト層
４０ Ｐ型注入領域
４２ 拡張ゲート電極
４４ 第２ゲート電極
５０ 主面
７０ 半導体装置
７２ 基板
７４ Ｐ層
７６ Ｎ－層
７８ ソース領域
８０ ドレイン領域
８２ ソース端子
８４ ドレイン端子
８６ ゲート酸化膜
８８ ゲート電極
９０ ゲート端子
９４ ＳＴＩ部
９８ ドリフト層
Ｅ１、Ｅ２ 電界集中点
ＰＮ ＰＮ接合
Ｓ１～Ｓ３ 角部
Ｔ 端部
10 Semiconductor device 12 Substrate 14 P diffusion layer 16 N- diffusion layer 18 Source region 20 Drain region 22 Source terminal 24 Drain terminal 26 Gate oxide film 28 Gate electrode 30, 30-1, 30-2 Gate terminal 32-1, 32- 2 Sidewall 34 STI section 36 Thick film section 38, 38A Drift layer 40 P-type implantation region 42 Extended gate electrode 44 Second gate electrode 50 Principal surface 70 Semiconductor device 72 Substrate 74 P layer 76 N- layer 78 Source region 80 Drain region 82 Source terminal 84 Drain terminal 86 Gate oxide film 88 Gate electrode 90 Gate terminal 94 STI section 98 Drift layers E1, E2 Electric field concentration point PN PN junction S1 to S3 Corner T End
Claims (8)
前記半導体基板の一主面内に形成された第１導電型のソース領域と、
前記一主面内に形成された第１導電型のドレイン領域と、
前記一主面上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の下部に一端を有するSTIと、
前記一端の近傍に設けられるとともに前記ソース領域と前記ドレイン領域との間に発生する電界を緩和させる電界緩和部と、
を含み、
前記電界緩和部はL字型であり、L字の一端と角部は前記STIに埋め込まれ、他端側の少なくとも一部は前記STIの外に突出するように形成される
半導体装置。 a semiconductor substrate;
a first conductivity type source region formed within one main surface of the semiconductor substrate;
a first conductivity type drain region formed within the one main surface;
a gate electrode formed on the one main surface with an insulating film interposed therebetween;
an STI having one end under the gate electrode;
an electric field relaxation part that is provided near the one end and relaxes an electric field generated between the source region and the drain region;
including;
The electric field relaxation part is L-shaped, one end and corner of the L-shape is embedded in the STI, and at least a part of the other end is formed so as to protrude outside the STI.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the corner portion of the electric field relaxation portion and the corner portion of the STI are formed at different positions.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the STI has the other end at a position in contact with the drain region.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , further comprising a first conductivity type drift layer formed in the one main surface between a lower part of the gate electrode and the drain region.
前記ドレイン領域を含むように前記一主面内に形成されるとともに不純物濃度が前記ドリフト層より低くされた第１導電型の第２の領域と、
を含み、
前記第１の領域と前記第２の領域との界面が前記ゲート電極の下部に位置する
請求項４に記載の半導体装置。 a first region of a second conductivity type formed within the one main surface so as to include the source region;
a second region of a first conductivity type formed in the one main surface so as to include the drain region and having an impurity concentration lower than that of the drift layer;
including;
The semiconductor device according to claim 4, wherein an interface between the first region and the second region is located under the gate electrode.
請求項４に記載の半導体装置。 The semiconductor device according to claim 4, wherein the drift layer includes a plurality of diffusion layers of a first conductivity type formed at different distances from the one main surface.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the electric field relaxation section is made of polysilicon.
前記一端が前記ドレイン領域側の前記サイドウォールの下部に配置された
請求項１に記載の半導体装置。
The gate electrode further has sidewalls formed on both sides,
The semiconductor device according to claim 1, wherein the one end is disposed below the sidewall on the side of the drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023115530A JP2023126448A (en) | 2018-03-29 | 2023-07-13 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018064309A JP7040976B2 (en) | 2018-03-29 | 2018-03-29 | Semiconductor device |
| JP2022036355A JP7315743B2 (en) | 2018-03-29 | 2022-03-09 | semiconductor equipment |
| JP2023115530A JP2023126448A (en) | 2018-03-29 | 2023-07-13 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022036355A Division JP7315743B2 (en) | 2018-03-29 | 2022-03-09 | semiconductor equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2023126448A true JP2023126448A (en) | 2023-09-07 |
Family
ID=87427958
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022036355A Active JP7315743B2 (en) | 2018-03-29 | 2022-03-09 | semiconductor equipment |
| JP2023115530A Pending JP2023126448A (en) | 2018-03-29 | 2023-07-13 | Semiconductor device |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022036355A Active JP7315743B2 (en) | 2018-03-29 | 2022-03-09 | semiconductor equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JP7315743B2 (en) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548874B1 (en) * | 1999-10-27 | 2003-04-15 | Texas Instruments Incorporated | Higher voltage transistors for sub micron CMOS processes |
| DE102004049246A1 (en) * | 2004-10-01 | 2006-04-06 | Atmel Germany Gmbh | Lateral DMOS transistor and method for its manufacture |
| US9299831B2 (en) * | 2012-10-16 | 2016-03-29 | Asahi Kasei Microdevices Corporation | Field effect transistor and semiconductor device |
| JP2015023208A (en) * | 2013-07-22 | 2015-02-02 | 旭化成エレクトロニクス株式会社 | Field effect transistor, semiconductor device and method for manufacturing field effect transistor |
| JP5983658B2 (en) * | 2014-02-26 | 2016-09-06 | トヨタ自動車株式会社 | Semiconductor device |
| JP6279346B2 (en) * | 2014-02-27 | 2018-02-14 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| JP6509665B2 (en) * | 2015-07-23 | 2019-05-08 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
-
2022
- 2022-03-09 JP JP2022036355A patent/JP7315743B2/en active Active
-
2023
- 2023-07-13 JP JP2023115530A patent/JP2023126448A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP7315743B2 (en) | 2023-07-26 |
| JP2022078256A (en) | 2022-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7040976B2 (en) | Semiconductor device | |
| US9543379B2 (en) | Semiconductor device with peripheral breakdown protection | |
| US8541862B2 (en) | Semiconductor device with self-biased isolation | |
| JP3721172B2 (en) | Semiconductor device | |
| KR101864889B1 (en) | Lateral DMOS transistor and method of fabricating the same | |
| US10784337B2 (en) | MOSFET and a method for manufacturing the same | |
| US11322617B2 (en) | Semiconductor device | |
| US10068965B1 (en) | Lateral high-voltage device | |
| US9853099B1 (en) | Double diffused metal oxide semiconductor device and manufacturing method thereof | |
| TW201801318A (en) | Semiconductor device and semiconductor device manufacturing method | |
| US10355088B2 (en) | Metal oxide semiconductor device having mitigated threshold voltage roll-off and threshold voltage roll-off mitigation method thereof | |
| KR20150073914A (en) | Diode structure compatible with finfet process | |
| JP2010087436A (en) | Semiconductor device | |
| KR20110078621A (en) | Semiconductor device, and fabricating method thereof | |
| TWI605586B (en) | Lateral double diffused metal oxide semiconductor device and manufacturing method thereof | |
| JP4952042B2 (en) | Semiconductor device | |
| WO2019174495A1 (en) | Anti-static metal oxide semiconductor field effect transistor structure | |
| JP7315743B2 (en) | semiconductor equipment | |
| US10756209B2 (en) | Semiconductor device | |
| JP5092202B2 (en) | Semiconductor device | |
| JP2012160685A (en) | Semiconductor device and method of manufacturing semiconductor device | |
| KR100954422B1 (en) | Structure of high voltage transistor with shallow trench isolation layer | |
| JP2010245369A (en) | Ldmos transistor and method of manufacturing the same | |
| JP7405230B2 (en) | switching element | |
| KR20130073776A (en) | Ldmos transistor device and preparing method of the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230814 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230814 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240604 |