JP2015023208A - Field effect transistor, semiconductor device and method for manufacturing field effect transistor - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a field effect transistor, a semiconductor device and a method for manufacturing a field effect transistor, which can improve drain withstand voltage (BVdss-ON) in an ON state and inhibit deterioration in characteristics caused by hot carrier.SOLUTION: A field effect transistor comprises: a field oxide film 31 arranged on an N-type drift region 20 located between a channel region and N-type drain 9 of a silicon substrate 1; an N-type drift layer 21 arranged below the drift region 20 and the drain 9 of the silicon substrate 1; and an N-type field relaxation layer 25 arranged on an extension part 21A that a drift layer 21 of the silicon substrate 1 has. The field relaxation layer 25 is an impurity diffusion layer having an N-type impurity concentration higher than that of the drift layer 21.

Description

本発明は、電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法に関し、特に、オン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上させると共に、ホット・キャリアによる特性劣化を抑制できるようにした電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法に関する。   The present invention relates to a field effect transistor, a semiconductor device, and a method for manufacturing a field effect transistor, and more particularly, an electric field that improves drain breakdown voltage (BVdss-ON) in an on state and suppresses characteristic deterioration due to hot carriers. The present invention relates to an effect transistor, a semiconductor device, and a method for manufacturing a field effect transistor.

従来から、ドレイン近傍の不純物層が横方向に拡散した構造のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタが知られており、ＬＤＭＯＳトランジスタの高耐圧化及び低オン抵抗化を図る研究がなされている（例えば、非特許文献１参照）。
図７は、従来例に係るＬＤＭＯＳトランジスタ４５０の構成例を示す断面図である。図７に示すように、このＬＤＭＯＳトランジスタ４５０は、シリコン基板４０１上に配置されたゲート絶縁膜４０３と、ゲート絶縁膜４０３上に配置されたゲート電極４０５と、シリコン基板１のうちのゲート電極４０５の両側下に配置されたＮ型のソース（Ｎ＋層）４０７及びドレイン（図示せず）と、シリコン基板４０１のうちのＮ型のドリフト領域上に配置されたフィールド酸化膜４３１と、シリコン基板４０１のうちのドリフト領域及びドレイン下に配置されたＮ型のドリフト層（Ｎ−層）４２１と、シリコン基板４０１に配置されたＰ型のボディ層（Ｐ層）４５３と、を備える。 Conventionally, LDMOS (Laterally Diffused MOS) transistors having a structure in which an impurity layer in the vicinity of a drain is diffused in a lateral direction are known, and researches for increasing the breakdown voltage and reducing the on-resistance of LDMOS transistors have been made (for example, Non-patent document 1).
FIG. 7 is a cross-sectional view showing a configuration example of an LDMOS transistor 450 according to a conventional example. As shown in FIG. 7, the LDMOS transistor 450 includes a gate insulating film 403 disposed on the silicon substrate 401, a gate electrode 405 disposed on the gate insulating film 403, and a gate electrode 405 of the silicon substrate 1. N-type source (N + layer) 407 and drain (not shown) disposed below both sides of the silicon substrate 401, a field oxide film 431 disposed on the N-type drift region of the silicon substrate 401, and the silicon substrate 401 And an N-type drift layer (N− layer) 421 disposed below the drain region and the drain, and a P-type body layer (P layer) 453 disposed on the silicon substrate 401.

Ｋｗａｎｇ−Ｙｏｕｎｇ Ｋｏ ｅｔ ａｌ．， “ＢＤ１８０ＬＶ−０．１８μｍ ＢＣＤ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｂｅｓｔ−ｉｎ−Ｃｌａｓｓ ＬＤＭＯＳ ｆｒｏｍ ７Ｖ ｔｏ ３０Ｖ，” Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２２ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ， Ｈｉｒｏｓｈｉｍａ，ｐｐ．７１−７４， ２０１０Kwang-Young Ko et al. , “BD180LV-0.18 μm BCD Technology with Best-in-Class LDMOS from 7V to 30V,” Processeds of The 22nd International Symptom on Power Semiconductor & Power Semiconductor. 71-74, 2010

ところで、図７に示したＬＤＭＯＳトランジスタ４５０の形成プロセスでは、シリコン基板４０１にドリフト層４２１を形成するためにイオン注入（即ち、ドリフトイオン注入）を行う。このイオン注入は、チャネリング防止のため、シリコン基板４０１表面の垂直方向（即ち、Ｚ軸方向）に対して７°傾斜してＮ型不純物をイオン注入する。その後、ＬＯＣＯＳ法により、シリコン基板４０１にフィールド酸化膜４３１を形成する。このフィールド酸化膜４３１の形成過程で不純物を拡散させて、ドリフト層４２１を形成する。   By the way, in the formation process of the LDMOS transistor 450 shown in FIG. 7, ion implantation (that is, drift ion implantation) is performed in order to form the drift layer 421 in the silicon substrate 401. In this ion implantation, in order to prevent channeling, N-type impurities are ion-implanted with an inclination of 7 ° with respect to the vertical direction (ie, the Z-axis direction) of the surface of the silicon substrate 401. Thereafter, a field oxide film 431 is formed on the silicon substrate 401 by the LOCOS method. Impurities are diffused during the formation process of the field oxide film 431 to form the drift layer 421.

ここで、上記の製造方法では、ドリフト層４２１のうちのチャネルとなる領域（以下、チャネル領域）側の端部、即ち、チャネル領域側のドリフト端では、シリコン基板４０１表面から深さ方向に向かう電流経路に沿って、Ｎ型の不純物密度が上昇する。具体的には、チャネル領域４１０側のドリフト端のうち、表面近傍の位置Ａ´における正味Ｎ型ドーピング密度をＮｄ（Ａ´）とし、フィールド酸化膜４３１の底部近傍の位置Ｂ´における正味Ｎ型ドーピング密度をＮｄ（Ｂ´）としたとき、Ｎｄ（Ｂ´）／Ｎｄ（Ａ´）＝５〜１０程度となる。なお、正味Ｎ型ドーピング密度Ｎｄとは、ドナーとして実質的に作用す
るＮ型不純物のドーピング密度のことであり、Ｎ型ドーピング密度をＰ型ドーピング密度で相殺した後の実質的なドーピング密度のことである。 Here, in the manufacturing method described above, at the end of the drift layer 421 on the channel region (hereinafter referred to as channel region) side, that is, at the drift end on the channel region side, the surface of the silicon substrate 401 is directed in the depth direction. The N-type impurity density increases along the current path. Specifically, out of the drift end on the channel region 410 side, the net N-type doping density at the position A ′ near the surface is Nd (A ′), and the net N-type at the position B ′ near the bottom of the field oxide film 431 is used. When the doping density is Nd (B ′), Nd (B ′) / Nd (A ′) = about 5 to 10. The net N-type doping density Nd is a doping density of N-type impurities that substantially act as a donor, and is a substantial doping density after offsetting the N-type doping density with the P-type doping density. It is.

チャネル領域側のドリフト端では、Ｎ型の不純物密度が上昇することにより、ゲート電極４０５に中間ゲート電圧を印加するとＫｉｒｋ効果によるインパクト・イオンが発生する。そして、インパクト・イオンで生じたホット・キャリアが、ゲート絶縁膜４０３に飛び込んでＬＤＭＯＳトランジスタの特性劣化を引き起し、デバイス寿命を縮めてしまう（即ち、ホット・キャリア耐性悪化）という課題があった。   At the drift end on the channel region side, the N-type impurity density increases, so that when an intermediate gate voltage is applied to the gate electrode 405, impact ions are generated by the Kirk effect. Then, there is a problem that hot carriers generated by impact ions jump into the gate insulating film 403 to cause deterioration of characteristics of the LDMOS transistor and shorten the device life (that is, deterioration of hot carrier resistance). .

なお、中間ゲート電圧とは、ソース・ドレイン間を流れる電流（即ち、ドレイン電流）Ｉｄｓによる電子密度ｎについて、Ｎｄ（Ａ´）＜ｎ＜Ｎｄ（Ｂ´）であるときのゲート電圧のことである。また、Ｋｉｒｋ効果とは、一般に能動動作をしているバイポーラトランジスタにおいて、ベースの少数キャリアがコレクタ領域へ注入される際に、この少数キャリア密度がコレクタのドーピング密度を超えると、ベースの空間電荷領域がコレクタ側へ広がり、それに伴いベースの中性領域自身も広がることである。この効果は、ＬＤＭＯＳトランジスタでも同様に起こる。即ち、飽和動作をしているＬＤＭＯＳトランジスタにおいて、チャネル領域のキャリアがドリフト領域へ注入される際に、そのキャリア密度がドリフト領域のドーピング密度を超えると、チャネル領域側ドリフト端にてチャネル領域の空間電荷領域がドリフト側に広がる。この課題について、より具体的に説明する。   The intermediate gate voltage is the gate voltage when Nd (A ′) <n <Nd (B ′) with respect to the electron density n due to the current flowing between the source and drain (ie, drain current) Ids. is there. In addition, the Kirk effect generally refers to a base space charge region when a minority carrier density exceeds a collector doping density when minority carriers in a base are injected into a collector region in a bipolar transistor that is actively operating. Is spreading to the collector side, and the neutral region of the base itself is also spread accordingly. This effect also occurs in the LDMOS transistor. That is, in the LDMOS transistor performing the saturation operation, when carriers in the channel region are injected into the drift region, if the carrier density exceeds the doping density of the drift region, the channel region space at the drift end on the channel region side. The charge region expands on the drift side. This problem will be described more specifically.

図８は、ＬＤＭＯＳトランジスタ４５０のチャネル領域側のドリフト端における正味Ｎ型ドーピング密度Ｎｄと、ドレイン電流Ｉｄｓによる電子密度ｎとを示した図である。より詳しくは、図８（ａ）は、ＬＤＭＯＳトランジスタ４５０の飽和動作時（即ち、オン状態で、ソース・ドレイン間の電圧（即ち、ドレイン電圧）Ｖｄｓが変化してもドレイン電流Ｉｄｓがほぼ一定の領域）で、且つ高ゲート電圧であるときの、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとを示した図である。図８（ｂ）は、ＬＤＭＯＳトランジスタ４５０の飽和動作時で、且つ中間ゲート電圧であるときの、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとを示した図である。なお、図８（ａ）及び（ｂ）において、横軸は電流経路に沿った深さを示し、縦軸は密度（電子密度又はドーピング密度）を示す。また、高ゲート電圧とは、ｎ＞Ｎｄ（Ｂ´）であるときのゲート電圧のことである。   FIG. 8 is a diagram showing the net N-type doping density Nd at the drift end on the channel region side of the LDMOS transistor 450 and the electron density n due to the drain current Ids. More specifically, FIG. 8A shows that the drain current Ids is substantially constant during the saturation operation of the LDMOS transistor 450 (that is, in the ON state, even if the source-drain voltage (ie, drain voltage) Vds changes). FIG. 9 is a diagram showing a net N-type doping density Nd and an electron density n when the region is a high gate voltage. FIG. 8B is a diagram illustrating the net N-type doping density Nd and the electron density n when the LDMOS transistor 450 is in the saturation operation and at the intermediate gate voltage. 8A and 8B, the horizontal axis indicates the depth along the current path, and the vertical axis indicates the density (electron density or doping density). The high gate voltage is a gate voltage when n> Nd (B ′).

図８（ａ）に示す場合は、ドリフト層４２１全体が空乏化しており、空乏化したドリフト層４２１の位置Ａ´から位置Ｂ´に至る電流経路において、正味Ｎ型ドーピング密度Ｎｄは電子密度ｎよりも小さい。
このため、位置Ａ´から位置Ｂ´に至る電流経路の実効電荷はドリフト層の極性とは逆のＰ型（即ち、空乏化しているため実効電荷はマイナス）となり、ドレイン電圧Ｖｄｓによる電界のピーク位置は位置Ｂ´よりもさらにドレインに近い、ドレイン周辺となる。 In the case shown in FIG. 8A, the entire drift layer 421 is depleted, and in the current path from the position A ′ to the position B ′ of the depleted drift layer 421, the net N-type doping density Nd is the electron density n. Smaller than.
For this reason, the effective charge in the current path from the position A ′ to the position B ′ is P-type opposite to the polarity of the drift layer (that is, the effective charge is minus because it is depleted), and the electric field peak due to the drain voltage Vds. The position is near the drain, closer to the drain than the position B ′.

一方、図８（ｂ）に示す場合は、位置Ａ´から位置Ｂ´に至る電流経路の途中にある位置Ｃ´を境に、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとの大小関係が逆転する。即ち、位置Ａ´と位置Ｃ´の間では正味Ｎ型ドーピング密度Ｎｄは電子密度ｎ以下の値であるのに対し、位置Ｃ´と位置Ｂ´の間では正味Ｎ型ドーピング密度Ｎｄは電子密度ｎ以上の値となる。このため、位置Ｃ´と位置Ｂ´との間の実効電荷はドリフト層２１の極性であるＮ型のままであるが、位置Ａ´と位置Ｃ´との間の実効電荷はＰ型になり、位置Ｃ´でＰＮ接合面が形成される。   On the other hand, in the case shown in FIG. 8B, the magnitude relationship between the net N-type doping density Nd and the electron density n is reversed at the position C ′ in the middle of the current path from the position A ′ to the position B ′. To do. That is, between the position A ′ and the position C ′, the net N-type doping density Nd is not more than the electron density n, whereas between the position C ′ and the position B ′, the net N-type doping density Nd is the electron density. It becomes a value of n or more. Therefore, the effective charge between the position C ′ and the position B ′ remains the N type that is the polarity of the drift layer 21, but the effective charge between the position A ′ and the position C ′ becomes the P type. A PN junction surface is formed at position C ′.

ここで、図８（ｂ）に示す場合は、ドレイン電圧Ｖｄｓは、位置Ｃ´のＰＮ接合面に逆方向に印加される（即ち、逆バイアスとなる）。このため、ドレイン電圧Ｖｄｓにより、位置Ｃ´のＰＮ接合面には高電界が形成され、位置Ｃ´周辺でＫｉｒｋ効果によるインパクト・イオンが発生し易くなり、オン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を低下
させる可能性があった。また、位置Ｃ´はドレイン周辺よりもゲート絶縁膜に近いため、インパクト・イオンで生じたホット・キャリアがゲート絶縁膜中に飛び込み易い。ホット・キャリアがゲート絶縁膜に飛び込むと、ゲート絶縁膜中にトラップや界面準位を形成し、ＬＤＭＯＳトランジスタの特性劣化（例えば、オン抵抗の増大や閾値電圧Ｖｔｈ等の変動）を引き起す可能性があった。 Here, in the case shown in FIG. 8B, the drain voltage Vds is applied in the reverse direction to the PN junction surface at the position C ′ (that is, reverse bias is applied). Therefore, a high electric field is formed on the PN junction surface at the position C ′ due to the drain voltage Vds, and impact ions due to the Kirk effect are easily generated around the position C ′, and the drain breakdown voltage (BVdss-ON in the on state) ) May be reduced. Further, since the position C ′ is closer to the gate insulating film than the periphery of the drain, hot carriers generated by impact ions are likely to jump into the gate insulating film. When hot carriers jump into the gate insulating film, traps and interface states are formed in the gate insulating film, which may cause deterioration of the characteristics of the LDMOS transistor (for example, increase in on-resistance and fluctuation in threshold voltage Vth). was there.

そこで、この発明はこのような事情に鑑みてなされたものであって、オン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上すると共に、ホット・キャリアによる特性劣化を抑制できるようにした電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法を提供することを目的とする。   Accordingly, the present invention has been made in view of such circumstances, and is a field effect transistor that improves drain breakdown voltage (BVdss-ON) in an on state and can suppress deterioration of characteristics due to hot carriers. Another object of the present invention is to provide a semiconductor device and a method for manufacturing a field effect transistor.

上記課題を解決するために、本発明の一態様に係る電界効果トランジスタは、半導体基板に形成された電界効果トランジスタであって、前記半導体基板のうちのチャネルとなる領域と第１導電型のドレインとの間に位置する第１導電型のドリフト領域上に配置されたフィールド酸化膜と、前記半導体基板のうちの前記ドリフト領域及び前記ドレイン下に配置され、前記フィールド酸化膜の端部から前記チャネルとなる領域方向に延出した延出部を有する第１導電型のドリフト層と、前記半導体基板のうちの前記延出部上に配置されて前記ドリフト層よりも第１導電型の不純物濃度が高い第１不純物拡散層と、を備えることを特徴とする。   In order to solve the above problems, a field effect transistor according to one embodiment of the present invention is a field effect transistor formed over a semiconductor substrate, the region serving as a channel and the drain of the first conductivity type in the semiconductor substrate. A field oxide film disposed on the drift region of the first conductivity type located between the semiconductor substrate and the drift region and the drain of the semiconductor substrate, and the channel from the end of the field oxide film to the channel A first conductivity type drift layer having an extension extending in the direction of the region, and an impurity concentration of the first conductivity type than the drift layer disposed on the extension of the semiconductor substrate. And a high first impurity diffusion layer.

また、上記の電界効果トランジスタにおいて、前記半導体基板のうちの前記ドリフト層下に配置されて前記半導体基板よりも第２導電型の不純物濃度が高い第２不純物拡散層、をさらに備えることを特徴としてもよい。
また、上記の電界効果トランジスタにおいて、前記ドリフト層は、第１ドリフト層と、前記第１ドリフト層上に配置されて該第１ドリフト層よりも第１導電型の不純物濃度が高い第２ドリフト層と、を有することを特徴としてもよい。 The field effect transistor may further include a second impurity diffusion layer disposed under the drift layer of the semiconductor substrate and having a second conductivity type impurity concentration higher than that of the semiconductor substrate. Also good.
In the field effect transistor, the drift layer includes a first drift layer and a second drift layer that is disposed on the first drift layer and has a higher impurity concentration of the first conductivity type than the first drift layer. It is good also as having.

また、上記の電界効果トランジスタにおいて、前記チャネルとなる領域と前記第１不純物拡散層との間に、前記延出部の一部が介在することを特徴としてもよい。
また、前記第１不純物拡散層は、前記ドリフト層を構成する第１導電型の不純物と同一の種類の不純物で構成されていることを特徴としてもよい。
本発明の別の態様に係る半導体装置は、上記の電界効果トランジスタを具備することを特徴とする。 The field effect transistor may be characterized in that a part of the extension portion is interposed between the channel region and the first impurity diffusion layer.
The first impurity diffusion layer may be made of the same type of impurities as the first conductivity type impurities constituting the drift layer.
A semiconductor device according to another aspect of the present invention includes the above-described field effect transistor.

本発明のさらに別の態様に係る電界効果トランジスタの製造方法は、上記の電界効果トランジスタの製造方法であって、前記半導体基板のうちの前記ドリフト領域に第１導電型の不純物をイオン注入する第１のイオン注入工程と、前記第１のイオン注入工程を行った後で前記半導体基板に熱酸化を施すことにより、前記ドリフト領域上にフィールド酸化膜を形成すると共に、前記第１のイオン注入工程で注入した不純物を拡散させて前記ドリフト層を形成する熱酸化・拡散工程と、前記熱酸化・拡散工程を行った後で、前記ドリフト層のうちの前記チャネルとなる領域側の端部に、前記第１のイオン注入工程で注入した不純物と同一の種類の不純物を該第１のイオン注入工程よりも浅い注入深さでイオン注入する第２のイオン注入工程と、前記第２のイオン注入工程を行った後で前記半導体基板に熱処理を施すことにより、前記第２のイオン注入工程で注入した不純物を拡散させて前記第１不純物拡散層を形成する熱処理工程と、を備えることを特徴とする。ここで、注入深さとは、不純物の注入量がピーク（最大）となるシリコン基板表面からの深さのことを意味する。   A field effect transistor manufacturing method according to still another aspect of the present invention is the above field effect transistor manufacturing method, wherein the first conductivity type impurity is ion-implanted into the drift region of the semiconductor substrate. A field oxide film is formed on the drift region by performing thermal oxidation on the semiconductor substrate after performing the first ion implantation step and the first ion implantation step. After performing the thermal oxidation / diffusion process of diffusing the impurities implanted in step, and forming the drift layer, and the thermal oxidation / diffusion process, at the end of the drift layer on the region side that becomes the channel, A second ion implantation step for implanting ions of the same type as the impurities implanted in the first ion implantation step at an implantation depth shallower than that of the first ion implantation step; A heat treatment step of forming the first impurity diffusion layer by diffusing the impurities implanted in the second ion implantation step by performing a heat treatment on the semiconductor substrate after performing the second ion implantation step; It is characterized by providing. Here, the implantation depth means the depth from the surface of the silicon substrate at which the impurity implantation amount reaches a peak (maximum).

本発明の一態様によれば、延出部上に第１不純物拡散層が配置されているため、ドリフト層のチャネル領域側の端部（即ち、チャネル領域側のドリフト端）では、シリコン基板の表面から深さ方向へ不純物密度を低くすることができる。これにより、電界効果トランジスタの飽和動作時（即ち、オン状態で、ドレイン電圧Ｖｄｓが変化してもドレイン電流Ｉｄｓがほぼ一定の領域）で、且つ高ゲート電圧印加時に、チャネル領域のドリフト端の表面側（例えば、後述する図４の位置Ａ−位置Ｃ間）では、その実効電荷の極性がドレイン電流Ｉｄｓの影響により反転することを防ぐことができる。   According to one aspect of the present invention, since the first impurity diffusion layer is disposed on the extending portion, the end of the drift layer on the channel region side (that is, the drift end on the channel region side) of the silicon substrate Impurity density can be lowered from the surface in the depth direction. Thereby, the surface of the drift end of the channel region at the time of saturation operation of the field effect transistor (that is, a region where the drain current Ids is almost constant even when the drain voltage Vds changes in the ON state) and at the time of applying a high gate voltage. On the side (for example, between position A and position C in FIG. 4 described later), the polarity of the effective charge can be prevented from being reversed due to the influence of the drain current Ids.

その結果、ドリフト層の電流経路にＰＮ接合面が形成されるが、このＰＮ接合面に対してドレイン電圧Ｖｄｓは順バイアスとなるため、該ＰＮ接合面に形成される電界を低くする（即ち、電界を緩和する）ことができる。従って、ＰＮ接合面でのＫｉｒｋ効果の発生を抑制することができ、Ｋｉｒｋ効果によるインパクト・イオン化を低減することができるので、ホット・キャリアによる特性劣化を抑制することができ、かつオン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上させることもできる。   As a result, a PN junction surface is formed in the current path of the drift layer. Since the drain voltage Vds is forward-biased with respect to the PN junction surface, the electric field formed on the PN junction surface is reduced (ie, The electric field can be relaxed). Therefore, the generation of the Kirk effect at the PN junction surface can be suppressed, and impact ionization due to the Kirk effect can be reduced, so that the deterioration of characteristics due to hot carriers can be suppressed and the ON state can be reduced. The drain breakdown voltage (BVdss-ON) can also be improved.

第１実施形態に係る半導体装置１００の構成例を示す断面図。FIG. 3 is a cross-sectional view showing a configuration example of the semiconductor device 100 according to the first embodiment. 半導体装置１００の製造方法を工程順に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device 100 in order of a process. 半導体装置１００の製造方法を工程順に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device 100 in order of a process. 第１実施形態の効果を説明するための図。The figure for demonstrating the effect of 1st Embodiment. 第２実施形態に係る半導体装置２００の構成例を示す断面図。Sectional drawing which shows the structural example of the semiconductor device 200 concerning 2nd Embodiment. 第３実施形態に係る半導体装置３００の構成例を示す断面図。Sectional drawing which shows the structural example of the semiconductor device 300 which concerns on 3rd Embodiment. 従来例に係るＬＤＭＯＳトランジスタ４５０の構成例を示す断面図。Sectional drawing which shows the structural example of the LDMOS transistor 450 which concerns on a prior art example. 課題を説明するための図。The figure for demonstrating a subject.

以下、本発明に係る各実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。   Embodiments according to the present invention will be described below with reference to the drawings. Note that, in each drawing described below, parts having the same configuration are denoted by the same reference numerals, and repeated description thereof is omitted.

〔第１実施形態〕
（構造）
図１（ａ）は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。また、図１（ｂ）は、図１（ａ）の破線で囲む部分を拡大して示した断面図である。なお、図１（ｂ）では、層間絶縁膜３３の図示を省略している。
図１（ａ）及び（ｂ）に示すように、この半導体装置１００は、例えば、Ｐ型のシリコン基板（Ｐ−ｓｕｂ）１と、シリコン基板１に形成されたＮチャネル型のＬＤＭＯＳトランジスタ５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ５０を覆う層間絶縁膜３３と、層間絶縁膜３３を貫いてＬＤＭＯＳトランジスタ５０に接続するコンタクト電極５５と、層間絶縁膜３３上に配置されてコンタクト電極５５に接続する配線層５７と、層間絶縁膜３３上に配置されて配線層５７を覆う保護膜６１と、を備える。 [First Embodiment]
(Construction)
FIG. 1A is a cross-sectional view showing a configuration example of the semiconductor device 100 according to the first embodiment of the present invention. FIG. 1B is an enlarged cross-sectional view of a portion surrounded by a broken line in FIG. In FIG. 1B, the interlayer insulating film 33 is not shown.
As shown in FIGS. 1A and 1B, the semiconductor device 100 includes, for example, a P-type silicon substrate (P-sub) 1 and an N-channel LDMOS transistor 50 formed on the silicon substrate 1. An interlayer insulating film 33 disposed on the silicon substrate 1 and covering the LDMOS transistor 50, a contact electrode 55 passing through the interlayer insulating film 33 and connected to the LDMOS transistor 50, and a contact electrode 55 disposed on the interlayer insulating film 33. And a protective film 61 disposed on the interlayer insulating film 33 and covering the wiring layer 57.

ＬＤＭＯＳトランジスタ５０は、シリコン基板１上に配置されたゲート絶縁膜３と、ゲート絶縁膜３上に配置されたゲート電極５と、シリコン基板１のうちのゲート電極５の両側下に配置されたＮ型のソース（Ｎ＋層）７及びドレイン（Ｎ＋層）９と、シリコン基板１のうちのＮ型のドリフト領域２０上に配置されたフィールド酸化膜３１と、シリコン基板１のうちのドリフト領域２０及びドレイン９下に配置されたＮ型のドリフト層（Ｎ−層）２１と、シリコン基板１のうちのドリフト層２１が有する延出部２１Ａ上に配置されたＮ型の電界緩和層（Ｎ層）２５と、シリコン基板１に配置されたＰ型のボディ層（Ｐ層）５３と、Ｐ型のピックアップ層（Ｐ＋層）３５と、を備える。ここで、ドリフト領域２０
は、シリコン基板１のうちのチャネルとなる領域（以下、チャネル領域）１０とドレイン９との間に位置する領域である。 The LDMOS transistor 50 includes a gate insulating film 3 disposed on the silicon substrate 1, a gate electrode 5 disposed on the gate insulating film 3, and N disposed on both sides of the gate electrode 5 in the silicon substrate 1. Type source (N + layer) 7 and drain (N + layer) 9, field oxide film 31 disposed on N type drift region 20 in silicon substrate 1, drift region 20 in silicon substrate 1, and An N type drift layer (N− layer) 21 disposed under the drain 9 and an N type electric field relaxation layer (N layer) disposed on the extending portion 21 </ b> A of the drift layer 21 of the silicon substrate 1. 25, a P-type body layer (P layer) 53 disposed on the silicon substrate 1, and a P-type pickup layer (P + layer) 35. Here, the drift region 20
Is a region located between a drain region 9 and a region (hereinafter referred to as channel region) 10 of the silicon substrate 1.

ゲート絶縁膜３は、例えば、シリコン基板１を熱酸化することにより得られるシリコン酸化膜である。フィールド酸化膜３１は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法で形成されたシリコン酸化膜である。図１（ａ）及び（ｂ）に示すように、ゲート電極５は、ゲート絶縁膜３上からフィールド酸化膜３１上にかけて形成されている。また、ソース７及びドレイン９はそれぞれＮ型不純物を高濃度に含み、フィールド酸化膜３１下からそれぞれ露出している。 The gate insulating film 3 is, for example, a silicon oxide film obtained by thermally oxidizing the silicon substrate 1. The field oxide film 31 is made of LOCOS (LOCal Oxidation).
It is a silicon oxide film formed by the of silicon method. As shown in FIGS. 1A and 1B, the gate electrode 5 is formed from the gate insulating film 3 to the field oxide film 31. The source 7 and the drain 9 each contain an N-type impurity at a high concentration, and are exposed from below the field oxide film 31.

Ｎ型のドリフト層２１はドリフト領域２０及びドレイン９下に配置され、その上側部分はフィールド酸化膜３１に接している。ドリフト層２１は、ソース７、ドレイン９よりもＮ型の不純物濃度が低い。また、ドリフト層２１は、チャネル長方向（例えば、Ｘ軸方向）において、フィールド酸化膜３１の端部の下からチャネル領域１０側へ延出した延出部２１Ａを有する。この延出部２１Ａが蓄積領域３０を構成している。なお、蓄積領域とは、ゲート電極に正のバイアスが加えられた時に、多数キャリアがゲート絶縁膜側に引き寄せられて蓄積される領域のことである。   The N type drift layer 21 is disposed under the drift region 20 and the drain 9, and the upper portion thereof is in contact with the field oxide film 31. The drift layer 21 has an N-type impurity concentration lower than that of the source 7 and the drain 9. The drift layer 21 has an extending portion 21A extending from below the end portion of the field oxide film 31 toward the channel region 10 in the channel length direction (for example, the X-axis direction). This extending portion 21 </ b> A constitutes the accumulation region 30. Note that the accumulation region is a region where majority carriers are attracted and accumulated toward the gate insulating film when a positive bias is applied to the gate electrode.

電界緩和層２５は、シリコン基板１のうちの延出部２１Ａ上に配置されたＮ型の不純物拡散層である。電界緩和層２５は、ドリフト層２１よりもＮ型の不純物濃度が高い。また、電界緩和層２５とチャネル領域１０との間には、延出部２１Ａの一部が配置されている（即ち、介在している）。チャネル領域側のドリフト端のうち、表面近傍の位置Ａにおける正味Ｎ型ドーピング密度をＮｄ（Ａ）とし、フィールド酸化膜３１の底部近傍の位置Ｂにおける正味Ｎ型ドーピング密度をＮｄ（Ｂ）としたとき、Ｎｄ（Ｂ）／Ｎｄ（Ａ）＝０．５〜０．２程度である。   The electric field relaxation layer 25 is an N-type impurity diffusion layer disposed on the extending portion 21 </ b> A of the silicon substrate 1. The electric field relaxation layer 25 has an N-type impurity concentration higher than that of the drift layer 21. In addition, a part of the extending portion 21 </ b> A is disposed (that is, interposed) between the electric field relaxation layer 25 and the channel region 10. Of the drift edges on the channel region side, the net N-type doping density at position A near the surface is Nd (A), and the net N-type doping density at position B near the bottom of the field oxide film 31 is Nd (B). At this time, Nd (B) / Nd (A) = about 0.5 to 0.2.

本実施形態において、電界緩和層２５は、ドリフト層２１を構成する不純物と同一の種類の不純物で構成されていることが好ましい。例えば、ドリフト層２１がＰ（リン）イオンで構成されているのであれば、電界緩和層２５もＰ（リン）イオンで構成されていることが好ましい。それにより、Ｋｉｒｋ効果をより抑制することができる。
Ｐ型のボディ層５３は、シリコン基板１のうちのソース７下からチャネル領域１０にかけて配置されている。この実施形態では、例えばボディ層５３がチャネル領域１０の少なくとも一部を構成している。また、Ｐ型のピックアップ層３５は、ボディ層５３の内側であって、例えば、ソース７のチャネル領域と接する側の反対側に配置されており、ボディ層５３及びソース７と電気的に接続している。ボディ層５３及びピックアップ層３５の何れも、シリコン基板１よりもＰ型の不純物濃度が高い。また、例えば、ピックアップ層３５はボディ層５３よりもＰ型の不純物濃度が高い。なお、ソース７及びピックアップ層３５は、これらの上を跨るように配置されたコンタクト電極５５によって電気的に接続されて、同電位（例えば、接地電位）に設定される。 In the present embodiment, the electric field relaxation layer 25 is preferably made of the same type of impurities as the impurities constituting the drift layer 21. For example, if the drift layer 21 is composed of P (phosphorus) ions, the electric field relaxation layer 25 is also preferably composed of P (phosphorus) ions. Thereby, the Kirk effect can be further suppressed.
The P-type body layer 53 is disposed from the bottom of the source 7 of the silicon substrate 1 to the channel region 10. In this embodiment, for example, the body layer 53 constitutes at least a part of the channel region 10. The P-type pickup layer 35 is disposed on the inner side of the body layer 53, for example, on the side opposite to the side in contact with the channel region of the source 7, and is electrically connected to the body layer 53 and the source 7. ing. Both the body layer 53 and the pickup layer 35 have a higher P-type impurity concentration than the silicon substrate 1. For example, the pickup layer 35 has a higher P-type impurity concentration than the body layer 53. Note that the source 7 and the pickup layer 35 are electrically connected by a contact electrode 55 arranged so as to straddle the source 7 and the pickup layer 35, and are set to the same potential (for example, ground potential).

（製造方法）
次に、図１（ａ）及び（ｂ）に示した半導体装置１００の製造方法について説明する。
図２及び図３は、半導体装置１００の製造方法を工程順に示す断面図である。図２（ａ）に示すように、まず、シリコン基板１を用意する。次に、シリコン基板１の表面を熱酸化してシリコン酸化膜１１を形成する。そして、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上にレジストパターン１２を形成する。このレジストパターン１２は、Ｎ型のドリフト層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。次に、このレジストパターン１２をマスクに用いて、シリコン基板１にリン等のＮ型不純物をイオン注入する（第１のイオン注入工程）。イオン注入後、シリコン基板１の上方からレジストパターン１２を除去する。 (Production method)
Next, a method for manufacturing the semiconductor device 100 shown in FIGS. 1A and 1B will be described.
2 and 3 are cross-sectional views showing the method of manufacturing the semiconductor device 100 in the order of steps. As shown in FIG. 2A, first, a silicon substrate 1 is prepared. Next, the surface of the silicon substrate 1 is thermally oxidized to form a silicon oxide film 11. Then, a resist pattern 12 is formed on the silicon oxide film 11 using a photolithography technique. The resist pattern 12 has a shape that opens above a region where an N-type drift layer is formed and covers other regions. Next, N-type impurities such as phosphorus are ion-implanted into the silicon substrate 1 using the resist pattern 12 as a mask (first ion implantation step). After the ion implantation, the resist pattern 12 is removed from above the silicon substrate 1.

次に、図２（ｂ）に示すように、ＬＯＣＯＳ法により、シリコン基板１にフィールド酸化膜３１を形成する。また、フィールド酸化膜３１の形成過程で不純物を熱拡散させて、Ｎ型のドリフト層２１や、図示しないウェル拡散層を形成する（熱酸化・拡散工程）。
次に、フォトリソグラフィ技術を用いて、例えばシリコン酸化膜１１上にレジストパターン１３を形成する。このレジストパターン１３は、電界緩和層を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。そして、図２（ｃ）に示すように、このレジストパターン１３をマスクに用いて、シリコン基板１にリン等のＮ型不純物をイオン注入する（第２のイオン注入工程）。イオン注入後、シリコン基板１の上方からレジストパターン１３を除去する。 Next, as shown in FIG. 2B, a field oxide film 31 is formed on the silicon substrate 1 by the LOCOS method. Further, the N-type drift layer 21 and a well diffusion layer (not shown) are formed by thermally diffusing impurities in the process of forming the field oxide film 31 (thermal oxidation / diffusion process).
Next, a resist pattern 13 is formed on, for example, the silicon oxide film 11 using a photolithography technique. The resist pattern 13 has a shape that opens above the region where the electric field relaxation layer is formed and covers other regions. Then, as shown in FIG. 2C, N-type impurities such as phosphorus are ion-implanted into the silicon substrate 1 using the resist pattern 13 as a mask (second ion implantation step). After the ion implantation, the resist pattern 13 is removed from above the silicon substrate 1.

本実施形態において、第２のイオン注入工程では、第１のイオン注入工程で注入した不純物と同一の種類の不純物をイオン注入することが好ましい。例えば、第１のイオン注入工程で注入した不純物がＰ（リン）イオンの場合、第２のイオン注入工程でもＰ（リン）イオンを注入することが好ましい。また、第２のイオン注入工程では、第１のイオン注入工程よりも浅い注入深さで不純物をイオン注入する。このように第２のイオン注入工程では、第１のイオン注入工程で注入した不純物と同一の種類の不純物を、チャネル領域側のドリフト端の浅い領域にさらにイオン注入する。これにより、この浅い領域の実効電荷を上昇させる。   In the present embodiment, in the second ion implantation step, it is preferable to ion-implant impurities of the same type as the impurities implanted in the first ion implantation step. For example, when the impurity implanted in the first ion implantation step is P (phosphorus) ions, it is preferable to implant P (phosphorus) ions also in the second ion implantation step. In the second ion implantation step, impurities are ion-implanted at a shallower implantation depth than in the first ion implantation step. In this way, in the second ion implantation step, the same type of impurity as that implanted in the first ion implantation step is further implanted into a shallow region at the drift end on the channel region side. This increases the effective charge in this shallow region.

次に、シリコン基板１に熱処理を施す（熱処理工程）。これにより、図３（ａ）に示すように、シリコン基板１に電界緩和層２５を形成する。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、ボロン等のＰ型不純物をシリコン基板１に選択的にイオン注入する。そして、図示しないレジストパターンを除去した後で、シリコン基板１に熱処理を施す。これにより、図３（ｂ）に示すように、シリコン基板１にＰ型のボディ層５３を形成する。ボディ層５３の形成後、例えばシリコン酸化膜１１を除去する。 Next, heat treatment is performed on the silicon substrate 1 (heat treatment step). As a result, as shown in FIG. 3A, the electric field relaxation layer 25 is formed on the silicon substrate 1.
Next, a P-type impurity such as boron is selectively ion-implanted into the silicon substrate 1 by using a photolithography technique and an ion implantation technique. Then, after removing a resist pattern (not shown), the silicon substrate 1 is subjected to heat treatment. As a result, a P-type body layer 53 is formed on the silicon substrate 1 as shown in FIG. After the formation of the body layer 53, for example, the silicon oxide film 11 is removed.

次に、図３（ｃ）に示すように、シリコン基板１を熱酸化してゲート絶縁膜３を形成する。続いて、例えばＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、ゲート絶縁膜３上にポリシリコン膜を形成する。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて、ポリシリコン膜をパターニングする。これにより、ゲート絶縁膜３上にポリシリコン膜からなるゲート電極５を形成する。ゲート電極５の形成後、図示しないレジストパターンを除去する。   Next, as shown in FIG. 3C, the silicon substrate 1 is thermally oxidized to form a gate insulating film 3. Subsequently, a polysilicon film is formed on the gate insulating film 3 by using, for example, LPCVD (Low Pressure Chemical Vapor Deposition). Then, the polysilicon film is patterned using a photolithography technique and a dry etching technique. Thereby, a gate electrode 5 made of a polysilicon film is formed on the gate insulating film 3. After the formation of the gate electrode 5, a resist pattern (not shown) is removed.

次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のソース、ドレインを形成する領域に、リン又はヒ素等のＮ型不純物をイオン注入する。イオン注入後、図示しないレジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、シリコン基板１中で不純物を拡散させて、Ｎ型のソース７、ドレイン９（図１参照）を形成する。   Next, an N-type impurity such as phosphorus or arsenic is ion-implanted into the region of the silicon substrate 1 where the source and drain are to be formed using photolithography and ion implantation techniques. After the ion implantation, the resist pattern (not shown) is removed. Then, the silicon substrate 1 is subjected to heat treatment. Thus, impurities are diffused in the silicon substrate 1 to form an N-type source 7 and drain 9 (see FIG. 1).

次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のピックアップ層３５を形成する領域に、ボロン等のＰ型不純物をイオン注入する。イオン注入後、図示しないレジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、シリコン基板１中で不純物を拡散させて、ピックアップ層３５（図１参照）を形成する。   Next, using a photolithography technique and an ion implantation technique, a P-type impurity such as boron is ion-implanted into the region of the silicon substrate 1 where the pickup layer 35 is to be formed. After the ion implantation, the resist pattern (not shown) is removed. Then, the silicon substrate 1 is subjected to heat treatment. Thereby, the impurities are diffused in the silicon substrate 1 to form the pickup layer 35 (see FIG. 1).

次に、シリコン基板１上に層間絶縁膜３３（図１参照）を形成する。層間絶縁膜３３は例えばシリコン酸化膜であり、その形成は例えばＣＶＤ法で行う。そして、コンタクト電極５５（図１参照）を形成する。その後、層間絶縁膜３３上に配線層５７（図１参照）を
形成し、保護膜６１を形成する。以上の工程を経て、図１（ａ）及び（ｂ）に示した半導体装置１００が完成する。 Next, an interlayer insulating film 33 (see FIG. 1) is formed on the silicon substrate 1. The interlayer insulating film 33 is a silicon oxide film, for example, and is formed by, for example, a CVD method. Then, the contact electrode 55 (see FIG. 1) is formed. Thereafter, a wiring layer 57 (see FIG. 1) is formed on the interlayer insulating film 33, and a protective film 61 is formed. Through the above steps, the semiconductor device 100 shown in FIGS. 1A and 1B is completed.

第１実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、ＬＤＭＯＳトランジスタ５０が本発明の「電界効果トランジスタ」に対応している。また、ドリフト層２１が本発明の「ドリフト層」に対応し、電界緩和層２５が本発明の「第１不純物拡散層」に対応している。また、Ｎ型が本発明の「第１導電型」に対応し、Ｐ型が本発明の「第２導電型」に対応している。   In the first embodiment, the silicon substrate 1 corresponds to the “semiconductor substrate” of the present invention, and the LDMOS transistor 50 corresponds to the “field effect transistor” of the present invention. The drift layer 21 corresponds to the “drift layer” of the present invention, and the electric field relaxation layer 25 corresponds to the “first impurity diffusion layer” of the present invention. The N type corresponds to the “first conductivity type” of the present invention, and the P type corresponds to the “second conductivity type” of the present invention.

（第１実施形態の効果）
本発明の第１実施形態は、以下の効果を奏する。
（１）本発明の一態様によれば、ドリフト層２１の延出部２１Ａ上に電界緩和層２５が配置されているため、ドリフト層２１のチャネル領域１０側の端部（即ち、チャネル領域側のドリフト端）では、シリコン基板１の表面から深さ方向（即ち、位置Ａから位置Ｂに向かう方向）へＮ型の不純物密度を低くすることができる。これにより、ＬＤＭＯＳトランジスタ５０の飽和動作時で、且つ中間から高ゲート電圧に至る全てのゲート電圧に対し、チャネル領域側のドリフト端の表面側（例えば、後述する図４の位置Ａ−位置Ｃ間）では、その実効電荷の極性がドレイン電流Ｉｄｓの影響により反転することを防ぐことができる。 (Effect of 1st Embodiment)
The first embodiment of the present invention has the following effects.
(1) According to one aspect of the present invention, since the electric field relaxation layer 25 is disposed on the extension portion 21 </ b> A of the drift layer 21, the end of the drift layer 21 on the channel region 10 side (that is, the channel region side) At the drift end), the N-type impurity density can be lowered from the surface of the silicon substrate 1 in the depth direction (that is, the direction from the position A to the position B). Accordingly, the surface side of the drift end on the channel region side (for example, between position A and position C in FIG. 4 described later) with respect to all gate voltages from the middle to the high gate voltage during the saturation operation of the LDMOS transistor 50. ), The polarity of the effective charge can be prevented from being reversed due to the influence of the drain current Ids.

この場合、特に高ゲート電圧印加時にドリフト層２１の電流経路にＰＮ接合面が形成されるが、このＰＮ接合面に対して、ドレイン電圧Ｖｄｓは順バイアスとなるため、該ＰＮ接合面に形成される電界を低くする（即ち、電界を緩和する）ことができる。従って、ＰＮ接合面でのＫｉｒｋ効果の発生を抑制することができ、Ｋｉｒｋ効果によるインパクト・イオン化を低減することができるので、ホット・キャリアによる特性劣化を抑制することができる。この効果（１）について、より具体的に説明する。   In this case, a PN junction surface is formed in the current path of the drift layer 21 particularly when a high gate voltage is applied. Since the drain voltage Vds is forward biased with respect to this PN junction surface, it is formed on the PN junction surface. The electric field can be lowered (that is, the electric field is relaxed). Therefore, generation of the Kirk effect at the PN junction surface can be suppressed, and impact ionization due to the Kirk effect can be reduced, so that deterioration of characteristics due to hot carriers can be suppressed. This effect (1) will be described more specifically.

図４は、ＬＤＭＯＳトランジスタ５０のチャネル領域側のドリフト端における正味Ｎ型ドーピング密度Ｎｄと、ドレイン電流Ｉｄｓによる電子密度ｎとを示した図である。より詳しくは、図４（ａ）は、ＬＤＭＯＳトランジスタ５０の飽和動作時で、且つ高ゲート電圧であるときの、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとを示した図である。図４（ｂ）は、ＬＤＭＯＳトランジスタ５０の飽和動作時で、且つ中間ゲート電圧であるときの、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとを示した図である。なお、図４（ａ）及び（ｂ）において、横軸は電流経路に沿った深さを示し、縦軸は密度（電子密度又はドーピング密度）を示す。また、高ゲート電圧とは、ｎ＞Ｎｄ（Ｂ）であるときのゲート電圧のことである。中間ゲート電圧とは、Ｎｄ（Ａ）＜ｎ＜Ｎｄ（Ｂ）であるときのゲート電圧のことである。   FIG. 4 is a diagram showing the net N-type doping density Nd at the drift end on the channel region side of the LDMOS transistor 50 and the electron density n due to the drain current Ids. More specifically, FIG. 4A is a diagram showing the net N-type doping density Nd and the electron density n when the LDMOS transistor 50 is in a saturation operation and at a high gate voltage. FIG. 4B is a diagram showing the net N-type doping density Nd and the electron density n when the LDMOS transistor 50 is in a saturation operation and at an intermediate gate voltage. 4A and 4B, the horizontal axis indicates the depth along the current path, and the vertical axis indicates the density (electron density or doping density). The high gate voltage is a gate voltage when n> Nd (B). The intermediate gate voltage is a gate voltage when Nd (A) <n <Nd (B).

図４（ａ）に示す場合は、ドリフト層２１全体が空乏化しており、位置Ａから位置Ｂに至る電流経路の途中にある位置Ｃを境に、正味Ｎ型ドーピング密度Ｎｄと電子密度ｎとの大小関係が逆転する。即ち、位置Ａと位置Ｃの間では正味Ｎ型ドーピング密度Ｎｄは電子密度ｎ以上の値であるのに対し、位置Ｃと位置Ｂの間では正味Ｎ型ドーピング密度Ｎｄは電子密度ｎ以下の値となる。これにより、位置Ａと位置Ｃとの間の実効電荷はドリフト層２１の極性であるＮ型のままであるが、位置Ｃと位置Ｂの間の実効電荷はＰ型となり、位置ＣでＰＮ接合面が形成される。   In the case shown in FIG. 4A, the entire drift layer 21 is depleted, and the net N-type doping density Nd and the electron density n are separated from the position C in the middle of the current path from the position A to the position B. The magnitude relationship is reversed. That is, between position A and position C, the net N-type doping density Nd is not less than the electron density n, whereas between position C and position B, the net N-type doping density Nd is not more than the electron density n. It becomes. Thereby, the effective charge between the position A and the position C remains the N type which is the polarity of the drift layer 21, but the effective charge between the position C and the position B becomes the P type, and the PN junction at the position C A surface is formed.

ここで、図４（ａ）に示す場合は、ドレイン電圧Ｖｄｓは位置ＣのＰＮ接合面に順方向に印加される（即ち、順バイアスとなる）。このため、ドレイン電圧Ｖｄｓにより位置ＣのＰＮ接合面に形成される電界は低電界であり（即ち、電界が緩和されており）、位置ＣでのＫｉｒｋ効果によるインパクト・イオンの発生を抑制することができる。従って、図
４（ａ）に示す場合は、ホット・キャリアによる特性劣化（例えば、オン抵抗の増大や閾値電圧Ｖｔｈ等の変動）を抑制することができ、かつオン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上させることもできる。 Here, in the case shown in FIG. 4A, the drain voltage Vds is applied to the PN junction surface at the position C in the forward direction (that is, becomes a forward bias). Therefore, the electric field formed on the PN junction surface at the position C by the drain voltage Vds is a low electric field (that is, the electric field is relaxed), and the generation of impact ions due to the Kirk effect at the position C is suppressed. Can do. Therefore, in the case shown in FIG. 4A, characteristic deterioration due to hot carriers (for example, increase in on-resistance or fluctuation in threshold voltage Vth) can be suppressed, and drain withstand voltage (BVdss− in the on state) can be suppressed. ON) can also be improved.

一方、図４（ｂ）に示す場合は、ドリフト層２１全体が空乏化しており、位置Ａから位置Ｂに至る電流経路において、正味Ｎ型ドーピング密度Ｎｄは電子密度ｎよりも大きい。このため、位置Ａから位置Ｂに至る電流経路の実効電荷はＮ型（即ち、空乏化しているため実効電荷はプラス）であり、ＰＮ接合は形成されない。従って、この経路において電界のピークは発生せず、ドレイン電圧Ｖｄｓによる電界は抑えられる。この場合、チャネル領域側のドリフト端において、Ｋｉｒｋ効果によるインパクト・イオンの発生はないため、ホット・キャリアによる特性劣化を抑制することができ、かつオン状態でのドレイン耐圧（ＢＶｄｓｓ−ＯＮ）を向上させることもできる。   On the other hand, in the case shown in FIG. 4B, the entire drift layer 21 is depleted, and the net N-type doping density Nd is higher than the electron density n in the current path from the position A to the position B. For this reason, the effective charge in the current path from position A to position B is N-type (that is, the effective charge is positive because it is depleted), and no PN junction is formed. Therefore, no electric field peak occurs in this path, and the electric field due to the drain voltage Vds is suppressed. In this case, there is no generation of impact ions due to the Kirk effect at the drift end on the channel region side, so that characteristic deterioration due to hot carriers can be suppressed and the drain breakdown voltage (BVdss-ON) in the ON state is improved. It can also be made.

（２）また、電界緩和層２５とチャネル領域１０との間には、延出部２１Ａの一部が介在している。これにより、チャネル領域１０とドリフト領域２０との間に形成される空乏層を広げることができるので、オフ状態でのドレイン耐圧（即ち、ＢＶｄｓｓ−ＯＦＦ）を向上させることができる。 (2) Further, a part of the extending portion 21 </ b> A is interposed between the electric field relaxation layer 25 and the channel region 10. Thereby, since the depletion layer formed between the channel region 10 and the drift region 20 can be expanded, the drain breakdown voltage (that is, BVdss-OFF) in the off state can be improved.

（変形例）
（１）上記の第１実施形態では、ＬＤＭＯＳトランジスタ５０と他の素子（例えば、ＰＭＯＳトランジスタ、抵抗素子又はキャパシタ等）とを同一のシリコン基板１に混載して、半導体装置を構成してもよい。このような場合であっても、上記した第１実施形態の効果（１）、（２）と同様の効果を奏する。
（２）また、上記の第１実施形態では、フィールド酸化膜３１をＬＯＣＯＳ法で形成する場合について説明した。しかしながら、本発明において、フィールド酸化膜の形成方法はＬＯＣＯＳ法に限定されるものではない。フィールド酸化膜の形成方法はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法でもよい。このような場合であっても、上記した第１実施形態の効果（１）、（２）と同様の効果を奏する。 (Modification)
(1) In the first embodiment described above, the LDMOS transistor 50 and other elements (for example, a PMOS transistor, a resistance element, or a capacitor) may be mixedly mounted on the same silicon substrate 1 to constitute a semiconductor device. . Even in such a case, the same effects as the effects (1) and (2) of the first embodiment described above can be obtained.
(2) In the first embodiment, the case where the field oxide film 31 is formed by the LOCOS method has been described. However, in the present invention, the method of forming the field oxide film is not limited to the LOCOS method. The formation method of the field oxide film may be an STI (Shallow Trench Isolation) method. Even in such a case, the same effects as the effects (1) and (2) of the first embodiment described above can be obtained.

（３）また、上記の第１実施形態では、ＬＤＭＯＳトランジスタ５０がＮチャネル型の場合を示したが、ＬＤＭＯＳトランジスタ５０はＰチャネル型であってもよい。即ち、第１実施形態において、Ｎ型をＰ型に、Ｐ型をＮ型にそれぞれ入れ替えてもよい。このような場合であっても、上記した第１実施形態の効果（１）、（２）と同様の効果を奏する。 (3) In the first embodiment, the LDMOS transistor 50 is an N-channel type. However, the LDMOS transistor 50 may be a P-channel type. That is, in the first embodiment, the N type may be replaced with the P type, and the P type may be replaced with the N type. Even in such a case, the same effects as the effects (1) and (2) of the first embodiment described above can be obtained.

〔第２実施形態〕
上記の第１実施形態では、ドリフト層が１層で構成されている場合について説明した。しかしながら、本発明において、ドリフト層の構成はこれに限定されない。本発明において、ドリフト層はＮ型の不純物濃度が異なる２層以上で構成されていてもよい。第２実施形態では、ドリフト層が２層で構成される場合について説明する。 [Second Embodiment]
In the first embodiment, the case where the drift layer is composed of one layer has been described. However, in the present invention, the configuration of the drift layer is not limited to this. In the present invention, the drift layer may be composed of two or more layers having different N-type impurity concentrations. In the second embodiment, a case where the drift layer is composed of two layers will be described.

（構造）
図５（ａ）は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。また、図５（ｂ）は、図５（ａ）の破線で囲む部分を拡大して示した断面図である。なお、図５（ｂ）では、層間絶縁膜３３の図示を省略している。
図５（ａ）及び（ｂ）に示すように、この半導体装置２００は、例えば、Ｐ型のシリコン基板１と、このシリコン基板１に形成されたＮチャネル型のＬＤＭＯＳトランジスタ１５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ１５０を覆う層間絶縁膜３３と、層間絶縁膜３３を貫いてＬＤＭＯＳトランジスタ１５０に接続するコンタクト電極５５と、配線層５７と、保護膜６１と、を備える。 (Construction)
FIG. 5A is a cross-sectional view showing a configuration example of a semiconductor device 200 according to the second embodiment of the present invention. FIG. 5B is an enlarged cross-sectional view of a portion surrounded by a broken line in FIG. In FIG. 5B, illustration of the interlayer insulating film 33 is omitted.
As shown in FIGS. 5A and 5B, the semiconductor device 200 includes, for example, a P-type silicon substrate 1, an N-channel LDMOS transistor 150 formed on the silicon substrate 1, and a silicon substrate 1. An interlayer insulating film 33 disposed above and covering the LDMOS transistor 150, a contact electrode 55 passing through the interlayer insulating film 33 and connected to the LDMOS transistor 150, a wiring layer 57, and a protective film 61 are provided.

ＬＤＭＯＳトランジスタ１５０は、ゲート絶縁膜３と、ゲート電極５と、Ｎ型のソース７及びドレイン９と、フィールド酸化膜３１と、シリコン基板１のうちのＮ型のドリフト領域２０及びドレイン９下に配置されたＮ型のドリフト層１２０と、シリコン基板１のうちのドリフト層１２０が有する延出部１２０Ａ上に配置されたＮ型の電界緩和層（Ｎ層）２５と、Ｐ型のボディ層５３と、Ｐ型のピックアップ層３５と、を備える。   The LDMOS transistor 150 is disposed below the gate insulating film 3, the gate electrode 5, the N-type source 7 and drain 9, the field oxide film 31, and the N-type drift region 20 and drain 9 in the silicon substrate 1. N-type drift layer 120, N-type electric field relaxation layer (N layer) 25 disposed on extension 120A of drift layer 120 of silicon substrate 1, P-type body layer 53, And a P-type pickup layer 35.

ドリフト層１２０は２層構造であり、第１ドリフト層（Ｎ−層）２１と、第１ドリフト層２１上に配置された第２ドリフト層（Ｎ層）２２と、を有する。第２ドリフト層２２のＮ型の不純物濃度は、第１ドリフト層２１のＮ型の不純物濃度よりも高く、且つ電界緩和層２５のＮ型の不純物濃度よりも低い。また、第２ドリフト層２２の上側部分はフィールド酸化膜３１に接している。さらに、第２ドリフト層２２は、フィールド酸化膜３１の端部の下からチャネル領域１０側へ延出しており、蓄積領域３０の一部を構成している。   The drift layer 120 has a two-layer structure, and includes a first drift layer (N− layer) 21 and a second drift layer (N layer) 22 disposed on the first drift layer 21. The N-type impurity concentration of the second drift layer 22 is higher than the N-type impurity concentration of the first drift layer 21 and lower than the N-type impurity concentration of the electric field relaxation layer 25. The upper portion of the second drift layer 22 is in contact with the field oxide film 31. Further, the second drift layer 22 extends from below the end of the field oxide film 31 to the channel region 10 side, and constitutes a part of the accumulation region 30.

第２実施形態では、ＬＤＭＯＳトランジスタ１５０が本発明の「電界効果トランジスタ」に対応している。また、ドリフト層１２０が本発明の「ドリフト層」に対応し、第１ドリフト層２１が本発明の「第１ドリフト層」に対応し、第２ドリフト層２２が本発明の「第２ドリフト層」に対応している。その他の対応関係は第１実施形態と同じである。   In the second embodiment, the LDMOS transistor 150 corresponds to the “field effect transistor” of the present invention. The drift layer 120 corresponds to the “drift layer” of the present invention, the first drift layer 21 corresponds to the “first drift layer” of the present invention, and the second drift layer 22 corresponds to the “second drift layer” of the present invention. Is supported. Other correspondences are the same as those in the first embodiment.

（第２実施形態の効果）
本発明の第２実施形態は、第１実施形態の効果（１）、（２）と同様の効果を奏する。（１）また、第２ドリフト層２２が存在することにより、ドリフト領域２０の表面近傍の不純物濃度を高めることができるので、オン抵抗を低減することができる。
（２）また、第２ドリフト層２２が存在することにより、ＬＤＭＯＳトランジスタがオンしている時に、ドリフト層１２０の空乏層における実効電荷の極性が、ドレイン電圧Ｖｄｓ等の影響により反転することをさらに抑制することができ、ドレイン周辺でＫｉｒｋ効果が発生することをさらに抑制することができる。 (Effect of 2nd Embodiment)
The second embodiment of the present invention has the same effects as the effects (1) and (2) of the first embodiment. (1) Since the second drift layer 22 is present, the impurity concentration in the vicinity of the surface of the drift region 20 can be increased, so that the on-resistance can be reduced.
(2) Further, since the second drift layer 22 is present, the polarity of the effective charge in the depletion layer of the drift layer 120 is reversed due to the influence of the drain voltage Vds and the like when the LDMOS transistor is on. It is possible to suppress the occurrence of the Kirk effect around the drain.

（変形例）
第２実施形態においても、第１実施形態の変形例（１）〜（３）を適用してよい。このような場合であっても、第２実施形態の効果を奏する。 (Modification)
Also in the second embodiment, the modifications (1) to (3) of the first embodiment may be applied. Even in such a case, the effects of the second embodiment can be obtained.

〔第３実施形態〕
本発明では、半導体基板のうちのドリフト層下にＰ型の埋め込み層が配置されていてもよい。第３実施形態では、ＬＤＭＯＳトランジスタがＰ型の埋め込み層を備える場合について説明する。 [Third Embodiment]
In the present invention, a P-type buried layer may be disposed under the drift layer in the semiconductor substrate. In the third embodiment, a case where the LDMOS transistor includes a P-type buried layer will be described.

（構造）
図６（ａ）は、本発明の第３実施形態に係る半導体装置３００の構成例を示す断面図である。また、図６（ｂ）は、図６（ａ）の破線で囲む部分を拡大して示した断面図である。なお、図６（ｂ）では、層間絶縁膜３３の図示を省略している。
図６（ａ）及び（ｂ）に示すように、この半導体装置３００は、例えば、Ｐ型のシリコン基板１と、このシリコン基板１に形成されたＮチャネル型のＬＤＭＯＳトランジスタ２５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ２５０を覆う層間絶縁膜３３と、層間絶縁膜３３を貫いてＬＤＭＯＳトランジスタ２５０に接続するコンタクト電極５５と、配線層５７と、保護膜６１と、を備える。 (Construction)
FIG. 6A is a cross-sectional view showing a configuration example of a semiconductor device 300 according to the third embodiment of the present invention. FIG. 6B is an enlarged cross-sectional view of a portion surrounded by a broken line in FIG. In FIG. 6B, illustration of the interlayer insulating film 33 is omitted.
6A and 6B, the semiconductor device 300 includes, for example, a P-type silicon substrate 1, an N-channel LDMOS transistor 250 formed on the silicon substrate 1, and a silicon substrate 1. An interlayer insulating film 33 disposed above and covering the LDMOS transistor 250, a contact electrode 55 penetrating the interlayer insulating film 33 and connected to the LDMOS transistor 250, a wiring layer 57, and a protective film 61 are provided.

ＬＤＭＯＳトランジスタ２５０は、ゲート絶縁膜３と、ゲート電極５と、Ｎ型のソース７及びドレイン９と、フィールド酸化膜３１と、シリコン基板１のうちのＮ型のドリフト領域２０及びドレイン９下に配置されたＮ型のドリフト層２１と、シリコン基板１のうちのドリフト層２１が有する延出部２１Ａ上に配置されたＮ型の電界緩和層（Ｎ層）２５と
、シリコン基板１のうちのドリフト層２１下に配置されたＰ型の埋め込み層（Ｐ層）５１と、Ｐ型のボディ層５３と、Ｐ型のピックアップ層３５と、を備える。 The LDMOS transistor 250 is disposed under the gate insulating film 3, the gate electrode 5, the N-type source 7 and drain 9, the field oxide film 31, and the N-type drift region 20 and drain 9 in the silicon substrate 1. N-type drift layer 21, N-type electric field relaxation layer (N layer) 25 disposed on extension portion 21 A of drift layer 21 of silicon substrate 1, and drift of silicon substrate 1 A P-type buried layer (P layer) 51, a P-type body layer 53, and a P-type pickup layer 35 are provided below the layer 21.

Ｐ型の埋め込み層５１はＮ型のドリフト層２１下に配置され、その上側部分はドリフト層２１に接している。埋め込み層５１は、シリコン基板１よりもＰ型の不純物濃度が高い。
第３実施形態では、ＬＤＭＯＳトランジスタ２５０が本発明の「電界効果トランジスタ」に対応し、ドリフト層２１が本発明の「ドリフト層」に対応している。また、埋め込み層５１が本発明の「第２不純物拡散層」に対応している。その他の対応関係は第１実施形態と同じである。 The P type buried layer 51 is disposed under the N type drift layer 21, and the upper portion thereof is in contact with the drift layer 21. The buried layer 51 has a higher P-type impurity concentration than the silicon substrate 1.
In the third embodiment, the LDMOS transistor 250 corresponds to the “field effect transistor” of the present invention, and the drift layer 21 corresponds to the “drift layer” of the present invention. The buried layer 51 corresponds to the “second impurity diffusion layer” of the present invention. Other correspondences are the same as those in the first embodiment.

（第３実施形態の効果）
本発明の第３実施形態は、第１実施形態の効果（１）、（２）と同様の効果を奏する。
また、Ｎ型のドリフト領域２０下にＰ型の埋め込み層５１が配置されており、ドリフト領域２０と埋め込み層５１との間にＰＮ接合が形成される。これにより、オフ状態のＬＤＭＯＳトランジスタにおいて、ドリフト領域２０を効率良く空乏化することができ、ソース７とシリコン基板１とを電気的に接続した状態でソース−ドレイン間に逆バイアスを印加した場合に、逆バイアスが小さい段階でドリフト領域２０を完全空乏化することが容易となる。従って、ドリフト領域２０の表面電界を緩和する（即ち、ＲＥＳＵＲＦ効果を得る）ことができ、オフ状態でのドレイン耐圧（即ち、ＯＦＦ−ＢＶｄｓｓ）を向上させることができる。 (Effect of the third embodiment)
The third embodiment of the present invention has the same effects as the effects (1) and (2) of the first embodiment.
A P type buried layer 51 is disposed under the N type drift region 20, and a PN junction is formed between the drift region 20 and the buried layer 51. Thereby, in the LDMOS transistor in the off state, the drift region 20 can be efficiently depleted, and when a reverse bias is applied between the source and drain while the source 7 and the silicon substrate 1 are electrically connected. It becomes easy to completely deplete the drift region 20 when the reverse bias is small. Therefore, the surface electric field of the drift region 20 can be relaxed (that is, the RESURF effect can be obtained), and the drain breakdown voltage (that is, OFF-BVdss) in the off state can be improved.

（変形例）
第３実施形態においても、第１実施形態の変形例（１）〜（３）を適用してよい。このような場合であっても、第２実施形態の効果を奏する。
また、本発明では、第２実施形態と第３実施形態とを組み合わせてもよい。例えば、第２実施形態で説明したＬＤＭＯＳトランジスタ２５０は、第３実施形態で説明したＰ型の埋め込み層５１を備えていてもよい。これにより、第２実施形態の効果と第３実施形態の効果の両方を奏する。 (Modification)
Also in the third embodiment, the modifications (1) to (3) of the first embodiment may be applied. Even in such a case, the effects of the second embodiment can be obtained.
In the present invention, the second embodiment and the third embodiment may be combined. For example, the LDMOS transistor 250 described in the second embodiment may include the P-type buried layer 51 described in the third embodiment. Thereby, there exists both the effect of 2nd Embodiment and the effect of 3rd Embodiment.

〔その他〕
本発明は、以上に記載した各実施形態に限定されるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えてもよく、そのような変更等が加えられた態様も本発明の範囲に含まれる。 [Others]
The present invention is not limited to the embodiments described above. A design change or the like may be added to each embodiment based on the knowledge of a person skilled in the art, and an aspect in which such a change is added is also included in the scope of the present invention.

１ シリコン基板
３ ゲート絶縁膜
５ ゲート電極
７ ソース
９ ドレイン
１０ チャネル領域
１１ シリコン酸化膜
１２、１３ レジストパターン
２０、１２０ ドリフト領域
２１ （第１）ドリフト層
２１Ａ、１２０Ａ 延出部
２２ 第２ドリフト層
２５ 電界緩和層
３０ 蓄積領域
３１ フィールド酸化膜
３３ 層間絶縁膜
３５ ピックアップ層
５０ ＬＤＭＯＳトランジスタ
５１ 埋め込み層
５３ ボディ層
５５ コンタクト電極
５７ 配線層
６１ 保護膜
１００、２００、３００ 半導体装置 DESCRIPTION OF SYMBOLS 1 Silicon substrate 3 Gate insulating film 5 Gate electrode 7 Source 9 Drain 10 Channel region 11 Silicon oxide film 12, 13 Resist pattern 20, 120 Drift region 21 (First) Drift layer 21A, 120A Extension 22 Second drift layer 25 Electric field relaxation layer 30 Storage region 31 Field oxide film 33 Interlayer insulating film 35 Pickup layer 50 LDMOS transistor 51 Buried layer 53 Body layer 55 Contact electrode 57 Wiring layer 61 Protective film 100, 200, 300 Semiconductor device

Claims (7)

半導体基板に形成された電界効果トランジスタであって、
前記半導体基板のうちのチャネルとなる領域と第１導電型のドレインとの間に位置する第１導電型のドリフト領域上に配置されたフィールド酸化膜と、
前記半導体基板のうちの前記ドリフト領域及び前記ドレイン下に配置され、前記フィールド酸化膜の端部から前記チャネルとなる領域方向に延出した延出部を有する第１導電型のドリフト層と、
前記半導体基板のうちの前記延出部上に配置されて前記ドリフト層よりも第１導電型の不純物濃度が高い第１不純物拡散層と、を備えることを特徴とする電界効果トランジスタ。 A field effect transistor formed on a semiconductor substrate,
A field oxide film disposed on a drift region of a first conductivity type located between a region of a channel of the semiconductor substrate and a drain of a first conductivity type;
A drift layer of a first conductivity type disposed under the drift region and the drain of the semiconductor substrate and having an extension extending from an end portion of the field oxide film in a region direction serving as the channel;
A field effect transistor comprising: a first impurity diffusion layer disposed on the extension portion of the semiconductor substrate and having a first conductivity type impurity concentration higher than that of the drift layer. 前記ドリフト層は、
第１ドリフト層と、前記第１ドリフト層上に配置されて該第１ドリフト層よりも第１導電型の不純物濃度が高い第２ドリフト層と、を有することを特徴とする請求項１に記載の電界効果トランジスタ。 The drift layer is
The first drift layer and a second drift layer disposed on the first drift layer and having a first conductivity type impurity concentration higher than that of the first drift layer. Field effect transistor. 前記半導体基板のうちの前記ドリフト層下に配置されて前記半導体基板よりも第２導電型の不純物濃度が高い第２不純物拡散層、をさらに備えることを特徴とする請求項１又は請求項２に記載の電界効果トランジスタ。   3. The semiconductor device according to claim 1, further comprising a second impurity diffusion layer disposed under the drift layer of the semiconductor substrate and having a second conductivity type impurity concentration higher than that of the semiconductor substrate. The field effect transistor as described. 前記チャネルとなる領域と前記第１不純物拡散層との間に、前記延出部の一部が介在することを特徴とする請求項１から請求項３の何れか一項に記載の電界効果トランジスタ。   4. The field effect transistor according to claim 1, wherein a part of the extension portion is interposed between the region to be the channel and the first impurity diffusion layer. 5. . 前記第１不純物拡散層は、前記ドリフト層を構成する第１導電型の不純物と同一の種類の不純物で構成されていることを特徴とする請求項１から請求項４の何れか一項に記載の電界効果トランジスタ。   The said 1st impurity diffusion layer is comprised with the impurity of the same kind as the impurity of the 1st conductivity type which comprises the said drift layer, The Claim 1 characterized by the above-mentioned. Field effect transistor. 請求項１から請求項５の何れか一項に記載の電界効果トランジスタを具備することを特徴とする半導体装置。   A semiconductor device comprising the field effect transistor according to claim 1. 請求項５に記載の電界効果トランジスタの製造方法であって、
前記半導体基板のうちの前記ドリフト領域に第１導電型の不純物をイオン注入する第１のイオン注入工程と、
前記第１のイオン注入工程を行った後で前記半導体基板に熱酸化を施すことにより、前記ドリフト領域上にフィールド酸化膜を形成すると共に、前記第１のイオン注入工程で注入した不純物を拡散させて前記ドリフト層を形成する熱酸化・拡散工程と、
前記熱酸化・拡散工程を行った後で、前記ドリフト層のうちの前記チャネルとなる領域側の端部に、前記第１のイオン注入工程で注入した不純物と同一の種類の不純物を該第１のイオン注入工程よりも浅い注入深さでイオン注入する第２のイオン注入工程と、
前記第２のイオン注入工程を行った後で前記半導体基板に熱処理を施すことにより、前記第２のイオン注入工程で注入した不純物を拡散させて前記第１不純物拡散層を形成する熱処理工程と、を備えることを特徴とする電界効果トランジスタの製造方法。 It is a manufacturing method of the field effect transistor according to claim 5,
A first ion implantation step of ion-implanting a first conductivity type impurity into the drift region of the semiconductor substrate;
After performing the first ion implantation step, the semiconductor substrate is thermally oxidized to form a field oxide film on the drift region and to diffuse the impurities implanted in the first ion implantation step. A thermal oxidation / diffusion process for forming the drift layer;
After performing the thermal oxidation / diffusion process, impurities of the same type as the impurity implanted in the first ion implantation process are added to the end of the drift layer on the side of the channel region. A second ion implantation step of implanting ions at a shallower implantation depth than the ion implantation step of
Performing a heat treatment on the semiconductor substrate after performing the second ion implantation step, thereby diffusing the impurities implanted in the second ion implantation step to form the first impurity diffusion layer; A method of manufacturing a field effect transistor.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3324444A1 (en) 2016-11-21 2018-05-23 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2021082630A (en) * 2019-11-14 2021-05-27 三菱電機株式会社 Semiconductor device
JP2022078256A (en) * 2018-03-29 2022-05-24 ラピスセミコンダクタ株式会社 Semiconductor device
US11929432B2 (en) 2018-03-29 2024-03-12 Lapis Semiconductor Co., Ltd. Semiconductor device
DE112022003464T5 (en) 2021-07-08 2024-04-25 Rohm Co., Ltd. SEMICONDUCTOR COMPONENT

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0541516A (en) * 1991-05-24 1993-02-19 Nec Corp Semiconductor device and its manufacture
JPH05267652A (en) * 1991-10-15 1993-10-15 Texas Instr Inc <Ti> Field effect transistor
JP2002158349A (en) * 2000-11-22 2002-05-31 Sanyo Electric Co Ltd Semiconductor device and manufacturing method therefor
US20050275037A1 (en) * 2004-06-12 2005-12-15 Chung Shine C Semiconductor devices with high voltage tolerance
WO2006018974A1 (en) * 2004-08-17 2006-02-23 Rohm Co., Ltd. Semiconductor device and its manufacturing method
JP2012156318A (en) * 2011-01-26 2012-08-16 Toshiba Corp Semiconductor device and method of manufacturing the same
JP2012156388A (en) * 2011-01-27 2012-08-16 Fujitsu Semiconductor Ltd Mos transistor, and method of manufacturing semiconductor integrated circuit device
CN103022140A (en) * 2012-06-22 2013-04-03 成都芯源***有限公司 Lateral transistor and method for manufacturing the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0541516A (en) * 1991-05-24 1993-02-19 Nec Corp Semiconductor device and its manufacture
JPH05267652A (en) * 1991-10-15 1993-10-15 Texas Instr Inc <Ti> Field effect transistor
JP2002158349A (en) * 2000-11-22 2002-05-31 Sanyo Electric Co Ltd Semiconductor device and manufacturing method therefor
US20050275037A1 (en) * 2004-06-12 2005-12-15 Chung Shine C Semiconductor devices with high voltage tolerance
WO2006018974A1 (en) * 2004-08-17 2006-02-23 Rohm Co., Ltd. Semiconductor device and its manufacturing method
JP2012156318A (en) * 2011-01-26 2012-08-16 Toshiba Corp Semiconductor device and method of manufacturing the same
JP2012156388A (en) * 2011-01-27 2012-08-16 Fujitsu Semiconductor Ltd Mos transistor, and method of manufacturing semiconductor integrated circuit device
CN103022140A (en) * 2012-06-22 2013-04-03 成都芯源***有限公司 Lateral transistor and method for manufacturing the same
US9041102B2 (en) * 2012-06-22 2015-05-26 Monolithic Power Systems, Inc. Power transistor and associated method for manufacturing

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3324444A1 (en) 2016-11-21 2018-05-23 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US10340338B2 (en) 2016-11-21 2019-07-02 Renesas Electronics Corporation Semiconductor device
JP2022078256A (en) * 2018-03-29 2022-05-24 ラピスセミコンダクタ株式会社 Semiconductor device
JP7315743B2 (en) 2018-03-29 2023-07-26 ラピスセミコンダクタ株式会社 semiconductor equipment
US11929432B2 (en) 2018-03-29 2024-03-12 Lapis Semiconductor Co., Ltd. Semiconductor device
JP2021082630A (en) * 2019-11-14 2021-05-27 三菱電機株式会社 Semiconductor device
JP7300968B2 (en) 2019-11-14 2023-06-30 三菱電機株式会社 semiconductor equipment
DE112022003464T5 (en) 2021-07-08 2024-04-25 Rohm Co., Ltd. SEMICONDUCTOR COMPONENT

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